JPH02177540A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02177540A JPH02177540A JP63333851A JP33385188A JPH02177540A JP H02177540 A JPH02177540 A JP H02177540A JP 63333851 A JP63333851 A JP 63333851A JP 33385188 A JP33385188 A JP 33385188A JP H02177540 A JPH02177540 A JP H02177540A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Formation Of Insulating Films (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（概要〕
半導体装置に関し、更に詳しく言えば絶縁膜の下側に形
成された配置膜と該絶縁膜の上側に形成された金属バン
プとを絶ｕＷ１の開口部を介して接続する半導体装置の
構造に関し、 金属バンプの周辺部の絶縁膜にクラ７りが発生するのを
防止できる半導体装置の提供を目的とし、半導体基板上
に形成された電極配線膜と、該電極配線膜を被覆する絶
縁膜と、該絶縁膜の開口部を介して前記電極配線膜の上
に形成されてなる金属バンプとを有する半導体′ｖｔ置
において、少な（とも前記絶縁膜の開口部の周辺部に、
前記金属バンプと前記絶縁膜との間に厚さ２μｍ以上の
樹脂膜を設けていることを含み構成する。
成された配置膜と該絶縁膜の上側に形成された金属バン
プとを絶ｕＷ１の開口部を介して接続する半導体装置の
構造に関し、 金属バンプの周辺部の絶縁膜にクラ７りが発生するのを
防止できる半導体装置の提供を目的とし、半導体基板上
に形成された電極配線膜と、該電極配線膜を被覆する絶
縁膜と、該絶縁膜の開口部を介して前記電極配線膜の上
に形成されてなる金属バンプとを有する半導体′ｖｔ置
において、少な（とも前記絶縁膜の開口部の周辺部に、
前記金属バンプと前記絶縁膜との間に厚さ２μｍ以上の
樹脂膜を設けていることを含み構成する。
〔産業上の利用分野］
本発明は半導体装置に関し、更に詳しく言えば絶ｔＩｈ
Ｗ１の下側に形成された配線膜と該絶縁膜の上側に形成
された金属バンプとを絶縁膜の開口部を介して接続する
半導体装置の構造に関するものである。
Ｗ１の下側に形成された配線膜と該絶縁膜の上側に形成
された金属バンプとを絶縁膜の開口部を介して接続する
半導体装置の構造に関するものである。
第６図は従来例に係る半導体装置の断面図である０図に
おいて、２は半導体基板ｌ上に形成された＾ｌ膜等から
なる電極配線で、不図示の半導体素子の電源端子や入力
端子に接続されている。３はＰＳＧｌｌ等からなる絶縁
膜、４は絶縁膜の開口部である。
おいて、２は半導体基板ｌ上に形成された＾ｌ膜等から
なる電極配線で、不図示の半導体素子の電源端子や入力
端子に接続されている。３はＰＳＧｌｌ等からなる絶縁
膜、４は絶縁膜の開口部である。
また６はメツキ法により形成されたＡｕ（金）等からな
る金属バンプ、５は電極配線２と金属バンプ６とが反応
してコンタクト抵抗が上昇したり、機械的に脆弱な反応
層が形成されるのを防止するためのバリア膜である。
る金属バンプ、５は電極配線２と金属バンプ６とが反応
してコンタクト抵抗が上昇したり、機械的に脆弱な反応
層が形成されるのを防止するためのバリア膜である。
なお、このアニール工程は、メツキ法等で形成された金
属バンプ６の＾Ｕの硬度を適度に下げるために行ってお
り、これにより後の工程で行われるフィルムキャリヤの
スズ（Ｓｎ）メッキ銅（Ｃｕ）のリードとのボンディン
グが円滑に行われるものである。
属バンプ６の＾Ｕの硬度を適度に下げるために行ってお
り、これにより後の工程で行われるフィルムキャリヤの
スズ（Ｓｎ）メッキ銅（Ｃｕ）のリードとのボンディン
グが円滑に行われるものである。
本発明はかかる従来の問題点に鑑みて制作されたもので
あり、金属バンプの周辺部の絶縁膜にクラックが発生す
るのを防止できる半導体装置の提供を目的とする。
あり、金属バンプの周辺部の絶縁膜にクラックが発生す
るのを防止できる半導体装置の提供を目的とする。
ところで第７図に示すように、従来の半導体装置におい
ては、金属バンプ６が形成されている開口部４の周辺部
の絶縁膜３にクランク７が発生しているのが確認された
。
ては、金属バンプ６が形成されている開口部４の周辺部
の絶縁膜３にクランク７が発生しているのが確認された
。
本願の発明者の調査の結果、その主な原因は金属バンプ
６の形成後に行われるアニール工程（例えば、４５０″
Ｃ１３０分の熱処理）で発生していることがｉｌｉ！さ
れた。
６の形成後に行われるアニール工程（例えば、４５０″
Ｃ１３０分の熱処理）で発生していることがｉｌｉ！さ
れた。
〔課題を解決するための手段］
上記課題は、第１図に示すように、半導体基板８上に形
成された電極配線膜９と、該電極配線膜９を被覆する絶
縁膜１０と、該絶１ｉ１！１ｏの開口部１３を介して前
記電極配線膜９の上に形成されてなる金属バンプ１２と
を有する半導体装置において、 少なくとも前記絶縁膜１０の開口部１３の周辺部に、前
記金属バンプ１２と前記絶縁膜１０との間に厚さ２μｍ
以上の樹脂膜１１を設けていることを特徴とする半導体
装置により達成される。
成された電極配線膜９と、該電極配線膜９を被覆する絶
縁膜１０と、該絶１ｉ１！１ｏの開口部１３を介して前
記電極配線膜９の上に形成されてなる金属バンプ１２と
を有する半導体装置において、 少なくとも前記絶縁膜１０の開口部１３の周辺部に、前
記金属バンプ１２と前記絶縁膜１０との間に厚さ２μｍ
以上の樹脂膜１１を設けていることを特徴とする半導体
装置により達成される。
（作用〕
金属バンプ１２の形成後にアニール（または加熱）処理
を行うと、冷却過程で該金属バンプ１２の組成原子が再
配列して内部応力が発生するので、周辺部にも応力（圧
力または張力）が加わる。
を行うと、冷却過程で該金属バンプ１２の組成原子が再
配列して内部応力が発生するので、周辺部にも応力（圧
力または張力）が加わる。
このとき、本発明では金属バンプ１２と絶縁膜ｌＯとの
間に樹脂膜１１を設けているので、絶縁１１１１０に対
する応力が緩和され、絶縁膜１０にクランクが発生する
のを防止することができる。
間に樹脂膜１１を設けているので、絶縁１１１１０に対
する応力が緩和され、絶縁膜１０にクランクが発生する
のを防止することができる。
（実施例］
次に、図を参照しなから本抛明の実施例について説明す
る。
る。
第２図は本発明の実施例に係る半導体装置の断面図であ
る０図において、１５は半導体基板１４上に形成された
電極配線膜としての＾Ｉｌｌ！！、１６は半導体基［１
４を被覆するカバー絶ｊ！膜としてのＰＳＧ膜で、開口
部１７が形成されている。１ＢはＰＳＧＩＩｉ１６の開
口部１７の周辺部をＰｌｙＩするように形成された膜厚
２μｍのポリイミド膜である。
る０図において、１５は半導体基板１４上に形成された
電極配線膜としての＾Ｉｌｌ！！、１６は半導体基［１
４を被覆するカバー絶ｊ！膜としてのＰＳＧ膜で、開口
部１７が形成されている。１ＢはＰＳＧＩＩｉ１６の開
口部１７の周辺部をＰｌｙＩするように形成された膜厚
２μｍのポリイミド膜である。
また、１９はＣｒ１ｌｌ、２０はｐｔ膜であり、バリア
膜を形成している。２１は金属バンプとしての膜厚２５
μｍのへ〇バンプである。
膜を形成している。２１は金属バンプとしての膜厚２５
μｍのへ〇バンプである。
次に第３図を参照しながら、第２図の半導体装置の製造
方法について説明する。
方法について説明する。
まず、第３図（ａ）に示すように半導体基Ｆｉ１４上の
Ａ’ｌ膜１膜材５び１５ａの上に膜厚１μｍのカバー用
のＰＳＧｌｌｉ１６を堆積した後、該ＰＳＣ膜にコンタ
クト用の開口部１７を形成して、＾ｌ膜１５の一部を露
出する。なお、＾ｌ膜１５ａは半導体集積回路素子の配
線を示している。
Ａ’ｌ膜１膜材５び１５ａの上に膜厚１μｍのカバー用
のＰＳＧｌｌｉ１６を堆積した後、該ＰＳＣ膜にコンタ
クト用の開口部１７を形成して、＾ｌ膜１５の一部を露
出する。なお、＾ｌ膜１５ａは半導体集積回路素子の配
線を示している。
次に同図（ｂ）に示すように、基板全体を被覆するよう
に膜厚２μｍのポリイミド膜１８を被着した後、熱処理
して該ポリイミド膜の硬化とともに表面の平坦化を行う
。
に膜厚２μｍのポリイミド膜１８を被着した後、熱処理
して該ポリイミド膜の硬化とともに表面の平坦化を行う
。
次いで同図（ｃ）に示すように、ＰＳＧｌ１９１６の開
口部１７よりもｌＯμｍ程度広くなるように、開口部１
７の外側にポリイミド膜１８の開口部１８ａを形成する
。これはポリイミド１Ｉｉ１８が直接ＡＩ膜１５に接触
した場合、該ポリイミド膜を介して水分等が浸入してＡ
１コロ−シコン等の発生の原因となる恐れがあるので、
それを避けるためであり、またＰＳＧ膜の開口部１７の
段差とポリイミド膜の開口部１８ａの段差が合わさって
大きな段差となり、次工程で形成されるバリア膜が該段
差によって断線しないようにするためである。
口部１７よりもｌＯμｍ程度広くなるように、開口部１
７の外側にポリイミド膜１８の開口部１８ａを形成する
。これはポリイミド１Ｉｉ１８が直接ＡＩ膜１５に接触
した場合、該ポリイミド膜を介して水分等が浸入してＡ
１コロ−シコン等の発生の原因となる恐れがあるので、
それを避けるためであり、またＰＳＧ膜の開口部１７の
段差とポリイミド膜の開口部１８ａの段差が合わさって
大きな段差となり、次工程で形成されるバリア膜が該段
差によって断線しないようにするためである。
次に同図（ｄ）に示すように、バリア膜として膜厚０．
５ μｍのＣｒ膜１９および膜厚０．３ μｍのＰｔ膜
２０をスパッタにより被着する 次いで同図（ｅ）に示すように、バンブ形成用のレジス
ト膜２２を形成した後、バンプ形成領域に開口部２２ａ
を形成する。
５ μｍのＣｒ膜１９および膜厚０．３ μｍのＰｔ膜
２０をスパッタにより被着する 次いで同図（ｅ）に示すように、バンブ形成用のレジス
ト膜２２を形成した後、バンプ形成領域に開口部２２ａ
を形成する。
次に同図（ｆ）に示すように、電解メツキ法により開口
部２２ａを介して＾Ｕメツキして、厚さ２５μｍ程度の
＾１バンブ２１を形成する。なお、Ｃｒ膜１９およびｐ
ｔ膜２０は、同図（ｃ）の工程でポリイミド膜が平坦に
形成されているので、その上のＣｒ膜１９およびｐｔ膜
２０も平坦に形成されている。このため、電解メツキ工
程で電気の通路として使用する場合、電気の流れが半導
体基板全体にわたって一様となり、ウェハ全体に均一な
膜厚の複数のＡｕバンプの形成が可能となる。
部２２ａを介して＾Ｕメツキして、厚さ２５μｍ程度の
＾１バンブ２１を形成する。なお、Ｃｒ膜１９およびｐ
ｔ膜２０は、同図（ｃ）の工程でポリイミド膜が平坦に
形成されているので、その上のＣｒ膜１９およびｐｔ膜
２０も平坦に形成されている。このため、電解メツキ工
程で電気の通路として使用する場合、電気の流れが半導
体基板全体にわたって一様となり、ウェハ全体に均一な
膜厚の複数のＡｕバンプの形成が可能となる。
次に同図（ｇ）に示すように、レジストｌｌＩ２２を全
面除去した後、Ａｕバンブ２１をマスクにしてｐｔｌｌ
１２０およびＣｒ１ｌｌ１９をエツチングすると、本発
明の実施例に係る半導体装置が完成する（同図（ｈ））
。
面除去した後、Ａｕバンブ２１をマスクにしてｐｔｌｌ
１２０およびＣｒ１ｌｌ１９をエツチングすると、本発
明の実施例に係る半導体装置が完成する（同図（ｈ））
。
このようにして形成された半導体装置においては、Ａｕ
バンプ２１の硬度を調整するためのアニール処理（４５
０°Ｃ１３０分の熱処理）を行った場合にも、ポリイミ
ド膜１Ｂによって該Ａｕバンプ２１からの応力を緩和す
ることができるので、ＰＳＧ［１６にクラックが発生す
るのを防止することが可能となる。
バンプ２１の硬度を調整するためのアニール処理（４５
０°Ｃ１３０分の熱処理）を行った場合にも、ポリイミ
ド膜１Ｂによって該Ａｕバンプ２１からの応力を緩和す
ることができるので、ＰＳＧ［１６にクラックが発生す
るのを防止することが可能となる。
なお、発明者は本発明の作用効果を確認するため、ポリ
イミド膜の膜厚を変えた場合のタラツクの発生率を調査
した。すなわち、製造条件は上記実施例と同じ条件で、
ポリイミド膜の膜厚を０．５ａ ｍ＋１．Ｏｕ ｒｎ＋
２．０μｍ、３．０ｕ ｍとし、各５０個のサンプルを
用意した。そしてＡｕバンプの硬度を調整するためのア
ニール処理（４５０°Ｃ，３０分（７）熱処理）を行っ
た後にＰＳＧ膜のクラックの発生の有無を調べた。この
ときのクラック発生の判定は１０００倍の倍率の顕Ｗｌ
鏡で行い、少しでも発生が認められる場合は発生してい
るとみなした。
イミド膜の膜厚を変えた場合のタラツクの発生率を調査
した。すなわち、製造条件は上記実施例と同じ条件で、
ポリイミド膜の膜厚を０．５ａ ｍ＋１．Ｏｕ ｒｎ＋
２．０μｍ、３．０ｕ ｍとし、各５０個のサンプルを
用意した。そしてＡｕバンプの硬度を調整するためのア
ニール処理（４５０°Ｃ，３０分（７）熱処理）を行っ
た後にＰＳＧ膜のクラックの発生の有無を調べた。この
ときのクラック発生の判定は１０００倍の倍率の顕Ｗｌ
鏡で行い、少しでも発生が認められる場合は発生してい
るとみなした。
その結果、第４図に示すような結果を得た。それによれ
ば、ポリイミド膜の膜厚が０．５μｍ程度ではほとんど
効果はなく（発生率１００％）、１゜０ｇｍ程度にする
とやや効果が現れ（発生率３０％） 、２．０μｍおよ
び３．０μｍではクランク発生は皆無であった。従って
ポリイミド膜の膜厚は、は実用的には少なくとも２．０
μｍ程度以上にすることが必要である。
ば、ポリイミド膜の膜厚が０．５μｍ程度ではほとんど
効果はなく（発生率１００％）、１゜０ｇｍ程度にする
とやや効果が現れ（発生率３０％） 、２．０μｍおよ
び３．０μｍではクランク発生は皆無であった。従って
ポリイミド膜の膜厚は、は実用的には少なくとも２．０
μｍ程度以上にすることが必要である。
第５図は本発明の別の実施例に係る半導体装置の断面図
である０図において、２３は半導体基板、２４は半導体
基板２３上に形成された電極配＆ｌＩＩ＋５１としての
ＡＩＩＱ、２５はＰＳＧｌｉ、２６はＣｒ１Ｐ！、
２７はｐｔ膜である。また２８は＾Ｕ膜、２９はＰＳＧ
膜、３０は膜厚２μｍのポリイミド膜、３１はＡｕバン
プである。
である０図において、２３は半導体基板、２４は半導体
基板２３上に形成された電極配＆ｌＩＩ＋５１としての
ＡＩＩＱ、２５はＰＳＧｌｉ、２６はＣｒ１Ｐ！、
２７はｐｔ膜である。また２８は＾Ｕ膜、２９はＰＳＧ
膜、３０は膜厚２μｍのポリイミド膜、３１はＡｕバン
プである。
この実施例においても、Ａｕバンプ３１からの応力をポ
リイミド膜３０により緩和できるので、ＰＳＧ膜２９の
クラックを防止でき、従ってＰＳＧ膜のカバー膜として
の半導体装置の保護機能を維持することができる。
リイミド膜３０により緩和できるので、ＰＳＧ膜２９の
クラックを防止でき、従ってＰＳＧ膜のカバー膜として
の半導体装置の保護機能を維持することができる。
以上説明したように、本発明では金属バンブと絶縁膜と
の間に樹脂膜を設けているので、金属バンブによる絶縁
膜への応力が緩和され、従って絶縁膜にクランクが発生
するのを防止することができる。
の間に樹脂膜を設けているので、金属バンブによる絶縁
膜への応力が緩和され、従って絶縁膜にクランクが発生
するのを防止することができる。
このため、絶縁膜のクランクを介して水分が浸透して＾
ｌ膜の腐食等が生じるのを防ぐことができるので、半導
体装置の信頼性を向上させることができる。
ｌ膜の腐食等が生じるのを防ぐことができるので、半導
体装置の信頼性を向上させることができる。
第１図は、本発明の原理構成図、
第２図は、本発明の実施例断面図、
第３図（ａ）〜（ｈ）は、本発明の実施例の製造工程断
面図、 第４図は、本発明の実施例の特性を示す図、第５図は、
本発明の別の実施例断面図、第６図は、従来例の断面図
、 第７図は、従来例の問題点を説明する図である。 〔符号の説明〕 １．８，１４．２３・・・半導体基板、２．９・・・電
橋配線膜、 ３．１０・・・絶縁膜、 ４．１３．１？、２２ａ・・−開口部、５・・・バリア
膜、 ６．１２・・・金属バンブ、 ７・・・クラック、 １１・・・樹脂膜、 １５．１５ａ、２４−＾１膜、 １６．２５．２９・・・ＰＳＧ膜、 ′ジ。 ８．３０・・・ポリイミド膜、 ９ 、２６ ・・・Ｃｒ１ｌｌ。 ０．２７・・・Ｐｔ膜、 １．３１・＝Ａｕバンプ、 ２・・・レジスト膜、 ８・・・Ａｕ１ｌｌ。
面図、 第４図は、本発明の実施例の特性を示す図、第５図は、
本発明の別の実施例断面図、第６図は、従来例の断面図
、 第７図は、従来例の問題点を説明する図である。 〔符号の説明〕 １．８，１４．２３・・・半導体基板、２．９・・・電
橋配線膜、 ３．１０・・・絶縁膜、 ４．１３．１？、２２ａ・・−開口部、５・・・バリア
膜、 ６．１２・・・金属バンブ、 ７・・・クラック、 １１・・・樹脂膜、 １５．１５ａ、２４−＾１膜、 １６．２５．２９・・・ＰＳＧ膜、 ′ジ。 ８．３０・・・ポリイミド膜、 ９ 、２６ ・・・Ｃｒ１ｌｌ。 ０．２７・・・Ｐｔ膜、 １．３１・＝Ａｕバンプ、 ２・・・レジスト膜、 ８・・・Ａｕ１ｌｌ。
Claims (1)
- 【特許請求の範囲】 半導体基板（８）上に形成された電極配線膜（９）と、
該電極配線膜（９）を被覆する絶縁膜（１０）と、該絶
縁膜（１０）の開口部（１３）を介して前記電極配線膜
（９）の上に形成されてなる金属バンプ（１２）とを有
する半導体装置において、 少なくとも前記絶縁膜（１０）の開口部（１３）の周辺
部に、前記金属バンプ（１２）と前記絶縁膜（１０）と
の間に厚さ２μｍ以上の樹脂膜（１１）を設けているこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63333851A JPH02177540A (ja) | 1988-12-28 | 1988-12-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63333851A JPH02177540A (ja) | 1988-12-28 | 1988-12-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02177540A true JPH02177540A (ja) | 1990-07-10 |
Family
ID=18270653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63333851A Pending JPH02177540A (ja) | 1988-12-28 | 1988-12-28 | 半導体装置 |
Country Status (1)
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