JP3326553B2 - 半導体チップの実装構造および半導体装置 - Google Patents

半導体チップの実装構造および半導体装置

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本願発明は、複数の半導体チ
ップをそれらの厚み方向に積み重ねたいわゆるチップ・
オン・チップと称される実装構造の積層チップ、および
その積層チップを有する半導体装置に関する。
【０００２】
【従来の技術】従来、ＩＣやＬＳＩといった半導体チッ
プは、テープキャリアや樹脂基板上にベアチップ状態で
実装されるのが一般的である。その実装形態として、テ
ープ・オートメイテッド・ボンディング（ＴＡＢ）方式
やチップ・オン・ボード（ＣＯＢ）方式といった形態が
あり、様々な要因を勘案して最適な実装形態が選定され
ている。
【０００３】このような実装形態の半導体チップに対し
て、チップ上に他のベアチップを積層するようにして接
合する、いわゆるチップ・オン・チップ方式（以下、Ｃ
ＯＣとする）という実装形態がある。このＣＯＣ実装形
態によれば高密度実装化を容易に達成できることから、
ＣＯＣ実装形態による積層チップが小型電子機器や薄型
の携帯端末、あるいはＩＣカードといった各種のものに
採用されることが考えられる。
【０００４】ＣＯＣ実装形態の積層チップは、図６に示
されるように、第１のチップ１と第２のチップとが、異
方性導電性膜３を介して積層されたものである。第１の
チップ１および第２のチップ２は、積層面にそれぞれ電
極パッド１１Ａ，２１Ａを有している。さらに、第１の
チップ１は、上記電極パッド１１Ａとは別の電極パッド
１２Ａを有している。電極パッド１２Ａは、ワイヤボン
ディングされ、ワイヤＷを介してフィルム基板等のリー
ド端子へ電気的に接続されることになる。第１のチップ
１と第２のチップ２とは、異方性導電膜３を介してパッ
ド１１Ａ，２１Ａによって接続される。異方性導電膜３
自体は絶縁性であるが、導電性粒子３ｂを含んでいる。
この導電性粒子３ｂによってパッド１１Ａ，２１Ａ間の
電気的接合が図られる。通常、電極パッド１１Ａ，１２
Ａ，２１Ａにはアルミニウムパッド、電極パッド１１
Ａ，２１Ａを覆う異方性導電膜３にはエポキシ樹脂から
なる異方性導電フィルム（以下、ＡＣＦとする）が用い
られている。
【０００５】この積層チップＡをワイヤＷによりフィル
ム基板等と電気的に接続して半導体装置中間品とし、こ
の半導体装置中間品をモールド樹脂で覆って成形するこ
とによって、半導体装置が得られる。
【０００６】
【発明が解決しようとする課題】しかしながら、上記Ｃ
ＯＣ構造の積層チップＡを有する半導体装置では、ＡＣ
Ｆ３に覆われたアルミニウムパッド１１Ａ，２１Ａが腐
食することがあった。ＡＣＦ３の主成分であるエポキシ
樹脂がアルミニウムパッド１１Ａ，２１Ａを腐食させる
と推察されている。さらにはＡＣＦ３に覆われていない
アルミニウムパッド１２Ａにも腐食が見られることがあ
る。半導体装置中間品をモールド樹脂で覆う際の熱でＡ
ＣＦ３が溶融してアルミニウムパッド１２Ａへ流れてし
まい、アルミニウムパッド１２Ａが腐食されるものと推
察されている。
【０００７】ＡＣＦ３をエポキシ樹脂ではなく、他の熱
硬化性樹脂に置き換えてアルミニウムパッド１１Ａ，２
１，１２Ａの腐食を防ぐことも考慮したが、エポキシ樹
脂は電気絶縁性および接着性に優れているので、ＡＣＦ
３としては最適である。
【０００８】本願発明は、このような事情のもとで考え
出されたものであって、ＡＣＦによって、電極パッドが
腐食されないＣＯＣ構造の積層チップ、その積層チップ
を有する半導体装置を提供することを課題としている。
【０００９】
【発明の開示】上記の課題を解決するため、本願発明で
は、次の技術的手段を講じている。
【００１０】本願発明の第１の側面によって提供される
半導体チップの実装構造は、複数の半導体チップがそれ
らの厚み方向に積層しており、上記半導体チップの積層
面に設けられた電極パッドどうしが異方性導電膜を介し
て電気的に接合している半導体チップの実装構造であっ
て、上記電極パッドは、第１の導電保護層を表面に有し
ており、上記半導体チップは、積層面でない領域にワイ
ヤボンディング用の電極パッドを有しており、上記ワイ
ヤボンディング用の電極パッドは、第２の導電保護層を
表面に有しており、この第２の導電保護層上にワイヤが
接続されるように構成されていることに特徴づけられ
る。
【００１１】本願発明では、半導体チップを電気的に接
合させる電極パッドに第１の導電保護層を設けるだけで
はなく、ワイヤボンディング用の電極パッドにも第２の
導電保護層を設けている。第１または第２の導電保護層
は、半導体チップを別の半導体チップやワイヤと電気的
に接合させ、かつ、電極パッドをＡＣＦから保護して腐
食を防止するものである。
【００１２】本願発明の実施形態では、上記第１および
第２の導電保護層は、バリアメタル層上に金属層が積層
したものであることが好ましい。バリアメタル層はスパ
ッタ法や真空蒸着法等の手段によって形成され、金属層
は電気メッキ等によって形成される。上記方法で形成さ
れたバリアメタル層や金属層は、電極パッドとの密着性
が高く保護層として非常に有効なものとなる。
【００１３】本願発明のさらに好ましい実施形態とし
て、上記バリアメタル層はチタン層に白金層が積層した
ものであり、上記金属層は金からなる電極バンプとする
構成にすることができる。バリアメタル層を構成するチ
タン層および白金層は、薄膜状に形成しやすく、薬剤処
理によって容易に除去が可能である。金属層は半導体チ
ップ接合用の電極パッド上に形成されるので、乳白色の
異方性導電フィルム（ＡＣＦ）や異方性導電樹脂（ＡＣ
Ｒ）によって覆われることになる。この金属層が金であ
れば、上記ＡＣＦやＡＣＲを介してでも目視で容易に認
識される。さらに、金は、ワイヤの材質であるアルミニ
ウムとの接着性が良いので、ワイヤボンディング用の電
極パッドに形成される金属層としても好ましいものであ
る。
【００１４】上記第１および第２の導電保護層は、ポリ
チアジル、ポリアセチレン、ポリジアセチレン、ポリピ
ロール、ポリパラフェニレン、ポリパラフェニレンスル
フィド、ポリパラフェニレンビニレンおよびポリチオフ
ェンから選ばれる少なくとも１種の導電性高分子からな
るものとすることもできる。
【００１５】ポリチアジルは、極低温で超伝導を示す金
属的導電性高分子である。その他のポリアセチレン等
は、共役２重結合によるπ電子の非局在化により半導体
的な性質を示す高分子半導体である。これらの高分子半
導体は、種々のドナーやアクセプターが添加されること
によって、分子内のπ電子が移動し、導電性が増大した
電荷移動錯体となる。
【００１６】本願発明では、上記電極パッドはアルミニ
ウムパッドであり、上記異方性導電膜はエポキシ樹脂を
主成分とするフィルムであることが望まれる。
【００１７】電極パッドは、スパッタ法や真空蒸着等に
よって半導体チップ上に被膜層を形成し、この被膜層に
エッチング処理を施すことによって形成されるものであ
る。アルミニウムは、半導体チップの材料であるシリコ
ンと密着性が良く、スパッタ法や真空蒸着に適している
ので、電極パッドとしては最適である。
【００１８】異方性導電膜は、絶縁性樹脂内に金属、炭
素等の導電性粒子が分散されたものである。この導電性
粒子によって、異方性導電膜で接着した複数の半導体チ
ップの電気的接合が図られる。その電気的接合の機構
は、後に説明する。異方性導電膜は、半導体チップを積
層させるためのものなので、接着性が高いことが望まれ
る。エポキシ樹脂は、接着性および絶縁性に優れた樹脂
なので、複数の半導体チップを接着して、半導体チップ
間の電気的接続を図る異方性導電膜としては最適なもの
である。
【００１９】本願発明の第２の側面によって提供される
半導体装置は、上記に記載の半導体チップの実装構造を
有する半導体装置であって、上記半導体チップはモール
ド樹脂でパッケージされていることに特徴づけられる。
【００２０】この半導体装置は、異方性導電膜で複数の
半導体チップを積層し、ワイヤを介して半導体チップと
リード基板等とを接続してから、積層チップやワイヤの
ボンディング箇所等をモールド樹脂でパッケージするこ
とによって得られる。モールド樹脂でパッケージする際
に発生する熱によって異方性導電膜が溶融し、ワイヤボ
ンディング用の電極パッドの方へ流れることもあるが、
この電極パッドは、第２の導電保護層を有するので異方
性導電膜によって腐食されることはない。
【００２１】このように、本願発明に係る半導体チップ
の実装構造を有する半導体装置では、第２の導電保護層
がワイヤボンディング用の電極パッドを保護しているの
で、上記電極パッドが腐食されることはなくなる。従っ
て、本願発明の半導体装置は、従来の半導体装置よりも
電気的接合が良好なものとなり、第２の導電保護層によ
ってその品質を長期に渡って維持することができる。
【００２２】
【発明の実施の形態】以下、本発明の実施の形態につい
て、添付図面を参照して説明する。
【００２３】図１は、本願発明に係る半導体チップの実
施構造を有する積層チップＡの一実施例を示す要部断面
図である。図２は、図１に示される積層チップＡにおけ
るワイヤボンディング用端子の一部拡大断面図である。
【００２４】図１に示されるように、積層チップＡは、
第１の半導体チップ１と第２の半導体チップ２とが異方
性導電フィルム（ＡＣＦ）３を介して積層されたもので
ある。第１の半導体チップ１の表面には、第２の半導体
チップ２との接合端子である電極パッド１１Ａおよびワ
イヤボンディング用の電極パッド１２Ａが形成されてい
る。第２の半導体チップ２の表面には、半導体チップ１
との接合端子となる電極パッド２１Ａが形成されてい
る。両チップ１，２の表面では、電極パッド１１Ａ，２
１Ａ，１２Ａの形成されていない領域に絶縁膜１５が形
成されている。電極パッド１１Ａ，２１Ａ，１２Ａはア
ルミニウムパッドであり、その表面にはそれぞれ導電性
保護層１１，２１，１２が形成されている。
【００２５】ＡＣＦ３は絶縁性樹脂であるエポキシ樹脂
からなるフィルムであり、導電性粒子３ｂを分散させた
構造をとっている。導電保護層１１，２１に挟まれた導
電性粒子３ｂは、両保護層１１，２１によって圧縮され
る。両保護層１１，２１で挟まれていない導電性粒子３
ｂは、依然としてＡＣＦ３内で分散した状態である。従
って、半導体チップ１，２の両表面における両保護層１
１，２１間のみの電気的接合が図られ、両保護層１１，
２１間以外の絶縁性が維持される。導電性粒子３ｂとし
ては、金属球のほか、樹脂性ボールの表面にニッケルメ
ッキを施したもの、そのニッケルメッキの上にさらに金
メッキを施したもの等が使用される。
【００２６】第１のチップ１の表面に形成されているワ
イヤボンディング用端子の構造は、図２によって詳細に
説明される。電極パッド１２Ａの縁には絶縁膜１５が形
成されており、さらにパッド１２Ａの表面には導電保護
層１２が形成されている。導電保護層１２は、バリアメ
タル層１３ａに金属層１３ｂが積層されたものである。
バリアメタル層１３ａは、チタン層に白金層が積層され
て構成される（図示せず）。金属層１３ｂは、電気メッ
キ等によって形成された金である。ワイヤＷは金属層１
３ｂにボンディングされている。尚、図示はしてはいな
いが、第１のチップ１と第２のチップ２との接合端子で
ある電極パッド１１Ａ，２１Ａ表面にも、同一の構造を
持つ導電保護層１１，２１が形成されている。
【００２７】上記電極パッド１１Ａ，２１Ａ，１２Ａ
は、それぞれ導電保護層１１，２１，１２によって表面
が保護されているので、エポキシ樹脂であるＡＣＦ３に
よって腐食されることはない。
【００２８】上記導電保護層の形成方法について、図３
を参照しながら簡単に説明する。第１のチップ１に回路
素子（図示せず）を一体的に造り込み、図３（ａ）に示
されるように、この回路素子と導通する電極パッド１１
Ａ，１２Ａを所定の配線パターンとともに形成する。こ
の電極パッド１１Ａ，１２Ａは、例えばスパッタ法ある
いは真空蒸着等の手段によってアルミニウムの金属被膜
層を第１のチップ１に形成した後、この金属被膜層にエ
ッチング処理を施すなどして形成される。
【００２９】図３（ｂ）に示されるように、回路素子や
配線パターンを保護すべく、電極パッド１１Ａ，１２Ａ
の周辺を覆うようにして、例えばＣＶＤ法等によって絶
縁膜１５、すなわちパシベーション膜を形成する。
【００３０】さらに、図３（ｃ）に示されるように、電
極パッド１１Ａ，１２Ａおよび絶縁膜１５を覆うように
してバリアメタル層１３ａを形成する。バリアメタル層
１３ａは、チタン層に白金層が積層されたものであり、
チタン層は２０００Å程度に、白金層は１０００Å程度
に形成される。なお、このバリアメタル層１３ａも、例
えばスパッタ法あるいは真空蒸着の手段によって形成さ
れる。
【００３１】続いて、図３（ｄ）に示されるように、電
極パッド１１Ａ，１２Ａ上の導電保護層１１，１２を形
成すべき領域を除いてフォトレジスト層１３ｃを形成す
る。このフォトレジスト層１３ｃは、バリアメタル層１
３ａ上に感光性樹脂層を積層した後に、所定のマスクを
用いて露光し、上記感光性樹脂層を現像処理することに
よって形成される。
【００３２】次いで、図３（ｅ）に示されるように、フ
ォトレジスト層１３ｃが形成されていない領域、すなわ
ち導電保護層１１，１２を形成すべき領域に、金等の金
属層１３ｂを形成する。この金属層１３ｂは、例えば電
気メッキ等により形成されている。すなわち、電気メッ
キによって金の金属層１３ｂを形成する場合には、フォ
トレジスト層１３ｃが形成された第１のチップ１を金イ
オンが含まれている溶液内に漬け込み、バリアメタル層
１３ａをマイナス電極として通電するすることによって
行われる。この場合、フォトレジスト層１３ｃが形成さ
れていない領域のバリアメタル層１３ａ上に金が成長
し、金属層１３ｂが形成される。
【００３３】さらに、図３（ｆ）に示されるように、フ
ォトレジスト層１３ｃを剥離処理してバリアメタル層１
３ａを露出させ、絶縁膜１５を露出させる。このように
して、金属層１３ｂが電極バンプとして形成される。
【００３４】このように導電保護層１１，１２は、バリ
アメタル層１３および金属層１３ｂからなり、電極パッ
ド１１Ａ，１２Ａ上に同時に形成される。なお、導電性
保護層２１も同様の方法で電極パッド２１Ａ上に成形さ
れる。
【００３５】上記導電保護層１１，１２を電極パッド１
１Ａ，１２Ａ上に有している半導体チップの実装工程を
図４によって説明する。
【００３６】同図に示されるように、第１のチップ１に
設けられた電極パッド１１Ａおよびパッド１１Ａ上に形
成されている導電保護層１１をＡＣＦ３によって覆う。
その後、第２のチップ２に設けられた電極パッド２１Ａ
上に成形された導電保護層２１と、導電保護層１１とを
目視等によって対面させた状態にする。導電保護層１
１，２１を構成する金属層１３ｂ（図２参照）が金の場
合は、乳白色のＡＣＦ３で覆われても金をはっきり確認
できる。このため、両チップ１，２を接着させる場合に
正確な位置決めを行なうことができる。なお、ＡＣＦ３
は、絶縁性および接着性に優れたエポキシ樹脂を主成分
とするフィルムが好ましい。
【００３７】導電保護層２１と導電保護層１１とを対面
させた後、第２のチップ２を押圧装置４で第１のチップ
１に近づけていく。両チップ１，２の接着直前の位置
は、搬送テーブルＣおよび押圧装置４の微調節によって
決定される。
【００３８】第２のチップ２を第１のチップ１に押圧し
たら、搬送テーブルＣ内部に組み込まれていたヒータ
（図示せず）を作動させて、ＡＣＦ３を溶融させて電極
パッド１１Ａ、２１Ａおよび導電保護層１１，２１を覆
う。ＡＣＦ３が薄膜状に介在した状態で両チップ１，２
を接着し、チップ・オン・チップ（ＣＯＣ）実装形態に
よ積層チップが得られる。
【００３９】実装工程終了後、ワイヤボンディング用の
電極パッド１２Ａに形成された導電保護層１２にワイヤ
をボンディングする。ワイヤのボンディングは、熱圧着
ボンディングや超音波ボンディングで行う。ワイヤをボ
ンディングした後、ワイヤをリード基板等に接続して半
導体装置中間品とし、この半導体装置中間品をモールド
樹脂でパッケージして半導体装置とする。
【００４０】図５は、本願発明に係る半導体装置Ｂの一
実施例を示す要部断面図である。同図に示されるよう
に、第１のチップ１と第２のチップ２とは、ＡＣＦ３を
介して接着されている。ＡＣＦ３内には導電性粒子３ｂ
が分散されており、導電保護層１１，２１に挟まれた導
電性粒子３ｂは圧縮され、導電保護層１１，２１に挟ま
れていない導電性粒子３ｂはＡＣＦ３内で分散してい
る。従って、圧縮された導電性粒子３ｂによって両保護
層１１，２１間が電気的に接合され、両保護層１１，２
１間以外は電気的に絶縁されることになる。電極パッド
１２Ａ上には導電保護層１２が形成されており、導電保
護層１２はワイヤＷを介してリード基板３０上の導電配
線部２５に接続されている。両チップ１，２やワイヤＷ
は、モールド樹脂２０によって樹脂パッケージされてい
る。
【００４１】モールド樹脂２０で両チップ１，２をパッ
ケージする際には熱が発生し、この熱によってＡＣＦ３
が溶融し、電極パッド１２Ａの方へ流れる。電極パッド
１２Ａは導電保護層１２によって保護されるので、ＡＣ
Ｆ３によって腐食されることはない。
【００４２】以上、本願発明の実施例を説明したが、本
願発明はこれらに限定されずに、以下に述べるように種
々変形することが可能である。
【００４３】上記実施例では、電極パッド１２Ａ上に金
をメッキして導電保護層１２としているが、導電保護層
１２としてポリアセチレン等の導電性高分子を使用して
も差し支えない。ポリアセチレンに添加するドープ材
（ヨウ素等）の量を調節することで、ポリアセチレンの
電導度を制御することもできる。
【００４４】上記実施例では、第１のチップ１と第２の
チップ２とを接着する場合の位置決めを目視で行ってい
るが、ＣＣＤ撮像装置やマイクロコンピュータによって
導電保護層１１，２１の位置を正確に調節することもで
きる。
【００４５】上記実施例で使用している異方性導電膜
は、エポキシ樹脂からなる異方性導電フィルム（ＡＣ
Ｆ）であるが、接着製および絶縁性に優れていればその
形態は問題ではない。異方性導電膜として、ＡＣＦでは
なく異方性導電樹脂（ＡＣＲ）を用いることもできる。
【００４６】以上に限らず、本願発明は特許請求の範囲
に含まれる範囲内で種々な変形を施すことも可能であ
り、その中には各構成要素を均等物で置換したものも含
まれる。
【図面の簡単な説明】
【図１】本願発明に係る半導体チップの実施構造を有す
る積層チップの一実施例を示す要部断面図である。
【図２】図２は、図１の積層チップにおけるワイヤボン
ディング用端子の一部拡大断面図である。
【図３】半導体チップに導電保護層を形成する工程の一
実施例を示す断面図である。
【図４】本願発明に係る半導体チップの実装構造を有す
る積層チップの製造工程の一実施例を示す断面図であ
る。
【図５】本願発明に係る半導体装置の一実施例を示す断
面図である。
【図６】従来の積層チップの一例を示す一部拡大断面図
である。
【符号の説明】
１ 第１のチップ ２ 第２のチップ ３ 異方性導電フィルム（ＡＣＦ） ３ｂ 導電性粒子 １１，２１ 導電保護層 １１Ａ，２１Ａ 電極パッド １２ 導電保護層 １２Ａ ワイヤボンディング用の電極パッド １３ａ バリアメタル層 １３ｂ 金属層 １５ 絶縁膜 ２０ モールド樹脂 Ｗ ワイヤ Ａ 積層チップ Ｂ 半導体装置
フロントページの続き (56)参考文献 特開 平４−32171（ＪＰ，Ａ) 特開 平２−159034（ＪＰ，Ａ) 特開 平９−8082（ＪＰ，Ａ) 特開 平２−278743（ＪＰ，Ａ) 特開 平３−203174（ＪＰ，Ａ) 特開 平６−209071（ＪＰ，Ａ) 特開 平６−5778（ＪＰ，Ａ) 実開 昭64−57656（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/60 311 H01L 25/00 - 25/18

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 複数の半導体チップがそれらの厚み方向
    に積層しており、上記半導体チップの積層面に設けられ
    た電極パッドどうしが異方性導電膜を介して電気的に接
    合している半導体チップの実装構造であって、 上記電極パッドは、第１の導電保護層を表面に有してお
    り、 上記半導体チップは、積層面でない領域にワイヤボンデ
    ィング用の電極パッドを有しており、 上記ワイヤボンディング用の電極パッドは、第２の導電
    保護層を表面に有しており、この第２の導電保護層上に
    ワイヤが接続されるように構成されていることを特徴と
    する、半導体チップの実装構造。
  2. 【請求項２】 上記第１および第２の導電保護層は、バ
    リアメタル層上に金属層が積層したものであることを特
    徴とする、請求項１に記載の半導体チップの実装構造。
  3. 【請求項３】 上記バリアメタル層はチタン層に白金層
    が積層したものであり、上記金属層は金からなる電極バ
    ンプであることを特徴とする、請求項２に記載の半導体
    チップの実装構造。
  4. 【請求項４】 上記第１および第２の導電保護層は、ポ
    リチアジル、ポリアセチレン、ポリジアセチレン、ポリ
    ピロール、ポリパラフェニレン、ポリパラフェニレンス
    ルフィド、ポリパラフェニレンビニレンおよびポリチオ
    フェンから選ばれる少なくとも１種の導電性高分子から
    なることを特徴とする、請求項１に記載の半導体チップ
    の実装構造。
  5. 【請求項５】 上記電極パッドはアルミニウムパッドで
    あり、上記異方性導電膜はエポキシ樹脂を主成分とする
    フィルムであることを特徴とする、請求項１に記載の半
    導体チップの実装構造。
  6. 【請求項６】 請求項１から５のいずれかに記載の半導
    体チップの実装構造を有する半導体装置であって、上記
    半導体チップはモールド樹脂でパッケージされているこ
    とを特徴とする、半導体装置。
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DE102008013428A1 (de) * 2008-03-10 2009-10-01 Siemens Aktiengesellschaft Verfahren zur Herstellung eines Bauteils, eines Strahlungsdetektormoduls und eines Strahlungsdetektors
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