JP2001351937A - 半導体装置 - Google Patents
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Abstract
ている配線の抵抗の増大が生じにくい半導体装置を提供
する。 【解決手段】 絶縁性の表面の一部の領域上に導電性の
電極パッドが形成されている。絶縁膜が、電極パッドを
覆う。絶縁膜に、電極パッドの上面の少なくとも一部を
露出させる開口が形成されている。開口の底面に露出し
ている電極パッドの上面、及び絶縁膜の表面のうち開口
の周囲のある領域上に、導電材料からなるバリア層が形
成されている。導電性のバンプが、バリア層に密着して
いる。バリア層の下地表面の、バリア層の外周と開口の
外周との間の領域内に、段差が形成されている。
Description
し、特にパッド上にバンプを設けた半導体装置に関す
る。
及びその上に配置したバンプの断面図を示す。
されている。層間絶縁膜100の上面の一部の領域上に
電極パッド101が形成されている。電極パッド101
及び層間絶縁膜100の表面を、窒化シリコン膜と酸化
シリコン膜との2層構造を有する保護膜102が覆う。
保護膜102に、電極パッド101の上面の一部を露出
させる開口102aが形成されている。
02の上に、ポリイミドからなる絶縁膜103が形成さ
れている。絶縁膜103に、電極パッド101の上面の
一部を露出させる開口103aが形成されている。開口
103aの内面、及び開口103a近傍の絶縁膜103
の上面を、Ti膜105、Cu膜106、及びNi膜1
07の3層からなる積層が覆う。Ni膜107の上に、
半田バンプ108が形成されている。
高める。Cu膜106は、Ni膜107の密着性を高め
る。Ni膜107は、半田バンプ108の構成元素が電
極パッド101まで拡散することを防止する。
Ni膜107の上面のみならず、Cu膜106からNi
膜107までの積層の端面をも覆う。半田バンプ108
を融解すると、半田バンプ108内の錫(Sn)原子
が、Cu膜106の端面からCu膜106中に拡散す
る。Sn原子が拡散した領域は、体積膨張を引き起こす
ため、Cu膜106の剥離が生じやすくなる。
とCu膜106との界面に生じた隙間内に半田が侵入す
る。侵入した半田から、さらにSn原子がCu膜106
内に拡散するため、剥離が内側に向かって進行する。剥
離が進行すると、バンプの密着度が低下してしまう。ま
た、Sn原子が電極パッド101まで到達すると、配線
抵抗の増大等の電気的特性の劣化が生ずる。
びバンプに接続されている配線の抵抗の増大が生じにく
い半導体装置を提供することである。
と、絶縁性の表面の一部の領域上に形成された導電性の
電極パッドと、前記電極パッドを覆う絶縁膜であって、
該電極パッドの上面の少なくとも一部を露出させる開口
が形成された前記絶縁膜と、前記開口の底面に露出して
いる電極パッドの上面、及び前記絶縁膜の表面のうち該
開口の周囲のある領域上に形成された導電材料からなる
バリア層と、前記バリア層に密着した導電性のバンプと
を有し、前記バリア層の下地表面の、前記バリア層の外
周と前記開口の外周との間の領域内に、段差が形成され
ている半導体装置が提供される。
場合、段差が剥離の進行を防止する。このため、バリア
層の剥離を抑制し、バンプの密着度を高めることができ
る。
導体装置の断面図を示す。図1に示すように、シリコン
基板1の表面上にフィールド酸化膜2が形成され、フィ
ールド酸化膜2によって活性領域が画定されている。活
性領域内に、MOSFET3が形成されている。フィー
ルド酸化膜2の上に、多層配線層4が形成されている。
多層配線層4は、層間絶縁膜と配線層とが交互に積層さ
れた構造を有し、異なる配線層内の配線が、層間絶縁膜
に形成されたビアホールを通して、相互に電気的に接続
される。
配置されている。層間絶縁膜10の表面の一部の領域上
に、Cuで形成された電極パッド11が配置されてい
る。電極パッド11は、層間絶縁膜10の表面上に形成
された配線に連続し、多層配線層4内に形成された配線
5を介して、MOSFET3のソースもしくはドレイン
領域に電気的に接続されている。なお、電極パッド11
は、シリコン基板1の表面上に形成された他の電子回路
部品に接続される場合もある。
構造を有する保護膜12が、層間絶縁膜10及び電極パ
ッド11の表面を覆う。保護膜12の、電極パッド11
に対応する領域に開口12aが形成されている。開口1
2aの底面に、電極パッド11の上面の一部が露出す
る。
の保護膜12の表面上にポリイミドからなる厚さ4μm
の絶縁膜15が形成されている。絶縁膜15の、電極パ
ッド11に対応する領域に、開口15aが形成されてい
る。開口15aは、開口12aに内包される。絶縁膜1
5に、保護膜12の上面まで達する溝15bが形成され
ている。溝15bは、基板法線方向に沿って見たとき、
開口15aを1周する環状のパターンを有する。
示す。電極パッド11は、例えば正八角形の平面形状を
有し、配線11aに連続している。絶縁膜15の外周
が、電極パッド11を取り囲む。電極パッド11の内側
に開口12aが配置され、その内側に開口15aが配置
されている。開口12a、15a及び絶縁膜15も、正
八角形の平面形状を有する。絶縁膜15の外周よりもや
や内側に、溝15bが配置されている。
向する一対の辺の間隔は40μmである。絶縁膜15の
外周線で構成される正八角形の対向する一対の辺の間隔
は100μmである。また、溝15bの内側の縁で構成
される正八角形の対向する辺の間隔は86μm、溝15
bの幅は2μmである。すなわち、溝15bは、絶縁膜
15の外周よりも5μmだけ内側に配置されている。
内面から、絶縁膜15の上面及び溝15bの内面を経由
して、絶縁膜15の外周よりもやや内側の領域までを、
バリア層19が覆う。バリア層19は、基板側から順番
に、厚さ500nmのTi膜16、厚さ500nmのC
u膜17、及び厚さ5μmのNi膜18が積層された3
層構造を有する。
着している。半田バンプ20は、Ag濃度が2.6重量
%のSnAg合金で形成されており、バリア層19の上
面のみならず、その端面をも覆っている。
した半導体装置の製造方法について説明する。なお、層
間絶縁膜10よりも下層の構造は、周知の半導体プロセ
スで形成することができるため、ここでは層間絶縁膜1
0よりも上層の構造の製造方法について説明する。
て説明する。層間絶縁膜10の表面上に、Cu膜をスパ
ッタリングにより堆積する。このCu膜をパターニング
することにより、電極パッド11を形成する。電極パッ
ド11及び層間絶縁膜10の表面上に、窒化シリコン膜
を堆積し、その上に酸化シリコン膜を堆積する。窒化シ
リコン膜と酸化シリコン膜の堆積は、化学気相成長(C
VD)により行われる。窒化シリコン膜と酸化シリコン
膜との2層を貫通する開口12aを形成し、その他の領
域に保護膜12を残す。
層15Aをスピンコートにより形成し、150℃で90
秒から2分のプリベークを行う。なお、ポリイミド層1
5Aは、イミド化後の厚さが4μmになるような厚さと
する。
5Aを選択的に露光し、現像することによって、不要な
部分のポリイミド層15Aを除去するとともに、開口1
5a及び溝15bを形成する。現像後、370〜380
℃で1時間のキュアを行う。これにより、ポリイミドか
らなる厚さ4μmの絶縁膜15が形成される。
保護膜12の上に、厚さ500nmのTi膜16A、及
び厚さ500nmのCu膜17Aを、スパッタリングに
より堆積する。
リア層19を配置すべき領域に開口を有するレジストパ
ターン30を形成する。レジストパターン30の厚さは
約10μmである。
ン30の開口部に露出したCu層17Aの上に、電界メ
ッキにより厚さ5μmのNi層18を形成する。Ni層
18を形成した後、レジストパターン30を除去する。
層17A及びTi層16Aをエッチングする。Cu層1
7Aのエッチングには、過酸化水素と酢酸と水との混合
液を用いる。Ti層16Aのエッチングには、フッ酸と
水との混合液を用いる。これにより、図1に示したバリ
ア層19が形成される。
ールを転写する。半田ボールの転写後、基板を窒素と水
素との混合ガス雰囲気中に配置し、270℃で熱処理を
行う。半田ボールがリフローし、図1に示した半球状の
バンプ電極20が形成される。
た従来例の場合と同様に、リフロー期間中に、SnがC
u層17の端面からCu層17内に拡散する。ところ
が、第1の実施例の場合には、図7に示した従来の場合
に比べて、Snの侵入の深さが浅い。これは、バリア層
19の下地表面に、溝15bに起因する段差が形成され
ているためと考えられる。
の体積が膨張し、Cu層17が、その端部から持ち上が
る。溝15bが障壁となるため、Cu層17の持ち上が
りは、溝15bの位置で停止し、それよりも内側まで進
行しない。このため、バリア層19の十分な密着性を確
保することができる。十分な効果を得るためには、溝1
5bによる段差の高さを、Cu層17の厚さよりも大き
くすることが好ましい。また、Cu層17の上面が、バ
リア層19の下地表面の凹凸に倣うような構成とするこ
とが好ましい。
ンプ材料としてPbSn半田を用いる場合にも生ずる。
しかし、PbSn半田においては、Snの含有量が5重
量%程度と少ないため、Snの拡散に起因する問題が顕
在化しない。上記第1の実施例のように、Snの含有量
の多いSnAg半田等を用いる場合に、大きな効果が期
待される。特に、Snの含有量が50重量%以上の場合
に、顕著な効果が期待できるであろう。
から離れた位置に配置されると、溝15bによる剥離の
進行防止効果の意味が薄くなってしまう。絶縁膜15の
中心からその外周までの長さをa、溝15bの外側の縁
までの長さをb、絶縁膜15の外周から溝15bの外側
の縁までの長さをcとしたとき、a≦2b、かつc≧2
μmの条件を満足するように、溝15bを配置すること
が好ましい。
形例について説明する。第1の実施例では、溝15b
が、開口15aを1周する環状パターンを有する場合を
説明した。図5(A)に示す変形例では、溝15bが2
本配置されている。2本の溝の各々が、開口15aを1
周する環状パターンを有する。例えば、各溝の幅は2μ
mであり、2本の溝の間隔も2μmである。内側の溝の
内側の縁で構成される正八角形の対向する一対の辺の間
隔は、例えば78μmである。なお、溝の本数を3本以
上としてもよい。
5bの各々が閉じておらず、開いたパターンを有する。
開口15a内のある一点を中心として、半直線を1回転
させた時、いずれの位置においても、その半直線と2本
の溝15bの少なくとも一方とが交差するように、2本
の溝が配置されている。すなわち、2本の溝が、開口1
5aを中心とした円周方向に関して部分的に重なってい
る。例えば、一方の溝は、図5(A)に示した2本の溝
のうち内側の溝の一部で構成され、他方の溝は、外側の
溝の一部で構成される。なお、溝の本数を3本以上とし
てもよい。
施例の場合と同様の効果が期待できる。図5(A)に示
した変形例においては、開口15aを中心とした径方向
に関して2本の溝が配置される。このため、Cu層17
内へのSnの拡散の深さが、第1の実施例の場合の拡散
の深さよりもさらに浅くなるであろう。
断面図を示す。第2の実施例では、図1に示した第1の
実施例の半導体装置の溝15bの代わりに、開口15a
を1周する環状の尾根22が絶縁膜15の表面上に形成
されている。尾根22の高さは4μmであり、絶縁膜1
5の厚さとほぼ等しい。その他の構成は、第1の実施例
の場合と同様である。
る。第1の実施例による半導体装置の製造方法の説明で
用いた図3(B)の工程において、溝15bを形成する
部分にポリイミドからなる絶縁膜15を残しておく。絶
縁膜15をイミド化した後、2層目のポリイミド層をス
ピンコートにより形成する。この2層目のポリイミド層
を露光し、現像することにより、尾根22を残す。尾根
22を形成した後の工程は、第1の実施例で説明した製
造方法と同様である。
置においても、尾根22が、バリア層19の剥離の進行
を防止する。なお、尾根22の平面形状を、図5に示し
た第1の実施例の変形例における溝15bと同様のパタ
ーンとしてもよい。
ア層19の下地表面に溝15bによる段差が形成され、
第2の実施例による半導体装置では、尾根22による段
差が形成されている。このように、バリア層19の下地
表面に、段差を形成しておくことにより、Snの拡散を
抑制するとともに、バリア層19の剥離を防止すること
ができる。
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
バリア層の下地表面に段差を形成しておくことにより、
バリア層の剥離の進行を防止することができる。
図である。
面図である。
明するための、製造途中の装置の断面図(その1)であ
る。
明するための、製造途中の装置の断面図(その2)であ
る。
プ部の平面図である。
図である。
Claims (5)
- 【請求項1】 絶縁性の表面の一部の領域上に形成され
た導電性の電極パッドと、 前記電極パッドを覆う絶縁膜であって、該電極パッドの
上面の少なくとも一部を露出させる開口が形成された前
記絶縁膜と、 前記開口の底面に露出している電極パッドの上面、及び
前記絶縁膜の表面のうち該開口の周囲のある領域上に形
成された導電材料からなるバリア層と、 前記バリア層に密着した導電性のバンプとを有し、 前記バリア層の下地表面の、前記バリア層の外周と前記
開口の外周との間の領域内に、段差が形成されている半
導体装置。 - 【請求項2】 前記段差が、前記開口を取り囲む溝もし
くは尾根により形成されている請求項1に記載の半導体
装置。 - 【請求項3】 前記バンプが、構成元素として錫を含
み、前記バリア層が、Cu層とその上に配置されたCu
以外の導電材料からなる層とを含み、前記段差の高さ
が、該Cu層の厚さよりも大きい請求項1または2に記
載の半導体装置。 - 【請求項4】 前記絶縁性表面の法線方向に沿って見た
とき、前記溝もしくは尾根が、前記開口を1周する少な
くとも1本の閉じたパターンを含む請求項3に記載の半
導体装置。 - 【請求項5】 前記絶縁性表面の法線方向に沿って見た
とき、前記溝もしくは尾根が複数の細長いパターンを含
み、前記開口内のある一点を中心として、半直線を1回
転させた時、いずれの位置においても、前記半直線と前
記複数の細長いパターンの少なくとも一つとが交差する
ように、前記溝もしくは尾根が配置されている請求項3
に記載の半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000169482A JP4750926B2 (ja) | 2000-06-06 | 2000-06-06 | 半導体装置 |
US09/725,146 US6472763B2 (en) | 2000-06-06 | 2000-11-29 | Semiconductor device with bumps for pads |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000169482A JP4750926B2 (ja) | 2000-06-06 | 2000-06-06 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001351937A true JP2001351937A (ja) | 2001-12-21 |
JP4750926B2 JP4750926B2 (ja) | 2011-08-17 |
Family
ID=18672335
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000169482A Expired - Fee Related JP4750926B2 (ja) | 2000-06-06 | 2000-06-06 | 半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6472763B2 (ja) |
JP (1) | JP4750926B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008060142A (ja) * | 2006-08-29 | 2008-03-13 | Seiko Instruments Inc | 半導体装置 |
US8120176B2 (en) | 2009-03-13 | 2012-02-21 | Samsung Electronics Co., Ltd. | Semiconductor device having a conductive bump |
KR20140021378A (ko) * | 2012-08-10 | 2014-02-20 | 삼성전자주식회사 | 반도체 장치 및 이의 제조 방법 |
Families Citing this family (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7034402B1 (en) * | 2000-06-28 | 2006-04-25 | Intel Corporation | Device with segmented ball limiting metallurgy |
JP2003045877A (ja) * | 2001-08-01 | 2003-02-14 | Sharp Corp | 半導体装置およびその製造方法 |
US6774026B1 (en) * | 2002-06-20 | 2004-08-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | Structure and method for low-stress concentration solder bumps |
JP2004134459A (ja) * | 2002-10-08 | 2004-04-30 | Renesas Technology Corp | 半導体装置 |
JP3945415B2 (ja) * | 2003-02-14 | 2007-07-18 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
US6864578B2 (en) * | 2003-04-03 | 2005-03-08 | International Business Machines Corporation | Internally reinforced bond pads |
US7701069B2 (en) * | 2003-06-30 | 2010-04-20 | Intel Corporation | Solder interface locking using unidirectional growth of an intermetallic compound |
US7180195B2 (en) * | 2003-12-17 | 2007-02-20 | Intel Corporation | Method and apparatus for improved power routing |
JP2007019473A (ja) * | 2005-06-10 | 2007-01-25 | Nec Electronics Corp | 半導体装置 |
TWI311367B (en) * | 2006-07-17 | 2009-06-21 | Chipmos Technologies Inc | Chip structure |
JP5563777B2 (ja) * | 2009-03-19 | 2014-07-30 | パナソニック株式会社 | 半導体装置および半導体基板、並びに半導体装置の製造方法 |
US8901736B2 (en) * | 2010-05-28 | 2014-12-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Strength of micro-bump joints |
KR20130017349A (ko) * | 2011-08-10 | 2013-02-20 | 삼성전자주식회사 | 모니터링 패드 및 이를 포함하는 반도체 장치 |
US9385076B2 (en) * | 2011-12-07 | 2016-07-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device with bump structure on an interconncet structure |
US9607862B2 (en) * | 2012-09-11 | 2017-03-28 | Globalfoundries Inc. | Extrusion-resistant solder interconnect structures and methods of forming |
US9379077B2 (en) | 2012-11-08 | 2016-06-28 | Nantong Fujitsu Microelectronics Co., Ltd. | Metal contact for semiconductor device |
CN102915982B (zh) * | 2012-11-08 | 2015-03-11 | 南通富士通微电子股份有限公司 | 半导体器件 |
US9548282B2 (en) | 2012-11-08 | 2017-01-17 | Nantong Fujitsu Microelectronics Co., Ltd. | Metal contact for semiconductor device |
CN102915986B (zh) | 2012-11-08 | 2015-04-01 | 南通富士通微电子股份有限公司 | 芯片封装结构 |
US9349665B2 (en) * | 2013-01-18 | 2016-05-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods and apparatus of packaging of semiconductor devices |
KR20170107823A (ko) * | 2016-03-16 | 2017-09-26 | 삼성전자주식회사 | 스트레스를 분산시킬 수 있는 반도체 장치 |
KR102658923B1 (ko) | 2016-09-12 | 2024-04-18 | 삼성전자주식회사 | 반도체 장치 및 반도체 패키지 |
US10290584B2 (en) * | 2017-05-31 | 2019-05-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Conductive vias in semiconductor packages and methods of forming same |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02177540A (ja) * | 1988-12-28 | 1990-07-10 | Fujitsu Ltd | 半導体装置 |
JPH0562980A (ja) * | 1991-08-29 | 1993-03-12 | Hitachi Ltd | 半導体装置およびその製造方法 |
JPH06177134A (ja) * | 1992-12-04 | 1994-06-24 | Sony Corp | 電子部品のバンプ構造 |
WO1998032170A1 (fr) * | 1997-01-17 | 1998-07-23 | Seiko Epson Corporation | Composant electronique, dispositif a semiconducteur, procede de fabrication, carte imprimee et equipement electronique |
JPH11274200A (ja) * | 1998-01-30 | 1999-10-08 | Motorola Inc | 半導体ダイ上に相互接続バンプを形成する方法 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5946590A (en) * | 1996-12-10 | 1999-08-31 | Citizen Watch Co., Ltd. | Method for making bumps |
JP3352352B2 (ja) * | 1997-03-31 | 2002-12-03 | 新光電気工業株式会社 | めっき装置、めっき方法およびバンプの形成方法 |
-
2000
- 2000-06-06 JP JP2000169482A patent/JP4750926B2/ja not_active Expired - Fee Related
- 2000-11-29 US US09/725,146 patent/US6472763B2/en not_active Expired - Lifetime
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02177540A (ja) * | 1988-12-28 | 1990-07-10 | Fujitsu Ltd | 半導体装置 |
JPH0562980A (ja) * | 1991-08-29 | 1993-03-12 | Hitachi Ltd | 半導体装置およびその製造方法 |
JPH06177134A (ja) * | 1992-12-04 | 1994-06-24 | Sony Corp | 電子部品のバンプ構造 |
WO1998032170A1 (fr) * | 1997-01-17 | 1998-07-23 | Seiko Epson Corporation | Composant electronique, dispositif a semiconducteur, procede de fabrication, carte imprimee et equipement electronique |
JPH11274200A (ja) * | 1998-01-30 | 1999-10-08 | Motorola Inc | 半導体ダイ上に相互接続バンプを形成する方法 |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008060142A (ja) * | 2006-08-29 | 2008-03-13 | Seiko Instruments Inc | 半導体装置 |
US8120176B2 (en) | 2009-03-13 | 2012-02-21 | Samsung Electronics Co., Ltd. | Semiconductor device having a conductive bump |
KR101534682B1 (ko) * | 2009-03-13 | 2015-07-08 | 삼성전자주식회사 | 범프에 스틱을 구비하는 반도체 장치 |
KR20140021378A (ko) * | 2012-08-10 | 2014-02-20 | 삼성전자주식회사 | 반도체 장치 및 이의 제조 방법 |
KR101960686B1 (ko) | 2012-08-10 | 2019-03-21 | 삼성전자주식회사 | 반도체 장치 및 이의 제조 방법 |
Also Published As
Publication number | Publication date |
---|---|
JP4750926B2 (ja) | 2011-08-17 |
US20020125569A1 (en) | 2002-09-12 |
US6472763B2 (en) | 2002-10-29 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070424 |
|
A711 | Notification of change in applicant |
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|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090330 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
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|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100713 |
|
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110517 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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