KR0142136B1 - 반도체장치의 제조방법 - Google Patents

반도체장치의 제조방법

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KR0142136B1
KR0142136B1 KR1019940028918A KR19940028918A KR0142136B1 KR 0142136 B1 KR0142136 B1 KR 0142136B1 KR 1019940028918 A KR1019940028918 A KR 1019940028918A KR 19940028918 A KR19940028918 A KR 19940028918A KR 0142136 B1 KR0142136 B1 KR 0142136B1
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connecting electrode
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다게시 와까바야시
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가시오 가즈오
가시오 게이상기 가부시끼가이샤
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Abstract

본 발명은 반도체장치의 제조방법에 있어서 수지 등의 유기재료로 구성되는 유기막의 표면층이 처리공정에서 변질하여 절연성이 저하해도 이 변질에 의한 악영향이 생기지 않도록 할 수 있는 제조방법을 개시하는 것으로, 이 반도체장치의 제조방법에서는 반도체기판의 일면에 설치되고, 유기재료로 구성되는 유기막의 개구부를 통하여 노출된 접속용전극의 표면산화막을 알곤을 이용한 드라이에칭으로 제거할 때에 이 처리에 의해 유기막의 표면층이 변질하여 절연성이 저하하지만, 이 후, 접속용전극의 위에 돌기전극을 형성한 후에 유기막의 변질된 표면층을 산소를 이용한 드라이에칭에 의해 제거한다.
이 결과, 유기막의 표면에 변질한 표면층이 잔존하지 않으므로 절연불량의 악영향이 생기지 않는다.

Description

반도체장치의 제조방법
제1A도∼제1E도는 각각 본 발명의 일실시예의 반도체장치의 각 제조공정을 도시하는 단면도.
제1A도는 실리콘 웨이퍼에 유기막과 중간접속막형성용 막과 금박 막형성용 박막을 설치한 상태를 도시한다.
제1B도는 실리콘 웨이퍼에 포토레지스트를 설치한 후, 포토마스크를 개재하여 노광하고 있는 상태를 도시한다.
제1C도는 실리콘 웨이퍼에 설치된 포토레지스트에 개구부를 형성한 상태를 도시한다.
제1D도는 포토레지스트에 형성된 개구부의 내부에 범프전극을 설치한 상태를 도시한다.
제1E도는 포토레지스트와 중간접속막형성용 막 및 금박막형성용 박막의 불필요부분을 제거한 상태를 도시한다.
제2A도는 본 반도체장치의 범프전극을 TAB 테이프의 핑거리드에 접속한 상태의 평면도.
제2B도는 제2A도의 일부단면도.
제3A도와 3B도는 각각 본 발명을 적용한 반도체장치의 각 변형예를 도시하는 단면도.
* 도면의 주요부분에 대한 부호의 설명
1: 반도체기관 4:접속용전극
5,7:유기막 6,8:개구부
14:돌기전극
본 발명은 반도체장치의 제조방법에 관한 것이다.
예를 들어 TAB (Tape Automated Bonding) 방식이라 불리우는 반도체장치 (IC 칩)의 실장기술에서는 반도체장치를 TAB 테이상에 탑재하고 있다. 이 경우, 반도체장치에 설치된 범프전극을 TAB 테이프에 설치된 핑거리드(이너리드) 금주석공정법공정법(共晶法)이나 금금열압착법등에 의한 본딩에 의해 접속하고 있다.
그런데 반도체장치는 일반에 실리콘 웨이퍼(반도체장치본체)상에 형성된 패시베이션막에 형성된 개구부를 통하여 실리콘 웨이퍼상에 형성된 접속용 전극이 노출되고, 이 접속용전극상에 범프전극(돌기전극)이 형성된 구조로 되어 있다. 그리고 이러한 구조의 반도체장치를 제조할 경우, 범프전극을 형성하기 전에 알미늄이나 알미늄합금등의 비금속으로 구성되는 접속용전극의 표면에 형성된 절연성의 자연산화막을 알곤이온에 의한 드라이에칭에 의해 제거하고 있다.
그런데 최근에는 반도체장치의 표면을 보다 한층 보호하기 위해 질화실리콘 등으로 구성되는 패시베이션막의 상면에 폴리이미드로 구성되는 유기막을 형성한 구조의 것이 시험되고 있다. 그런데 이러한 구조의 반도체장치를 제조할 경우, 폴리이미드로 구성되는 유기막을 형성한 후, 접속용전극의 표면에 형성된 자연산화막을 제거하기 위해 알곤이온에 의한 드라이에칭을 실행하게 되지만 이렇게 하면 그 보호막의 표면층이 알곤이온의 영향을 받아서 변질하고, 유기막의 절연저항이 저하하여 절연불량이 되고 최종적으로는 인접하는 접속용전극간에 있어서 전기적인 리크, 즉, 단락이 생기는 일이 있다는 문제가 있었다.
본 발명은 상술한 상황을 감안하여 이루어진 것으로, 폴리이미드로 구성되는 유기막의 표면층이 변질해도 이 변질에 의한 악영향이 생기지 않도록 할 수 있는 반도체장치의 제조방법을 제공하는 것을 목적으로 하는 것이다.
본 발명의 반도체 제조방법은, 반도체기판의 일면에 접속용 전극을 설치하는 공정과, 상기 접속용전극의 표면에 적어도 일부를 노출하는 개구부를 갖는 유기막을 상기 기판의 일면에 설치하는 공정과, 상기 접속용전극의 노출된 표면을 에칭하는 공정과, 상기 접속용전극에 적층하여 돌기전극을 설치하는 공정과, 상기 유기막의 표면을 에칭하는 공정, 으로 구성되는 것이다.
제1A∼1E도는 각각 본 발명의 일실시예에 있어서 반도체장치의 각 제조공정을 도시한 것이다. 따라서, 이들 도면을 순서대로 참조하면서 이 실시예의 반도체장치의 제조방법에 대하여 설명한다.
우선, 제1A도에 도시하는 바와 같이 실리콘 웨이퍼(반도체장치본체)(1)의 상면에 게이트전극 등의 내부전극(2) 및 산화실리콘 등으로 구성되는 절연막(3)을 형성하고, 절연막(3)의 상면에 알미늄이나 알미늄합금 등의 비금속으로 구성되는 접속용전극(4)을 내부전극(2)과 도시하지 않는 배선을 개재하여 접속시킨 상태로 형성한다. 다음에 접속용전극(4)을 포함하는 절연막(3)의 상면전체에 질화실리콘 등의 무기재료로 구성되는 패시베이션막(5)을 형성한 후, 패시베이션막(5)의 소정의 장소에 에칭에 의해 개구부(6)를 형성함으로써 접속용 전극(4)의 주변부 및 절연막(3)의 상면에 패시베이션막(5)을 잔존시킴과 동시에 패시베이션막(5)의 개구부(6)를 통하여 접속용전극(4)의 중앙부를 노출시킨다. 다음에 접속용전극(4)을 포함하는 패시베이션막(5)의 상면전체에 폴리이미드 등의 수지 등의 유기재료로 구성되는 유기막(7)을 두께 1∼5 um 정도로 형성한 후, 유기막(7)의 소정의 장소에 에칭에 의해 개구부(8)를 형성함으로써 패시베이션막(5)의 개구부(6)를 제외하고 상면에 유기막(7)을 잔존시킴과 동시에 유기막(7)의 개구부(8)를 통하여 접속용전극(4)의 중앙부를 노출시킨다. 여기에서 이 예에서는 유기막(7)의 개구부(8)의 외형은 패시베이션막(5)의 개구부(6)의 외형보다 크게 하고 있다.
다음에 접속용전극(4)의 표면에 형성되어 있는 절연성의 자연산화막(도시 없음)을 제거하기 위해 실리콘 웨이퍼(1)의 상면전체에 진공중에서 알곤이온에 의한 드라이에칭을 실시한다. 이 경우, 폴리이미드로 구성되는 유기막(7)의 표면층이 알곤이온의 영향을 받아서 변질하고 두께 1000∼2000 Å 정도의 변질층(도시 없음)이 형성된다. 다음에 접속용전극(4)의 표면산화를 방지하기 위해 실리콘 웨이퍼(1)를 진공중에서 다음 공정으로 이행시키고, 그리고 티탄 텅스텐 등의 합금 및 금을 이 순서로 증착 또는 스패터링함으로써 상면 전체에 중간 접속막형성용 막(합금층) (9) 및 금박막형성용 박막(금속)(10)을 각각 수천 Å정도의 두께로 형성한다.
다음에 제1B도에 도시하는 바와 같이 금박막형성용 박막(10)의 상면에 포토레지스트액을 떨어뜨려 스핀코팅함으로써 포토레지스트막(11)을 막두께가 20∼30μm 정도로 비교적 두껍게 하기 위해 포토레지스트액으로서 점도가 수백∼천수백 첸(센티포이즈)로 통상의 것보다도 수배 내지 수십배 높은 것(예를 들면 도쿄오우가공업(주) 제품인 BMR1000)을 사용하고, 스핀코팅시의 회전속도를 수백 rpm으로 한다.
다음에 소정의 포토마스크(12)를 이용하여 포토레지스트막(11)을 노광하고, 이어서 현상하면 제1C도에 도시하는 바와 같이 포토레지스트막(11)의 소정의 장소 즉, 유기막(7)의 개구부(8) 및 그 주변부에 대응하는 부분에 개구부(13)가 형성된다. 이 경우, 현상액으로서는 크실렌을 주성분으로 하는 유기용제(예를 들면 도쿄오우가공업(주) 제품인 C-3)를 이용한다. 다음에 개구부(13)내에 금을 전해도금함으로써 제1D도에 도시하는 바와 같이 개구부(13)내의 금박막형성용 박막(10)의 상면에 스트레이트형상의 범프전극(14)(돌기전극)을 형성한다. 이 경우, 범프전극(14)의 상면을 평탄하게 하기 위해 범프전극 (14)의 두께를 20∼30μm 정도로 하고, 그 상면이 포토레지스트막 (11)의 상면에서 돌출하지 않도록 함으로써 범프전극(14)이 스트레이트형상이 된다. 이후, 포토레지스트막(11)을 에틸셀솔브, 디클로르벤젠을 주성분으로 하는 유기용제 (예를 들면 도쿄오우가공업 (주) 제품의 박리액 SP)를 이용하여 박리한다.
다음에 제1E도에 도시하는 바와 같이 범프전극(14)을 에칭마스크로 하여 금박막형성용 박막(10)의 불필요한 부분을 요소계의 에칭액으로 에칭하여 제거하면 잔존하는 금박막형성용 박막(10)에 의해 금박막(10a)이 형성된다. 다음에 다시 범프전극(14)을 에칭마스크로 하여 중간접속막형성용 막(9)의 불필요한 부분을 드라이에칭하여 제거하면 잔존하는 중간접속막형성용 막(9)에 의해 중간접속막(9a)이 형성된다. 다음에 실리콘 웨이퍼(1)의 상면전체를 산소플라스마에 의한 드라이에칭을 실행하고, 유기막(7)의 표면의 변질층을 제거한다. 이 경우, 마이크로파 애셔 (예를 들면 캐논(주) 제품의 MAS800)를 이용하고, 주파수 2450㎒, 출력 500W, 플레이트온도 150℃, 산소유량 150 SCCM, 압력 0.8mmTorr, 처리시간 20∼40초로 한 바, 폴리이미드로 구성되는 유기막(14)의 표면이 2000에서 5000Å 정도 제거되었다.
여기에서, 산소플라스마에 의해 금으로 구성되는 범프전극(14)의 표면이 에칭되거나 변질되거나 하지는 않는다. 또, RF 애셔 등을 이용해도 좋고, 또, 오존처리 등을 실행해도 좋다.
이렇게하여 얻어진 반도체장치에서는 접속용전극(4)의 표면에 형성된 절연성의 자연산화막을 제거하기 위한 드라이에칭에 의해 유기막(7)의 표면층이 변질해도 범프전극(14), 금박막(10a) 및 중간접속막 (9a)을 형성한 후에 유기막(7)의 표면층을 드라이에칭에 의해 제거하고 있으므로 유기막(7)의 표면층의 변질에 의한 악영향이 생기지 않도록 할 수 있다.
다음에 제2A도 및 2B도를 참조하여 상기와 같이 구성된 반도체장치의 범프전극을 TAB 테이프의 핑거리드에 접속하는 경우에 대하여 설명한다. 우선, 상술한 처리공정을 거친 후, 실리콘 웨이퍼(1)는 다이싱에 의해 절단되고, 복수의 반도체장치(21)에 분할된다. 여기에서 하나의 반도체장치(21)에는 상술한 범프전극(14)이 복수배열되어 있다. 한편, TAB 테이프 (22)의 복수의 핑거리드(23)는 동박 (23b)을 베이스 테이프(24)상에 라이네이트한 후, 에칭하여 소정의 형상으로 패턴형성하고, 그후, 반도체장치(21)의 범프전극(14)과 접속되는 부분의 표면에 도금에 의해 땜납(23a)이 피복된 것으로 구성되며 베이스 테이프(24)에 형성된 디바이스홀(25)내에 돌출되어 있다. 그리고 반도체장치(21)를 디바이스홀(25)내에 배치하고, 각 범프전극 (14)을 각각 대응하는 핑거리드(23)에 본딩하여 접속한다. 또, 반도체장치 (21)의 범프전극(14)을 TAB 테이프 (22)의 핑거리드 (23)에 접속한 후는 반도체장치 (21)상에 도시하지 않는 보호용 레진을 포팅하여 이 포팅한 보호용 레진에 의해 반도체장치 (21)를 덮어서 보호하고, 이 후 제2A도에 있어서 일점쇄선으로 도시하는 부분에서 절단하게 된다.
다음에 제3A도 및 3B도는 각각 본 발명을 적용한 반도체장치의 각 변형예를 도시한 것이다. 이 중, 제3A도에 도시하는 반도체장치에서는 제1E도에 도시하는 것과 비교하여 유기막(7)의 개구부(8)의 외형이 접속용전극(4)의 외형보다 커져 있다. 제3B도에 도시하는 반도체장치에서는 제1E도에 도시하는 것과 비교하여 유기막(7)의 개구부(8)의 외형이 패시베이션막(5)의 개구부(6)의 외형보다 작게 되어 있다.
또, 이상의 예에서는 범프전극(14)이 금으로 구성되는 경우의 예를 들었지만 범프전극(14)이 땜납으로 구성되는 경우라도 좋다.
이상 설명한 바와 같이 본 발명에 의하면 접속용전극의 표면에 형성된 자연산화막을 제거하기 위한 드라이에칭에 의해 유기막의 표면층이 변질해도 범프전극을 형성한 후에 유기막의 표면층을 드라이에칭에 의해 제거하고 있으므로 유기막의 표면층의 변질에 의한 악영향이 생기지 않도록 할 수 있다.

Claims (10)

  1. 반도체기관(1)의 일면에 접속용전극(4)을 설치하는 공정, 상기 접속용전극(4)의 표면에 적어도 일부를 노출하는 개구부(8)를 갖는 유기막(7)을 상기 기판(1)의 일면에 설치하는 공정, 상기 접속용전극(4)의 노출된 표면을 에칭하는 공정, 상기 접속용전극(4)에 적층하여 돌기전극(14)을 설치하는 공정, 상기 유기막(7)의 표면을 에칭하는 공정, 으로 구성되는 것을 특징으로 하는 반도체장치의 제조방법.
  2. 제1항에 있어서, 상기 접속용전극(4)의 노출된 표면을 에칭하는 공정에 있어서, 그 처리는 드라이에칭에 의해 실행됨과 동시에 상기 유기막(7)의 표면을 에칭하는 공정에 있어서, 그 처리는 드라이에칭에 의해 실행되는 것을 특징으로 하는 반도체장치의 제조방법.
  3. 제2항에 있어서, 상기 접속용전극(4)의 노출된 표면을 에칭하는 공정에 있어서, 그 처리의 드라이에칭은 알곤을 이용하여 실행됨과 동시에 상기 유기막(7)의 표면을 에칭하는 공정에 있어서 그 처리의 드라이에칭은 산소를 이용하여 실행되는 것을 특징으로 하는 반도체장치의 제조방법.
  4. 제3항에 있어서, 상기 유기막(7)을 상기 기판(1)에 설치하는 공정에 있어서, 상기 유기막(7)은 폴리이미드수지로 구성되는 것을 특징으로 하는 반도체장치의 제조방법.
  5. 제3항에 있어서, 상기 접속용전극(4)을 설치하는 공정에 있어서, 상기 접속용전극(4)은 비금속으로 구성되는 것을 특징으로 하는 반도체장치의 제조방법.
  6. 반도체기판(1)의 일면에 접속용전극(4)을 설치하는 공정, 상기 접속용전극(4)의 표면의 적어도 일부를 노출하는 개구부(6)를 갖는 유기막(5)을 상기 기판(1)의 일면에 설치하는 공정, 상기 접속용전극(4)의 표면의 적어도 일부를 노출하는 개구부(8)를 갖는 유기막(7)을 상기 기판(1)의 일면에 설치하는 공정, 상기 접속용전극(4)의 노출된 표면을 에칭하는 공정, 상기 접속용전극(4)에 적층하여 돌기전극(14)을 설치하는 공정, 상기 유기막(7)의 표면을 에칭하는 공정, 으로 구성되는 것을 특징으로 하는 반도체장치의 제조방법.
  7. 제6항에 있어서, 상기 접속용전극(4)의 노출된 표면을 에칭하는 공정에 있어서, 그 처리는 드라이에칭에 의해 실행됨과 동시에 상기 유기막(7)의 표면을 에칭하는 공정에 있어서 그 처리는 드라이에칭에 의해 실행되는 것을 특징으로 하는 반도체장치의 제조방법.
  8. 제7항에 있어서, 상기 접속용전극(4)의 노출된 표면을 에칭하는 공정에 있어서, 그 처리의 드라이에칭은 알곤을 이용하여 실행됨과 동시에 상기 유기막(7)의 표면을 에칭하는 공정에 있어서 그 처리의 드라이에칭은 산소를 이용하여 실행되는 것을 특징으로 하는 반도체장치의 제조방법.
  9. 제8항에 있어서, 상기 유기막(7)을 상기 기판(1)에 설치하는 공정에 있어서, 상기 유기막(7)은 폴리이미드수지로 구성되는 것을 특징으로 하는 반도체장치의 제조방법.
  10. 제8항에 있어서, 상기 접속용전극(4)을 설치하는 공정에 있어서, 상기 접속용전극(4)은 비금속으로 구성되는 것을 특징으로 하는 반도체장치의 제조방법.
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