JP2001267350A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

Info

Publication number
JP2001267350A
JP2001267350A JP2000078935A JP2000078935A JP2001267350A JP 2001267350 A JP2001267350 A JP 2001267350A JP 2000078935 A JP2000078935 A JP 2000078935A JP 2000078935 A JP2000078935 A JP 2000078935A JP 2001267350 A JP2001267350 A JP 2001267350A
Authority
JP
Japan
Prior art keywords
metal film
wiring
semiconductor device
insulating film
pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2000078935A
Other languages
English (en)
Other versions
JP3578964B2 (ja
Inventor
Masamitsu Ikumo
雅光 生雲
Toshisane Kawahara
登志実 川原
Norio Fukazawa
則雄 深澤
Kenichi Nagae
健一 永重
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2000078935A priority Critical patent/JP3578964B2/ja
Priority to US09/745,742 priority patent/US6437432B2/en
Priority to TW090100287A priority patent/TW484204B/zh
Priority to KR1020010003171A priority patent/KR100656229B1/ko
Publication of JP2001267350A publication Critical patent/JP2001267350A/ja
Application granted granted Critical
Publication of JP3578964B2 publication Critical patent/JP3578964B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • H01L2224/0237Disposition of the redistribution layers
    • H01L2224/02377Fan-in arrangement
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • H01L2224/0237Disposition of the redistribution layers
    • H01L2224/02381Side view
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05099Material
    • H01L2224/051Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124Aluminium [Al] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05099Material
    • H01L2224/051Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05099Material
    • H01L2224/051Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05171Chromium [Cr] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05541Structure
    • H01L2224/05548Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624Aluminium [Al] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601Structure
    • H01L2224/0603Bonding areas having different sizes, e.g. different heights or widths
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061Disposition
    • H01L2224/06102Disposition the bonding areas being at different heights
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061Disposition
    • H01L2224/0612Layout
    • H01L2224/0613Square or rectangular array
    • H01L2224/06131Square or rectangular array being uniform, i.e. having a uniform pitch across the array
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061Disposition
    • H01L2224/0612Layout
    • H01L2224/0616Random array, i.e. array with no symmetry
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/1302Disposition
    • H01L2224/13024Disposition the bump connector being disposed on a redistribution layer on the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1401Structure
    • H01L2224/1403Bump connectors having different sizes, e.g. different diameters, heights or widths
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1451Function
    • H01L2224/14515Bump connectors having different functions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/3011Impedance

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

(57)【要約】 【課題】 本発明はチップサイズパッケージ構造を有し
た半導体装置及びその製造方法に関し、電気特性の向上
を図ることを課題とする。 【解決手段】少なくとも信号用及びグランド用パッド2
5,26が設けられた半導体基板21と、この半導体基
板21に立設された信号用及びグランド用突起電極2
2,23と、突起電極22と信号用パッド25とを電気
的に接続する配線28Aと、半導体基板21及び突起電
極22,23の側面を封止する封止樹脂24とを具備す
る半導体装置において、半導体基板21上の配線28A
をまたがる領域に、配線28Aと電気的に絶縁され、か
つグランド用パッド26と電気的に接続された構成で金
属膜29Aを形成する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に係り、特にチップサイズパッケージ構造を有
した半導体装置及びその製造方法に関する。
【0002】近年、電子機器及び装置の小型化の要求に
伴い、半導体装置の小型化,高密度化が図られている。
このため、半導体装置の形状を半導体素子(チップ)に
極力近づけることにより小型化を図った、いわゆるCS
P(Chip Size Package)構造の半導体装置が提案されて
いる。
【0003】また、高密度化により多ピン化し、かつ半
導体装置が小型化すると、外部接続端子のピッチが狭く
なる。このため、省スペースに比較的多数の外部接続端
子を形成しうる構造として、外部接続端子として突起電
極(バンプ)を用いることが行われている。
【0004】
【従来の技術】図1及び図2は、従来の一例である半導
体装置20Aを示している。図1は半導体装置20Aの
断面図であり、図2は半導体装置20Aの封止樹脂14
を取り除いた状態の平面図である。
【0005】各図に示す半導体装置20Aは、CSP構
造の半導体装置であり、小型化が図られている。この半
導体装置20Aは、チップ状の半導体基板11、配線1
8、突起電極12,13、及び封止樹脂14等により構
成されている。
【0006】半導体基板11は図中上面が回路形成面と
なっており、この回路形成面には信号用パッド15及び
グランド用パッド16が形成されている。また、半導体
基板11の回路形成面上には、上記各パッド15,16
の形成位置を除き絶縁膜17が形成されている。この絶
縁膜17は、回路形成面を保護する機能を奏する。
【0007】また、この絶縁膜17の上面には、所定の
パターンで配線18が直接形成されている。この配線1
8の一端部は前記した信号用或いはグランド用パッド1
5,16と接続され、他端部には信号用或いはグランド
用突起電極12,13が設けられている。各突起電極1
2,13は半導体装置20Aの外部接続端子として機能
するものであり、半導体基板11に立設されている。
【0008】更に、封止樹脂14は、絶縁膜17、配線
18、及び各突起電極12,13を保護するため半導体
基板11の回路形成面を覆うよう形成されている。この
際、外部接続端子となる突起電極12,13の上端面
は、封止樹脂14から露出するよう構成されている。
【0009】上記のように、従来のCSP構造の半導体
装置20Aは、絶縁膜17上に各パッド15,16と各
突起電極12,13を電気的に接続する配線18が形成
されている。この配線18はインターポーザとして機能
するため、各パッド15,16の形成位置と各突起電極
12,13の配設位置とを離間させることが可能とな
る。これにより、突起電極12,13の配設位置を設定
する際の自由度は向上し、また多ピン化に対応すること
ができる。
【0010】
【発明が解決しようとする課題】しかしながら、従来の
半導体装置20Aでは、インターポーザとして機能する
配線18が単層構造であったため、配線18のレイアウ
トに制限が生じ電気特性を考慮した配線レイアウトを形
成できないという問題点があった。即ち、CSP構造の
半導体装置20Aは小型化された半導体装置であり、そ
もそも配線18を形成できる領域は狭い。この領域に多
数の配線18を形成するには、必然的に配線幅が狭くな
り、配線18のインピーダンスが高くなってしまう。
【0011】一方において、半導体基板11は処理速度
の向上の要求から高い周波数のクロックを用いるように
なってきている。よって、配線18を介して信号パッド
15に入出力する信号も高周波信号となり、隣接する配
線18間で干渉が発生するおそれがある。 このため、
従来構成の半導体装置20Aは、配線18のレイアウト
制限に起因して、高速化に対応することができないとい
う問題点があった。
【0012】本発明は上記の点に鑑みてなされたもので
あり、電気特性の向上を図り得る半導体装置及びその製
造方法を提供することを目的とする。
【0013】
【課題を解決するための手段】上記した課題を解決する
ために本発明では、次に述べる各種手段を講じたことを
特徴とするものである。
【0014】請求項1記載の発明は、少なくとも信号用
及びグランド用パッドが設けられた半導体基板と、該半
導体基板に立設された突起電極と、該突起電極と前記信
号用パッドとを電気的に接続する複数の配線と、前記半
導体基板及び前記突起電極の側面を封止する封止樹脂と
を具備する半導体装置において、前記半導体基板上の複
数の配線をまたがる領域に、前記複数の配線と電気的に
絶縁され、かつ前記グランド用パッドと電気的に接続さ
れた構成で、一層以上の導電金属膜を形成したことを特
徴とするものである。
【0015】上記発明では、グランド用パッドと電気的
に接続された構成で一層以上の導電金属膜を形成してい
るため、この導電金属膜を等電位のグランド層として用
いることができる。また、導電金属膜は、半導体基板上
の複数の配線をまたがる領域に形成されるため、配線の
配設位置に拘束されることなく形成することができ、そ
の面積を広くとることができる。
【0016】周知のように、電気的抵抗は導体の断面積
に反比例するため、導電金属膜の形成面積(換言すれば
グランドの断面積)が広くなることによりグランドイン
ピーダンスを低減することができる。この結果、半導体
装置の電気特性は向上し、よって高周波を用いた高速の
半導体装置を実現することが可能となる。尚、導電金属
膜は配線と電気的に絶縁された構成とされているため、
導電金属膜を設けることにより配線とグランドが短絡す
るようなことはない。
【0017】また、請求項2記載の発明は、請求項1記
載の半導体装置において、前記突起電極の内、グランド
用突起電極を前記導電金属膜上に直接形成したことを特
徴とするものである。
【0018】本発明のように、グランド用突起電極を導
電金属膜上に直接形成したことにより、グランド用パッ
ドとグランド用突起電極とを電気的に接続するためにグ
ランド用配線を引き回す必要がなくなり、配線設計上の
引き回しの自由度を向上させることができる。
【0019】また、請求項3記載の発明は、請求項1ま
たは2記載の半導体装置において、前記突起電極の内、
前記グランド用パッドを前記導電金属膜に直接接続した
ことを特徴とするものである。
【0020】本発明のように、グランド用パッドを前記
導電金属膜とを直接接続することにより、グランド用パ
ッドを前記導電金属膜とを電気的に接続するためにグラ
ンド用配線を引き回す必要がなくなり、配線設計上の引
き回しの自由度を向上させることができる。
【0021】また、請求項4記載の発明は、請求項1乃
至3のいずれかに記載の半導体装置において、前記パッ
ド上に、該パッドを保護する保護金属膜を設けたことを
特徴とするものである。
【0022】本発明のように、パッド上にパッドを保護
する保護金属膜を設けることにより、半導体装置の製造
過程においてパッドが損傷することを防止することがで
きる。即ち、パッドはアルミニウムで形成されているこ
とが多く、エッチング処理を含む配線形成工程等におい
てダメージを受け易い。そこで、例えば耐エッチング性
を有する保護金属膜によりパッドを保護することによ
り、パッドが損傷することを防止でき、半導体装置の信
頼性を向上させることができる。
【0023】また、請求項5記載の発明に係る半導体装
置の製造方法は、少なくとも信号用及びグランド用のパ
ッドが設けられた半導体基板上に、該パッド形成位置を
除き第1の絶縁膜を形成する第1の絶縁膜形成工程と、
少なくとも前記信号用パッドの形成位置を除き、前記第
1の絶縁膜の上に導電性金属膜を形成する導電性金属膜
形成工程と、該導電性金属膜上に第2の絶縁膜を形成す
る第2の絶縁膜形成工程と、前記導電性金属膜上に前記
第2の絶縁膜を介して配線を形成する配線形成工程と、
少なくとも前記配線の上に所定の高さを有する突起電極
を形成する突起電極形成工程と、前記半導体基板の表面
と前記突起電極の側面を樹脂封止する樹脂封止工程とを
含むことを特徴とするものである。
【0024】上記発明によれば、半導体基板上に第1の
絶縁膜を形成し、その上に導電性金属膜を形成し、この
導電性金属膜上に第2の絶縁膜を形成した上で配線を形
成することにより、複数の配線をまたがる領域に導電金
属膜を容易に形成することができる。
【0025】また、請求項6記載の発明は、請求項5記
載の半導体装置の製造方法において、前記突起電極形成
工程を実施する前に、前記第1の絶縁膜形成工程、前記
導電性金属膜形成工程、前記第2の絶縁膜形成工程、及
び配線形成工程を複数回実施し、前記導電性金属膜を多
層構造とすることを特徴とするものである。
【0026】本発明によれば、第1の絶縁膜形成工程、
導電性金属膜形成工程、第2の絶縁膜形成工程、及び配
線形成工程を複数回繰り返し実施することにより、多層
構造を有した導電性金属膜を容易に形成することができ
る。
【0027】
【発明の実施の形態】次に本発明の実施の形態について
図面と共に説明する。
【0028】図3は、本発明の第1実施例である半導体
装置20Aを示す断面図である。半導体装置20Aは、
大略すると半導体基板21(半導体チップ)、突起電極
22,23、封止樹脂24、配線28A、金属膜29A
(導電性金属膜)、及び絶縁膜30,31等により構成
されている。この半導体装置20Aは、平面視した状態
において半導体基板21と封止樹脂24の大きさが略等
しいCSP構造の半導体装置であり、小型化が図られて
いる。
【0029】半導体基板21は、半導体基板(例えばシ
リコン基板)上に電子回路が形成された構成とされてお
り、図中上面が回路形成面となっている。また、半導体
基板21の回路形成面には、信号用パッド25及びグラ
ンド用パッド26が形成されている。この信号用パッド
25及びグランド用パッド26は、例えばアルミニウム
により形成されている。
【0030】尚、半導体基板21には、上記した信号用
及びグランド用パッド25,26の他にも、電源用パッ
ド等の他のバッドも形成されている。しかしながら、本
実施例では上記した各バッド25,26のみ示し、他の
パッドの図示は省略するものとする。
【0031】上記構成とされた半導体基板11の回路形
成面上には、第1の絶縁膜30が形成されている。この
第1の絶縁膜30は、例えばポリイミド系の電気的絶縁
性の高い樹脂が用いられている。また、第1の絶縁膜3
0は、上記各パッド25,26の形成位置を除き形成さ
れている。即ち、第1の絶縁膜30のパッド25,26
が形成される位置には、開口部37A,37Bが形成さ
れている。上記構成とされた第1の絶縁膜30は、主に
半導体基板21上に形成された電子回路と後述する金属
膜29Aとが短絡することを防止する機能を奏する。
尚、第1の絶縁膜30の厚さは、約10μmである。
【0032】金属膜29Aは、上記構成とされた第1の
絶縁膜30の上面に形成されている。この金属膜29A
は、例えば銅(Cu),アルミニウム(Al)等の電気
抵抗の小さい金属材料により形成されている。また、金
属膜29Aの厚さは、例えば20〜30μmであり、前
記した第1の絶縁膜30、後述する配線28A及び第2
の絶縁膜31の厚さ(いずれの厚さも約10μm)に比
べて厚くなっている。
【0033】ここで、金属膜29Aの形成位置に注目す
ると、金属膜29Aは信号用パッドの形成位置を除き、
半導体基板21の略全面に形成されている。更に、金属
膜29Aは、第1の絶縁膜30に形成された開口部37
Aを介してグランド用パッド26に電気的に直接接続さ
れている。このように、グランド用パッド26と金属膜
29Aとを直接接続することにより、配線等を用いて接
続する構成に比べて接続インピーダンスを小さくするこ
とができる。
【0034】第2の絶縁膜31は、上記構成とされた金
属膜29Aの上部に形成されている。この第2の絶縁膜
31は、例えばポリイミド系の電気的絶縁性の高い樹脂
が用いられている。また、第2の絶縁膜31は、信号用
パッド25の形成位置、及びグランド用突起電極23の
形成位置を除き形成されている。
【0035】即ち、第2の絶縁膜31の信号用パッド2
5が形成される位置には開口部37Bが形成され、また
第2の絶縁膜31のグランド用突起電極23が形成され
る位置には開口32が形成されている。上記構成とされ
た第2の絶縁膜31は、主に金属膜29Aと後述する配
線28Aとが短絡することを防止する機能を奏する。
尚、前記のように第2の絶縁膜31の厚さも、約10μ
mである。
【0036】配線28Aは、上記構成とされた第2の絶
縁膜31の上部に形成されている。この配線28Aの一
端部は、前記した信号用パッド25と接続され、他端部
には信号用突起電極22が設けられている。本実施例で
は、配線28Aは信号用パッド25と信号用突起電極2
2との間にのみ配設された構成とされている。尚、この
配線28Aは電気的抵抗の小さい銅(Cu)或いはアル
ミニウム(Al)により形成されており、その厚さは約
10μmである。
【0037】突起電極22,23は半導体装置20Aの
外部接続端子として機能するものであり、半導体基板2
1に立設されている。信号用突起電極22は、前記のよ
うに配線28Aにより半導体基板21の信号用パッド2
5に接続されている。また、グランド用突起電極23
は、第2の絶縁膜31に形成されている開口32を介し
て直接金属膜29Aに電気的に接続している。
【0038】これにより、グランド用突起電極23は、
金属膜29Aを介してグランド用パッド26と電気的に
接続した構造となる。この際、グランド用突起電極23
と金属膜29Aは、電気的に直接接続されているため接
続インピーダンスは小さい。また、前記したように金属
膜29Aは厚く形成されているため、金属膜29A自体
のインピーダンスも小さい。従って、本実施例の構成で
は、グランド用突起電極23からグランド用パッド26
に到る電気回路全体としてのインピーダンスも小さくな
っている。
【0039】一方、封止樹脂24は、絶縁膜17、配線
18、及び各突起電極12,13を保護するため半導体
基板21の回路形成面を覆うよう形成されている。この
際、外部接続端子となる突起電極12,13の上端面
は、封止樹脂14から露出するよう構成されている。
【0040】また、封止樹脂24(梨地で示す)は、例
えばポリイミド,エポキシ(PPS,PEK,PES,
及び耐熱性液晶樹脂等の熱可塑性樹脂)等の熱硬化性樹
脂よりなり、半導体基板21の回路形成面の全面にわた
り形成されている。従って、半導体基板21に形成され
た配線28A、金属膜29A、第1及び第2の絶縁膜3
0,31、及び各突起電極22,23は、この封止樹脂
24により封止された状態となる。
【0041】しかしながら、封止樹脂24は各突起電極
22,23の側面のみを封止し、各突起電極22,23
の先端部は封止樹脂24から露出するよう構成されてい
る。即ち、封止樹脂24は、先端部を残して各突起電極
22,23を封止した構成とされている。このため、各
突起電極22,23を用いて、半導体装置20Aを外部
装置(例えば、実装基板等)に実装することが可能とな
る。
【0042】上記のように本実施例の半導体装置20A
では、グランド用パッド26と電気的に接続された金属
膜29Aが形成されているため、この金属膜29Aを等
電位のグランド層として用いることができる。また、配
線28Aは金属膜29Aの上部に第2の絶縁膜31を介
して形成されているため、半導体装置20Aを平面視し
た状態において、金属膜29Aは複数の配線28Aをま
たがる領域に形成された構成となる。即ち、金属膜29
Aと配線28Aとは積層された構成となっている。この
ため、金属膜29A及び配線28Aは、それぞれの配設
位置に拘束されることなく形成することができ、よって
その形成面積を広くとることができる。
【0043】周知のように、電気的抵抗は導体の断面積
に反比例するため、金属膜29A及び配線28Aの形成
面積が広くなることにより金属膜29Aではグランドイ
ンピーダンスを低減することができ、また配線28Aで
は信号インピーダンスを低減することができる。この結
果、半導体装置20Aの電気特性は向上し、よって高周
波を用いた高速の半導体装置20Aを実現することが可
能となる。
【0044】また、本実施例の半導体装置20Aは、上
記したようにグランド用突起電極23を金属膜29A上
に直接形成し、かつグランド用パッド26に金属膜29
Aを直接接続した構成としている。このため、グランド
用パッド26とグランド用突起電極23とを電気的に接
続するためにグランド用の配線を引き回す必要がなくな
り、配線設計上の引き回しの自由度を向上させることが
できる。
【0045】続いて、本発明の一実施例である半導体装
置の製造方法について、図4乃至図10を用いて説明す
る。尚、以下の説明では図3に示した半導体装置20A
の製造方法を例に挙げて説明するものとする。
【0046】本実施例に係る半導体装置20Aの製造方
法は、第1の絶縁膜形成工程、導電性金属膜形成工程、
第2の絶縁膜形成工程、配線形成工程、突起電極形成工
程、及び樹脂封止工程を有している。尚、図4乃至図9
では、図示の便宜上1個の導体装置に対応する部分のみ
しか図示しないが、実際の上記各工程はウェーハ状態の
半導体基板21に対して実施され、上記各工程が終了し
た後にダイシングによりウェーハを個片化することによ
り半導体装置20Aを製造する。以下、上記の各工程の
詳細について説明する。
【0047】図4及び図5は、第1の絶縁膜形成工程及
び導電性金属膜形成工程を説明するための図である。図
5は第1の絶縁膜形成工程及び導電性金属膜形成工程が
終了した状態の半導体基板21の平面図であり、図4は
図5におけるA−A線に沿う断面図である。
【0048】半導体装置20Aを製造するには、先ず半
導体基板21上に第1の絶縁膜30を形成する第1の絶
縁膜形成工程を実施する。半導体基板21は、前記した
ように半導体ウェーハであり、予め別工程においてその
上面には電子回路が形成されている。
【0049】また、電子回路形成領域の外周位置には信
号用パッド25,グランド用パッド26,及び電源用パ
ッド(図示せず)が形成されている。この各パッド2
5,26は電気特性の良好なアルミニウム(Al)によ
り形成されている。
【0050】また、信号用パッド25の表面には図10
に示すように保護用金属膜33が形成されている。この
保護用金属膜33は、本実施例では0.5μmの厚さを
有するクロム(Cr)層33Aと、同じく0.5μmの
厚さを有する銅(Cu)層33Bとを積層した構造とさ
れている。上記構成とされた保護用金属膜区33は、後
述する配線形成工程において信号用パッド25を保護す
る機能を奏するものである。
【0051】この保護用金属膜33は、例えば電解メッ
キ法、無電解メッキ法、或いはスパッタリング法を用い
て形成することができる。尚、本実施例では保護用金属
膜33を信号用パッド25のみに設けた構成としている
が、保護用金属膜33をグランド用パッド26上にも形
成する構成としてもよい。
【0052】第1の絶縁膜30は、例えばポリイミド等
の絶縁性樹脂であり、スピンコート等により約10μm
の厚さで形成される。この第1の絶縁膜30を形成する
際、各パッド25,26の形成位置にマスクを設けた上
でスピンコートすることにより、グランド用パッド26
の形成位置には開口部37Aが、また信号用パッド25
の形成位置には開口部37Bが形成される。即ち、第1
の絶縁膜30は、各パッド25,26の形成位置を除き
形成される。この第1の絶縁膜30は、主に半導体基板
21に形成されている電子回路を保護する機能を奏す
る。また、信号用パッド25と対向する開口部37Bの
上部にはレジスト35が所定の高さ(後に形成される金
属膜29Aの高さと等しい高さ)で形成される。
【0053】第1の絶縁膜形成工程が終了すると、続い
て金属膜29Aを形成する導電性金属膜形成工程が実施
される。金属膜29Aは銅(Cu),はアルミニウム
(Al),或いはクロム(Cr)等の電気抵抗の小さい
金属により形成されており、例えば電解メッキ法により
約30μmの厚さで形成されている。
【0054】前記したように、第1の絶縁膜30の信号
用パッド25と対向する位置にはレジスト35が形成さ
れている。よって、金属膜29Aは信号用パッド25の
配設位置を除いて半導体基板21の略全面にわたり形成
される。一方、第1の絶縁膜30のグランド用パッド2
6と対向する位置には、開口部37Aが形成されてい
る。このため、金属膜29Aを形成することにより、金
属膜29Aは開口37Aを介してグランド用パッド26
に直接電気的に接続する。
【0055】尚、金属膜29Aの形成方法は上記した電
解メッキ法に限定されるものではなく、例えば上記した
所定膜厚を有した銅薄膜或いははアルミニウム薄膜を第
1の絶縁膜30上に貼着する方法を用いることも可能で
ある。
【0056】上記した第1の絶縁膜形成工程及び導電性
金属膜形成工程が終了すると、続いて第2の絶縁膜形成
工程が実施される。図6及び図7は、第2の絶縁膜形成
工程を説明するための図である。尚、図7は第2の絶縁
膜形成工程が終了した状態の半導体基板21の平面図で
あり、図6は図7におけるA−A線に沿う断面図である。
【0057】第2の絶縁膜31は、前記した第1の絶縁膜
30と同様にポリイミド等の絶縁性樹脂であり、金属膜
29Aを覆うようスピンコート等により約10μmの厚
さで形成される。この第2の絶縁膜31を形成する際、予
めグランド用突起電極23の形成位置にレジスト36A
を配設すると共に、信号用パッド25上にレジスト36
Bを配設しておく。
【0058】即ち、第2の絶縁膜31は、のグランド用
突起電極23の形成位置、及び信号用パット25の配設
位置を除き形成される。この第2の絶縁膜31は、主に配
線28Aと金属膜29Aが短絡するのを防止する機能を
奏する。
【0059】上記した第2の絶縁膜形成工程が終了する
と、続いて配線形成工程及び突起電極形成工程が順次実
施される。図8及び図9は、第2の配線形成工程及び突起
電極形成工程を説明するための図である。尚、図9は配
線形成工程及び突起電極形成工程が終了した状態の半導
体基板21の平面図であり、図8は図9におけるA−A線
に沿う断面図である。
【0060】配線形成工程では、信号用パッド25上に
形成されていたレジスト36Bを取り除くと共に、半導
体基板21(第2の絶縁膜31)の上面全面に配線28
Aとなる金属膜を形成する。この金属膜の材料として
は、例えば銅(Cu)を用いることができ、また形成方
法としては電解メッキ法を用いることができる。
【0061】金属膜が形成されると、この金属膜の上面
に感光性レジストを塗布すると共に、マスクを用いて配
線28Aの形成位置にのみ露光処理を行なう。続いて、
レジスト除去処理を行なうことにより、配線28Aの形
成位置以外のレジストを除去する。これにより、金属膜
の配線28Aの形成位置にのみレジストが存在する構成
となる。
【0062】次に、エッチング処理を行なうことによ
り、配線28Aの形成位置以外の金属膜を除去し、続い
てレジストを除去することにより所定パターンを有した
配線28Aが形成される。この際、配線28Aの一端部
は信号用パッド25に電気的に接続された状態となる。
【0063】上記のように、配線形成工程では、金属膜
29Aの上部に第2の絶縁膜31を介して配線28Aが
形成される。これにより、半導体基板21を平面視した
状態において、金属膜29Aは複数の配線28Aをまた
がる領域に形成された構成となる。即ち、金属膜29A
と配線28Aとは積層された構成となる。このため前記
したように、金属膜29A及び配線28Aは、それぞれ
の配設位置に拘束されることなく形成することができ、
よってその形成面積を広くとることができる。
【0064】また、配線工程では、配線28Aを形成す
るために複数の化学的な処理(レジストの塗布及び除去
処理、金属膜のエッチング処理等)が行なわれる。これ
に対し、信号用パッド25はアルミニウム等の化学的処
理に弱い材質で形成されていることが多く、配線形成工
程等においてダメージを受け易い。
【0065】しかしながら、本実施例では信号用パッド
25の表面には化学的処理に強い保護用金属膜33が形
成されている(図10参照)。このように、信号用パッ
ド25に保護用金属膜33を設けることにより、配線形
成工程において信号用パッド25が損傷することを防止
でき、製造される半導体装置20Aの信頼性を向上させ
ることができる。
【0066】上記のように配線28Aが形成されると、
続いて各突起電極22,23を形成する突起電極形成工
程が実施される。信号突起電極22は配線形成工程で形
成された配線28A上に形成され、またグランド用突起
電極23は第2の絶縁膜31に形成されている開口32
に形成される。この各突起電極22,23の形成方法と
しては、例えば電解メッキ法を用いることができる。
【0067】また、各突起電極22,23の高さは、半
導体基板21の表面(回路形成面)から各突起電極2
2,23の先端部までの高さが例えば100μmとなる
よう形成されている。更に、グランド用突起電極23は
第2の絶縁膜31に形成された開口32を介して金属膜
29A上に直接形成されるため、グランド用突起電極2
3と金属膜29Aとの接続インピーダンスを小さくする
ことができる。
【0068】上記した配線形成工程及び突起電極形成工
程が終了すると、続いて樹脂封止工程が実施される。樹
脂封止工程では、半導体基板21を樹脂封止用の金型装
着し、圧縮成形法を用いて封止樹脂24を形成する。こ
の封止樹脂24は、半導体基板21の回路形成面の全面
にわたり形成され、よって半導体基板21に形成された
配線28A、金属膜29A、第1及び第2の絶縁膜3
0,31、及び各突起電極22,23は、この封止樹脂
24により封止された状態となる。
【0069】この際、封止樹脂24は各突起電極22,
23の側面のみを封止し、各突起電極22,23の先端
部は封止樹脂24から露出するよう構成されている。ま
た、封止樹脂24の厚さは10〜100μmと薄い樹脂
膜であるが、圧縮形成法を用いることにより確実に封止
樹脂24を形成することができる。
【0070】上記した樹脂封止工程が終了すると、続い
てウェーハ状態の半導体基板21をダイシング処理し、
個々の半導体装置20Aに個片化する。これにより、図
3に示す半導体装置20Aが形成される。上記した半導
体装置20Aの製造方法によれば、半導体基板21上に
第1の絶縁膜30を形成し、その上に金属膜29Aを形
成し、この性金属膜29A上に第2の絶縁膜31を形成
した上で配線28Aを形成するため、複数の配線28A
をまたがる領域に金属膜29Aを有した半導体装置20
Aを容易に形成することができる。
【0071】次に、図11乃至図14を用いて本発明の
第2乃至第5実施例である半導体装置について説明す
る。尚、図11乃至図14において、図3に示した第1
実施例に係る半導体装置20Aと同一構成については同
一符号を付して、その説明を省略するものとする。
【0072】図11は、本発明の第2実施例である半導
体装置20Bを示す断面図である。
【0073】前記した第1実施例に係る半導体装置20
Aは、グランド用突起電極23とグランド用パッド26
とを接続するのに、グランド用突起電極23を直接金属
膜29Aに接続すると共に、グランド用パッド26も直
接金属膜29Aに直接接続した構成とした。
【0074】しかしながら、例えばパッド数の多い半導
体装置21では、パッドレイアウトが密となりグランド
用パッド26と直接金属膜29Aとを直接接続すること
が困難な場合が生じる。これに対応するため、本実施例
に係る半導体装置20Bでは、金属膜29A上に形成さ
れたグランド用突起電極23と、グランド用突起電極2
3をグランド用配線28Bにより接続した構成としたこ
とを特徴とするものである。
【0075】このように、グランド用突起電極23とグ
ランド用突起電極23とをグランド用配線28Bで接続
することにより、パッドレイアウトが複雑な場合であっ
ても、複数の配線28A,28Bをまたがる領域に金属
膜29Aを有した半導体装置20Bを容易に実現するこ
とができる。また、このグランド用配線28Bは、前記
した配線工程において、信号用パッド25と信号用突起
電極22を接続する配線28Aの形成と同時に形成する
ことが可能である。よって、グランド用配線28Bを設
けても、半導体装置20Bの製造工程が複雑になるよう
なむことはない。
【0076】図12は、本発明の第3実施例である半導体
装置20Cを示す断面図である。
【0077】前記した第1実施例に係る半導体装置20
Aは、信号用突起電極22と信号用パッド25とを接続
するのに、金属膜29Aの上部に形成された配線28A
を用いていた。しかしながら、配線28Aの形成位置は
必ずしも金属膜29Aの上面に限定されるものではな
い。本実施例では、配線28A及びグランド接続用のグ
ランド用配線28Bを金属膜29Aの下部に配設したこ
とを特徴とするものである。
【0078】この構成とするため、導電性金属膜形成工
程において金属膜29Aを形成する際、信号用突起電極
22の形成位置に信号接続用金属膜40を形成する。こ
の信号接続用金属膜40は、第2及び第3の絶縁膜3
1,41により金属膜29Aと電気的に絶縁された構成
とされている。また、信号接続用金属膜40の上端部に
は信号用突起電極22が形成され、下端部には信号用パ
ッド25に接続された配線28Aに接続されている。こ
れにより、信号用突起電極22と信号用パッド25は、
配線28A及び信号用金属膜40を介して電気的に接続
される。
【0079】図13は、本発明の第4実施例である半導体
装置20Dを示す断面図である。
【0080】前記した各実施例に係る半導体装置20A
〜20Cでは、一層の金属膜29Aみを設けた構成とさ
れていた。これに対して本実施例に係る半導体装置20
Dは、複数(本実施例では二層)の金属膜29A,29
Bを設けたことを特徴とするものである。
【0081】第2の金属膜29Bは、第1の金属膜29
Aの上部に第2の絶縁膜31を介して形成されている。
金属膜29A,29Bを積層形成するには、突起電極形
成工程を実施する前に、第1の絶縁膜形成工程、導電性
金属膜形成工程、第2の絶縁膜形成工程、及び配線形成
工程を複数回繰り返し実施する。よって、金属膜29
A,29Bを容易に多層形成することができる。
【0082】また、本実施例に係る半導体装置20Dで
は、信号用突起電極22と信号用パッド25とを接続す
るのに、金属膜29Aの上部に形成された配線28A及
び信号接続用金属膜40を用いている。この構成とする
ため、第2の金属膜29Bを形成する導電性金属膜形成
工程において、信号用突起電極22の形成位置に信号接
続用金属膜40を形成する。この信号接続用金属膜40
は、第2及び第3の絶縁膜31,41により金属膜29
Aと電気的に絶縁された構成とされている。また、信号
接続用金属膜40の上端部には信号用突起電極22が形
成され、下端部には信号用パッド25に接続された配線
28Aに接続されている。これにより、信号用突起電極
22と信号用パッド25は、配線28A及び信号用金属
膜40を介して電気的に接続される。
【0083】図14は、第5実施例である半導体装置20
Eを示す平面図である。尚、同図では、封止樹脂24を
取り除いた状態の半導体装置20Eを示している。
【0084】上記した各実施例では、金属膜29A,2
9Bの上部或いは下部に配線28A,28Bを形成した
構成としていた。これに対して本実施例に係る半導体装
置20Eは、配線28Aと金属膜29Cを同一平面上に
形成したことを特徴とするものである。この際、配線2
8Aと金属膜29Cとは、電気的に絶縁された構成とな
っている。
【0085】本実施例によれば、配線28Aの形成と金
属膜29Cの形成を同一工程において行なうことがで
き、半導体装置20Eの製造工程の簡略化を図ることが
できる。また、基板21上における各突起電極22,2
3、各パッド25,26、及び配線28の形成位置を除
き金属膜29Cが形成されている。このため、金属膜2
9Cのインピーダンスを小さくすることができ、半導体
装置20Eの電気的特性を向上させることができる。
【0086】
【発明の効果】上述の如く本発明によれば、次に述べる
種々の効果を実現することができる。
【0087】請求項1記載の発明によれば、導電金属膜
を等電位のグランド層として用いることができ、また導
電金属膜は半導体基板上の複数の配線をまたがる領域に
形成されるため、配線の配設位置に拘束されることなく
形成することができ、その面積を広くとることができ
る。よって、グランドインピーダンスを低減することが
できるため半導体装置の電気特性は向上し、よって高周
波を用いた高速の半導体装置を実現することが可能とな
る。
【0088】また、請求項2記載の発明によれば、グラ
ンド用パッドとグランド用突起電極とを電気的に接続す
るためにグランド用配線を引き回す必要がなくなり、配
線設計上の引き回しの自由度を向上させることができ
る。
【0089】また、請求項3記載の発明によれば、グラ
ンド用パッドを前記導電金属膜とを電気的に接続するた
めにグランド用配線を引き回す必要がなくなり、配線設
計上の引き回しの自由度を向上させることができる。
【0090】また、請求項4記載の発明によれば、保護
金属膜によりパッドは保護されるため、パッドが損傷す
ることを防止でき、半導体装置の信頼性を向上させるこ
とができる。
【0091】また、請求項5記載の発明によれば、複数
の配線をまたがる領域に導電金属膜を容易に形成するこ
とができる。
【0092】また、請求項6記載の発明によれば、多層
構造を有した導電性金属膜を容易に形成することができ
る。
【図面の簡単な説明】
【図1】従来の一例である半導体装置を示す断面図であ
る。
【図2】従来の一例である半導体装置の封止樹脂を取り
除いた状態を示す平面図である。
【図3】本発明の第1実施例である半導体装置の断面図
である。
【図4】本発明の一実施例である半導体装置の製造方法
の内、第1の絶縁膜形成工程及び金属膜形成工程を説明
するための断面図(図5におけるA−A線に沿う断面
図)である。
【図5】本発明の一実施例である半導体装置の製造方法
の内、第1の絶縁膜形成工程及び金属膜形成工程を説明
するための平面図である。
【図6】本発明の一実施例である半導体装置の製造方法
の内、第2の絶縁膜形成工程を説明するための断面図
(図7におけるA−A線に沿う断面図)である。
【図7】本発明の一実施例である半導体装置の製造方法
の内、第2の絶縁膜形成工程を説明するための平面図で
ある。
【図8】本発明の一実施例である半導体装置の製造方法
の内、配線形成工程及び突起電極形成工程を説明するた
めの断面図(図9におけるA−A線に沿う断面図)であ
る。
【図9】本発明の一実施例である半導体装置の製造方法
の内、配線形成工程及び突起電極形成工程を説明するた
めの平面図である。
【図10】パッドに設けられる保護用金属膜を説明する
ための部分拡大図である。
【図11】本発明の第2実施例である半導体装置の断面
図である。
【図12】本発明の第3実施例である半導体装置の断面
図である。
【図13】本発明の第4実施例である半導体装置の断面
図である。
【図14】本発明の第5実施例である半導体装置の封止
樹脂を取り除いた状態の平面図である。
【符号の説明】
20A〜20B 半導体装置 21 半導体基板 22 信号用突起 23 グランド用突起 24 封止樹脂 25 信号用パット 26 グランド用パッド 28A 配線 28B グランド用配線 29A〜29C 金属膜 30 第1の絶縁膜 31 第2の絶縁膜 33 保護用金属膜 40 信号接続用金属膜 41 第3の絶縁膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 深澤 則雄 神奈川県川崎市中原区上小田中4丁目1番 1号 富士通株式会社内 (72)発明者 永重 健一 神奈川県川崎市中原区上小田中4丁目1番 1号 富士通株式会社内 Fターム(参考) 5F033 HH08 HH11 HH17 MM05 MM15 PP15 PP27 PP28 QQ08 RR22 SS21 VV05 VV07 XX23 5F061 AA01 CA22 FA06

Claims (6)

    【特許請求の範囲】
  1. 【請求項1】 少なくとも信号用及びグランド用パッド
    が設けられた半導体基板と、 該半導体基板に立設された突起電極と、 該突起電極と前記信号用パッドとを電気的に接続する複
    数の配線と、 前記半導体基板及び前記突起電極の側面を封止する封止
    樹脂とを具備する半導体装置において、 前記半導体基板上の複数の配線をまたがる領域に、前記
    複数の配線と電気的に絶縁され、かつ前記グランド用パ
    ッドと電気的に接続された構成で、一層以上の導電金属
    膜を形成したことを特徴とする半導体装置。
  2. 【請求項2】 請求項1記載の半導体装置において、 前記突起電極の内、前記グランド用突起電極を前記導電
    金属膜上に直接形成したことを特徴とする半導体装置。
  3. 【請求項3】 請求項1または2記載の半導体装置にお
    いて、 前記突起電極の内、前記グランド用パッドを前記導電金
    属膜に直接接続したことを特徴とする半導体装置。
  4. 【請求項4】 請求項1乃至3のいずれかに記載の半導
    体装置において、 前記パッド上に、該パッドを保護する保護金属膜を設け
    たことを特徴とする半導体装置。
  5. 【請求項5】 少なくとも信号用及びグランド用のパッ
    ドが設けられた半導体基板上に、該パッド形成位置を除
    き第1の絶縁膜を形成する第1の絶縁膜形成工程と、 少なくとも前記信号用パッドの形成位置を除き、前記第
    1の絶縁膜の上に導電性金属膜を形成する導電性金属膜
    形成工程と、 該導電性金属膜上に第2の絶縁膜を形成する第2の絶縁
    膜形成工程と、 前記導電性金属膜上に前記第2の絶縁膜を介して配線を
    形成する配線形成工程と、 少なくとも前記配線の上に、所定の高さを有する突起電
    極を形成する突起電極形成工程と、 前記半導体基板の表面と前記突起電極の側面を樹脂封止
    する樹脂封止工程と、を含むことを特徴とする半導体装
    置の製造方法。
  6. 【請求項6】 請求項5記載の半導体装置の製造方法に
    おいて、 前記突起電極形成工程を実施する前に、 前記第1の絶縁膜形成工程、前記導電性金属膜形成工
    程、前記第2の絶縁膜形成工程、及び配線形成工程を複
    数回実施し、前記導電性金属膜を多層構造とすることを
    特徴とする半導体装置の製造方法。
JP2000078935A 2000-03-21 2000-03-21 半導体装置及びその製造方法 Expired - Fee Related JP3578964B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2000078935A JP3578964B2 (ja) 2000-03-21 2000-03-21 半導体装置及びその製造方法
US09/745,742 US6437432B2 (en) 2000-03-21 2000-12-26 Semiconductor device having improved electrical characteristics and method of producing the same
TW090100287A TW484204B (en) 2000-03-21 2001-01-05 Semiconductor device having improved electrical characteristic and method of producing the same
KR1020010003171A KR100656229B1 (ko) 2000-03-21 2001-01-19 반도체 장치 및 그의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000078935A JP3578964B2 (ja) 2000-03-21 2000-03-21 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2001267350A true JP2001267350A (ja) 2001-09-28
JP3578964B2 JP3578964B2 (ja) 2004-10-20

Family

ID=18596270

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000078935A Expired - Fee Related JP3578964B2 (ja) 2000-03-21 2000-03-21 半導体装置及びその製造方法

Country Status (4)

Country Link
US (1) US6437432B2 (ja)
JP (1) JP3578964B2 (ja)
KR (1) KR100656229B1 (ja)
TW (1) TW484204B (ja)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002289633A (ja) * 2001-01-18 2002-10-04 Ibiden Co Ltd 半導体チップおよびその製造方法
JP2003124394A (ja) * 2001-10-18 2003-04-25 Matsushita Electric Ind Co Ltd 半導体装置
JP2005354071A (ja) * 2004-06-08 2005-12-22 Samsung Electronics Co Ltd 再配置されたパターンを有する半導体パッケージ及びその製造方法
US6982494B2 (en) 2002-08-09 2006-01-03 Oki Electric Industry Co., Ltd. Semiconductor device with signal line having decreased characteristic impedance
JP2006344946A (ja) * 2005-05-25 2006-12-21 Toshiba Corp 接続バンプによって引き起こされるインピーダンスばらつきを減ずるために集積回路内で導電体を構成するためのシステムおよび方法
JP2007134359A (ja) * 2005-11-08 2007-05-31 Casio Comput Co Ltd 半導体装置およびその製造方法
JP2008147213A (ja) * 2006-12-06 2008-06-26 Oki Electric Ind Co Ltd 半導体装置
JP2011014765A (ja) * 2009-07-03 2011-01-20 Casio Computer Co Ltd 半導体構成体およびその製造方法並びに半導体装置およびその製造方法
US8525335B2 (en) 2009-07-03 2013-09-03 Teramikros, Inc. Semiconductor construct and manufacturing method thereof as well as semiconductor device and manufacturing method thereof
CN114649286A (zh) * 2022-05-19 2022-06-21 甬矽电子(宁波)股份有限公司 扇出型封装结构和扇出型封装方法

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6617680B2 (en) * 2001-08-22 2003-09-09 Siliconware Precision Industries Co., Ltd. Chip carrier, semiconductor package and fabricating method thereof
US6674174B2 (en) 2001-11-13 2004-01-06 Skyworks Solutions, Inc. Controlled impedance transmission lines in a redistribution layer
US6809384B1 (en) 2002-08-09 2004-10-26 Pts Corporation Method and apparatus for protecting wiring and integrated circuit device
US7002215B1 (en) * 2002-09-30 2006-02-21 Pts Corporation Floating entrance guard for preventing electrical short circuits
JP3693056B2 (ja) * 2003-04-21 2005-09-07 セイコーエプソン株式会社 半導体装置及びその製造方法、電子装置及びその製造方法並びに電子機器
WO2005024912A2 (en) * 2003-09-09 2005-03-17 Intel Corporation Methods of processing thick ild layers using spray coating or lamination for c4 wafer level thick metal integrated flow
US6977435B2 (en) * 2003-09-09 2005-12-20 Intel Corporation Thick metal layer integrated process flow to improve power delivery and mechanical buffering
KR100664310B1 (ko) * 2005-07-13 2007-01-04 삼성전자주식회사 웨이퍼 레벨 인캡슐레이션 칩 및 인캡슐레이션 칩 제조방법
KR100663372B1 (ko) * 2005-09-15 2007-01-02 삼성전자주식회사 반도체 메모리 장치 및 이의 유사 접지 패드 생성 방법
KR101517598B1 (ko) * 2008-07-21 2015-05-06 삼성전자주식회사 반도체 장치 및 그 제조 방법
GB2464549B (en) 2008-10-22 2013-03-27 Cambridge Silicon Radio Ltd Improved wafer level chip scale packaging
GB0914313D0 (en) * 2009-08-14 2009-09-30 Trans Ocean Distrib Ltd Shipping of liquids
JP6329059B2 (ja) * 2014-11-07 2018-05-23 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
WO2016103434A1 (ja) * 2014-12-26 2016-06-30 株式会社日立製作所 半導体装置およびその製造方法、並びに半導体モジュール

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01214141A (ja) * 1988-02-23 1989-08-28 Nec Corp フリップチップ型半導体装置
US5117276A (en) * 1989-08-14 1992-05-26 Fairchild Camera And Instrument Corp. High performance interconnect system for an integrated circuit
JP3142723B2 (ja) * 1994-09-21 2001-03-07 シャープ株式会社 半導体装置及びその製造方法
KR100218996B1 (ko) * 1995-03-24 1999-09-01 모기 쥰이찌 반도체장치
EP0734059B1 (en) * 1995-03-24 2005-11-09 Shinko Electric Industries Co., Ltd. Chip sized semiconductor device and a process for making it
JP3907845B2 (ja) * 1998-08-18 2007-04-18 沖電気工業株式会社 半導体装置
JP2000068271A (ja) * 1998-08-20 2000-03-03 Matsushita Electric Ind Co Ltd ウエハ装置およびチップ装置並びにチップ装置の製造方法
JP2000100814A (ja) * 1998-09-18 2000-04-07 Hitachi Ltd 半導体装置

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002289633A (ja) * 2001-01-18 2002-10-04 Ibiden Co Ltd 半導体チップおよびその製造方法
JP2003124394A (ja) * 2001-10-18 2003-04-25 Matsushita Electric Ind Co Ltd 半導体装置
US7239028B2 (en) 2002-08-09 2007-07-03 Oki Electric Industry Co., Ltd. Semiconductor device with signal line having decreased characteristic impedance
US6982494B2 (en) 2002-08-09 2006-01-03 Oki Electric Industry Co., Ltd. Semiconductor device with signal line having decreased characteristic impedance
US7538417B2 (en) 2002-08-09 2009-05-26 Oki Semiconductor Co., Ltd. Semiconductor device with signal line having decreased characteristic impedance
JP2005354071A (ja) * 2004-06-08 2005-12-22 Samsung Electronics Co Ltd 再配置されたパターンを有する半導体パッケージ及びその製造方法
JP2006344946A (ja) * 2005-05-25 2006-12-21 Toshiba Corp 接続バンプによって引き起こされるインピーダンスばらつきを減ずるために集積回路内で導電体を構成するためのシステムおよび方法
JP2007134359A (ja) * 2005-11-08 2007-05-31 Casio Comput Co Ltd 半導体装置およびその製造方法
JP2008147213A (ja) * 2006-12-06 2008-06-26 Oki Electric Ind Co Ltd 半導体装置
JP4658914B2 (ja) * 2006-12-06 2011-03-23 Okiセミコンダクタ株式会社 半導体装置およびその製造方法
JP2011014765A (ja) * 2009-07-03 2011-01-20 Casio Computer Co Ltd 半導体構成体およびその製造方法並びに半導体装置およびその製造方法
US8525335B2 (en) 2009-07-03 2013-09-03 Teramikros, Inc. Semiconductor construct and manufacturing method thereof as well as semiconductor device and manufacturing method thereof
US8754525B2 (en) 2009-07-03 2014-06-17 Tera Probe, Inc. Semiconductor construct and manufacturing method thereof as well as semiconductor device and manufacturing method thereof
US8946079B2 (en) 2009-07-03 2015-02-03 Tera Probe, Inc. Semiconductor construct and manufacturing method thereof as well as semiconductor device and manufacturing method thereof
US9406637B2 (en) 2009-07-03 2016-08-02 Aoi Electronics Co., Ltd. Semiconductor construct and manufacturing method thereof as well as semiconductor device and manufacturing method thereof
CN114649286A (zh) * 2022-05-19 2022-06-21 甬矽电子(宁波)股份有限公司 扇出型封装结构和扇出型封装方法

Also Published As

Publication number Publication date
JP3578964B2 (ja) 2004-10-20
KR100656229B1 (ko) 2006-12-12
US20010023981A1 (en) 2001-09-27
KR20010089139A (ko) 2001-09-29
US6437432B2 (en) 2002-08-20
TW484204B (en) 2002-04-21

Similar Documents

Publication Publication Date Title
JP3578964B2 (ja) 半導体装置及びその製造方法
US6852616B2 (en) Semiconductor device and method for producing the same
US7479690B2 (en) Semiconductor device
US20060215377A1 (en) Flexible circuit substrate and method of manufacturing the same
US6958527B2 (en) Wiring board having interconnect pattern with land, and semiconductor device, circuit board, and electronic equipment incorporating the same
JP3356921B2 (ja) 半導体装置およびその製造方法
JP2005150748A (ja) デカップリングコンデンサを有する半導体チップパッケージ及びその製造方法
US7183660B2 (en) Tape circuit substrate and semicondutor chip package using the same
US10658304B2 (en) Semiconductor device and method for manufacturing the same
JP2018137474A (ja) 電子装置
JPH11204678A (ja) 半導体装置及びその製造方法
US11335614B2 (en) Electric component embedded structure
JP3281591B2 (ja) 半導体装置およびその製造方法
JPH11204560A (ja) 半導体装置及びその製造方法
JP4084737B2 (ja) 半導体装置
JP2001077237A (ja) 半導体装置およびその製造方法
JPH11274155A (ja) 半導体装置
JP2004172163A (ja) 半導体装置及びその製造方法
JP2630294B2 (ja) 混成集積回路装置およびその製造方法
US7009306B2 (en) Semiconductor device and method of manufacturing the same, circuit board, together with electronic instrument
JP3526529B2 (ja) 半導体装置の製造方法
JP2000058695A (ja) 半導体装置及びその製造方法
JP4794507B2 (ja) 半導体装置
JP4016276B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JPH1065045A (ja) 半導体パッケージ、及びリードフレームの製造方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040420

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040617

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20040713

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20040714

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080723

Year of fee payment: 4

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090723

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100723

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100723

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110723

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110723

Year of fee payment: 7

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110723

Year of fee payment: 7

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110723

Year of fee payment: 7

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120723

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120723

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130723

Year of fee payment: 9

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees