KR100240916B1 - 회로 기판 및 그 형성 방법 - Google Patents

Abstract

본 발명은 그 위에 전도 회로와 이 회로를 덮어 보호하기 위해 도포된 액체 재료에 대한 효과적인 저지물로서 작용하도록 적어도 이 회로에 인접하여 위치된 배리어를 갖는 회로 기판에 관한 것이다. 배리어는 회로 형성과 동시에 형성될 수 있으며, 회로에 사용되는 것과 유사한 재료(예를 들면, 구리, 니켈, 금)로 이루어진다. 배리어는 두 부분으로 구성되며, 재료가 다른 부분에는 닿지 않고 사실상 한 부분에만 존재할 수 있도록, 한 부분이 다른 부분보다 더 큰 표면 장력을 제공하는 특정형태로 이루어져 있다. 이러한 이중(또는 “점진적인”)표면 장력을 제공하므로써 적어도 그 응고가 발생하기 전까지 액체 재료를 성공적으로 저지할 수 있다.

Description

회로 기판 및 그 형성 방법

본 발명은 회로 기판(circuitized substrates)과 이러한 회로 기판의 제조 방법에 관한 것이다. 특히, 본 발명은 정보 처리 시스템(information handling system)(컴퓨터)에 사용되는 전자 패키징(electronic packaging)에서 사용될 수 있는 회로 기판에 관한 것이다.

회로 기판상에서 사용되는 다수의 전자 소자는 기판에 부착된 후 폴리머(polymer) 재료 등과 같은 것으로 캡슐화되어야 하며, 또한 세라믹 캐리어, 프린트 회로 보트/카드나 다른 종류의 전자 패키징 매체를 포함할 수 있다. 전형적으로 캡슐화 재료는 습기, 부식, 물리적 손상으로부터 소자를 보호하는 작용을 한다.

또한 캡슐화 재료는 패키지의 특정 영역, 대표적으로 기판의 상부 표면상에 제한된다는 것이 다수의 패키지의 공통적인 요구사항이다. 이러한 요구 사항은 재료, 시간을 절약하므로써 결과적으로 최종 어셈블리 비용을 절야하기 위해 요청되는 경우도 있다.

전자 패키징에 사용되는 상기 기술된 것과 같은 회로 기판이 미국 특허 제5,173,755(롱(Long) 등)호와 제 5,336,931(저스키(Juskey))호에서 예시적으로 도시되어 알려져 있으며, 이러한 회로 기판(예를 들면 프린트 회로 보드)을 제조하는데 사용되는 다양한 방법이 미국 특허 제 5,00,,604호(루스비(Lusby)), 제 5,284,548(캐리(Carey) 등), 제 5,382,759(케이 로(Kei Lau)등)호에서 기술된다.

제 5,173,766호에서 캡슐제(encapsulant)는 필요한 캡슐화 재료와 거의 동일한 높이의 캐스팅 플임(casting frame)에 의해 제한된다. 캐스팅 프레임은 기판과 무관하게 제작되며, 회로가 기판상에 형성된 다음 얼마 후 조합 공정에 부가된다. 절연 재료로 만들어진 내부 캡슐제 댐(inner encapsulant dam)이 일시적으로 제1캡슐 재료를 가두는 제1캡슐제 댐으로서 작용한다. 이 재료는 필연적으로 절연체이어야 하는데 이는 전도성이 있으면 기판의 회로가 서로 단락될 수 있기 때문이다. 이러한 구조에서의 절연 재료는 독립된 공정 단계에서 또는 몇몇 단계를 통해 생산된 후 전도막에 적층된다.

제 5,336,931호에서, 폴리머에 기초한 댐 재료는 이 문헌의 회로를 형성하는 단계와는 다른 독립적인 단계에서 기판상에 투입된다. 캡슐제 재료는 댐 재료를 넘어서 흐르지 않도록 투입되며, 댐의 내부면내로 제한되는 것(댐의 꼭대기 에지를 넘지 않으므로써 외부 에지로 제한됨)으로 도시된다.

여기서 예시된 바와 같이, 본 발명은 기판의 회로의 형성과 실질적으로 동시에 기판의 표면상에 비교적 쉽게 형성되는 효과적인 재료(예를 들면, 캡슐제) 배리어가 제공되는 회로 기판을 정의한다. 배이러는 회로와 유사한 재료로 제작되며, 그 독특한 구성에 의해, 대응하는 기판 회로의 두께에 비해 별로 높지 않으면서도 차단이 가능한 효과적인 액체 재료 억제를 제공할 수 있다. 이 배리어는 이러한 기판을 제작하는데 널리 사용되는 공정 및 장치에 대해 광범위한 수정없이 제공될 수 있으며, 따라서 이러한 제작에 비교적 적은 비용을 보장한다.

상기 잇점뿐 아니라 여기서 지시된 것으로부터 얻을 수 있는 다른 잇점을 제공하는 회로 기판 및 공정은 당 기술분야에서 상당한 진보를 이룬 것이다.

본 발명의 목적은 회로 기판에 대한 기술을 향상시키는 것이다.

본 발명의 다른 목적은 회로 및 캡슐화 재료를 억제하는 배리어 부재(barrier memner)를 포함하되, 배리어 부재가 기판의 회로 형성과 동시에 형성되므로써 제작에 드는 시간과 다른 비용을 절약할 수 있는 회로 기판을 제공하는 것이다.

본 발명의 또 다른 목적은 회로 및 캡슐화 재료를 억제하는 배리어 부재를 포함하는 기판의 형성 방법을 제공하는 것이다.

본 발명의 또 다른 목적은 대량 생산에 쉽게 사용할 수 있는 제품을 생산하는 방법을 제공함으로써, 생산에 관련된 비용을 감소시키는데 있다.

본 발명의 한 측면에 따르면, 제1표면을 구비하는 유전체 충과 상기 유전체 층의 제1표면에 위치된 전기적 전도체와 액체 재료가 넘쳐 흐르지 않도록 하는 배리어 부재를 구비한 회로 기판이 제공된다. 배리어 부재는 상기 전기적 전도체에 인접한 상기 절연층의 제1표면상에 위치한 제1구성(first configuration)의 제1영역(first portion)과 상기 제1영역상에 위치된 제2구성의 제2영역을 구비한다. 상기 배리어 부재의 제1영역은 상기 배리어 부재의 제2영역보다 액체에 대해 더 큰 표면 장력을 제공한다.

본 발명의 다른 측면에 따르면, 제1표면을 갖는 유전체 층을 제공하는 단계, 상기 유전체 층의 제1표면상에 전기적 전도체를 위치시키는 단계, 먼저 상기 전기적 전도체에 인접한 상기 유전체 층의 제1표면상에 제1영역을 형성한 후 상기 배리어 부재의 제1영역상에 제2영역을 형성하여 액체 재료가 넘쳐 흐르지 않도록 하기 위해 상기 유전체 층의 상기 제1표면상에 배리어 부재를 형성하는 단계를 포함하는 회로 기판 형성 방법이 제공된다. 상기 배리어 부재의 제1영역은 제1구성으로 형성되고 상기 배리어 부재의 제2영역은 제2구성으로 형성되며, 상기 제1영역은 상기 제2영역보다 액체 재료에 관해 더 큰 표면 장력을 제공한다.

제1도는 본 발명의 한 실시예에 따라, 침착된 금속층을 갖는 기저 기판에 대한 확대 상세도.

제2도는 본 발명의 한 실시예에 따라 제1도의 기판 및 층에 포토레지스트층을 도포한 것을 예시한 도면.

제3도는 본 발명의 한 실시예에 따라 제2도의 기판에 인접 회로 및 배리어 부재의 제1, 제2영역을 형성한 것을 예시한 도면.

제4도는 제3도의 회로 기판의 양 면에 포토레지스트 재료를 입힌 것으로 이 재료가 노출되고 현상되어 한 면(제4도에서는 하부면)상에 절연 재료를 노출시킨 후 이 절연 재료가 제거(예를 들면, 화학적 에칭)된 것을 예시한 도면.

제5도는 본 발명의 한 실시예에 따라, 제4도의 회로 기판에서 절연 재료의 홀내에 두 부분의 전기적 전도체를 형성한 것을 예시한 도면.

제6도는 제5도의 회로 기판에서 제1도의 실시예에서 침착된 금속 층을 제거한 것을 예시한 도면.

제7도는 제6도의 회로 기판에서 여기서 지시된 바에 따라 형성된 배리어 수단의 일부와 기판의 회로 모두에 캡슐제 재료를 도포한 것을 예시한 도면.

제8도는 본 발명의 한 실시예에 따라 형성된 배리어 수단(특히 그 면에 의해 형성된 다양한 각도)을 더 잘 예시하는 (제1도 내지 제7도와 비교하여)보다 확대상세하된 도면.

* 도면의 주요부분에 대한 부호의 설명

12 : 전기적 재료 14 : 제1표면

16 : 전기적 전도체 18 : 배리어 부재

19 : 제1영역 20 : 제2층

26 : 시드층 27,28 : 금속 또는 금속 합금

34 : 홀 41 : 제2부분

45 : 금박층

본 발명을 더욱 잘 이해하기 위해, 다른 더 이상의 목적, 잇점, 가능성과 함께 이어지는 상세한 설명 및 첨부된 특허청구범위에 대해 도면에 대해 참조가 이루어진다. 제1도 내지 제8도에서 사용된 유사한 번호는 유사한 요소를 나타내는 것으로 이해된다. 또한 여기서 예시된 바와 같이 본 발명의 다양한 요소는 동일 축적으로 도시되지 않으며 실제로는 설명과 기술을 돕기 위해 과장된 크기로 표현될 수 있음을 이해해야 한다.

제1도에서, 본 발명의 한 실시예에 따라 회로 기판(10)의 제조에 있어서의 제1단계가 도시된다. 제1도에서, 시드층(seed layer)(26)(예를 들면, 크롬(chromium))이 본발명의 기저층을 형성하는 유전체 재료(12)(예를 들면 “FR4”재료로서도 알려진 광섬유-보강 폴리머 수지(fiberglass-reinforced polymer resine))의 제1표면(14)상에 침착된다. 유전체 재료(12)는 바람직하게는 알려진 폴리머인 폴리이미드(polyimide)이다. 시드층은 집적 회로 분야에서 알려진 스퍼터링 진공 증착 기법(sputtering vacuum deposition trchniques)을 사용하여 침착될 수 도 있으며, 아니면 잘 알려진 절차를 통해 다른 방법으로 적층하거나 화학적으로 활성화되거나 또는 이와 다르게 침착될 수도 있다. 이러한 공정에 대한 더 이상의 설명은 필요치 않다고 생각된다. 바람직한 실시예에서, 층(26)은 두 개의 다른 금속 또는 금속 합금(27,28), 바람직하기로는 (언급된 바와 같이)크롬인 제1금속 또는 금속 합금, 바람직하기로는 구리인 제2금속 또는 합금(28)으로 형성된다. 바람직한 실시예에서, 크롬은, 약 0.8미크로인치의 두께로 침착되었고, 약 24 미크로인치의 두께를 갖는 구리층이 거리에 첨가되었다.

제2도에서, 회로 기판(10)을 제조하는데 대한 순차적인 단계가 도시된다. 포토레지스트 재료 층(29)이 시드층(26)상에 침착되고, 포토레지스트 제조자의 권고에 따라 조사(照射)되며, 상기 포토레지스트에서 원하는 부분을 제거하기 위해 화학적으로 처리된다. 본 발명에서 사용하기에 바람직한 포토레지스트 재료로 델라웨어 주 윌밍톤에 주재한 허큘러스사(Hercules, Inc.) 제품인 허큘러스 CFI 건성 박막 레지스트(Hercules CFI dry film resist)가 있다. 한 실시예에서, 층(29)는 약 0.001인치의 두께를 가지며, 종래의 적층 기법을 사용하여 도포된다.

제3도에서, 배리어 부재(18)와 전기적 전도체(16)가 바람직하게는 알려진 전기 도금 공정(electroplating process)을 사용하여 동시에 형성된다. 특히, 기판이 황산구리(copper sulfate)와 같은 침착된 구리로 된 이온상태의 소스를 포함하는 용액내에 담계진다. 직류가 용액을 통해 흐르면, 기판이 용액내에서 회로의 음극 단자가 된다. 그러면, 이온상태의 구리가 기판상의 포토레지스트 재료로 된 층으로 한정되는 영역에서 금속 구리로 침착된다. 두 개의 배리어 부재(18)가 도시되지만, 단지 한 개만이 여기서 지시된 바와 같이(예를 들면 전도체(16)의 한 면상의 재료로만 제한) 사용될 수 있음을 알아야 한다. 전도체(16)는 기판(10)의 최종 회로소장에서 회로 라인 및/또는 전도 패드로서 기능할 수도 있다. 상기 전기도금 공정을 이용하여, 전도체(16) 및, 배리어 부재(18)가 이중층(bi-layered) 구조가 된다. 이중층 구조는 약 0.0005 내지 0.0015인치의 두께를 갖는 제1구리층의 제1영역(19)과, 제1영역과는 다른 금속이나 금속 합금으로 된, 바람직하기로는 금인 제2층(20)의 제2영역을 구비한다. 층(20)은 바람직하기로는 약 20 내지 약 90 마이크로인치의 두께를 갖는다. 이하 언급되는 바와 같이, 층(20)은 바람직하게는 두 부분으로 구성된다.

제4도에서, 유전체 층(12)내에 홀(34)을 형성하는 것을 예시하는 순차적인 공정 단계가 도시된다. 제4도에서, 포토지스트(36)의 제2층(35)이 절연층(12)상에 침착되어 배리어부재(18)와 인접한 전기적 전도체(16)를 모두 완전하게 덮는다. 이어서, 이 제2포토레지스트가 포토레지스트 제조자의 권고에 따라 노출되고, 그 영역을 제거하기 위해 화학적으로 처리된다. 뒤이어 아래에 놓인 유전체 재료가 바람직하게는 화학 에칭에 의해 제거된다. 이 제2포토레지스트 재료는 포토레지스트 재료(29)와는 다른 것으로, 특히, 본 발명의 순차적 프로세싱에서 사용되는 에칭제에 대해 화학적으로 충분한 저항력을 갖는 것이 바람직하다. 예로서, 델라웨어주 윌밍톤에 주재한 이. 아이. 듀퐁 드 느무어스 콤파니(E. I duPont de Nemours Company) 제품인 듀퐁 330R(dePOnt 330R)이 있다. 층(35)는 상위면과 하위면 모두의 위에 유전체 재료(12)를 전체적으로 가로질러 퍼진다. 층(35¹)이 제거되고, 그 아래의 재료(12)가 노출된다. 뒤이어, 이 재료(12) 부분이 제거(에칭)되어 예시된 바와 같이 점점 가늘어지는 구조가 된다.

제5도에서, 전기적 전도체(16)의 제2부분(41)이 홀(34)을 교락(bridge)하는 전도체(16)의 노출된 저면(43)상에 형성된다. 이것은 전기도금에 의해 바람직하게는 달성된다. 전도체(16)의 제2부분(41)이 홀(34)을 통해 돌출하며, 그 상에 바람직하게는 전기도금에 의해 형성된 금박층(45)를 구비하는 것이 바람직하다. 도시된 바와 같이, 포토레지스트 재료(36)의 일부가 제거되며, 이어서 제2부분(41)이 형성된다. 바람직한 실시예에서, 제2부분(41)은 약 0.001인치의 두께를 가지며, 금박층(45)의 두께는 약 20 내지 90마이크로인치이다. 부분(41)이 실시예에서 약 0.015인치인 전체 거리에 대해, 이미 형성된 제1전도체(16) 부분의 아래에서 홀(34)의 전체 폭에 걸쳐있다. 제2패드(41)에서의 사용에 대한 한 실례로서 전기적 및/또는 열적 경로를 회로 보드나 열 저장소와 같은 외부 소자에 제공하는 것을 들 수 있다.

제6도에서, 배리어 부재(18)와 전기적 전도체(16)에 의해 보호되지 않는 시드층(26) 영역이 바람직하게는 화학적 에칭 공정에 의해 제거된다. 이것은 이러한 제거가 요구되는 층(26) 위의 포토레지스트를 현상하고 제거하므로써 달성되었다(제6도에서는 도시되지 않음). 언급된 화학 에칭 공정에 의해 전도체(16)와 배리어 부재(18) 둘다의 측벽이 또한 약간 가늘어지게 된다. 이러한 테이퍼링(tapering)은 이후 언급되는 바와 같이 본 발명의 특징적인 측면을 나타낸다.

제7도에서, 액체 재료(50)가 부가된다. 바람직하게는, 액체 재료(50)는 캡슐제 재료로서, 뉴욕주에 주재한 덱스터 코포레이션 오브 올리언(Dexter Corporation of Olean) 제품인 하이솔 4450(Hysol 4450)인 것이 바람직하다. 이 재료는 표준 주사 분배 설비(standard needle dispensing equipment)를 사용하여 분배된다. 특히, 액체 캡슐제는 쉽게 외부로 배리어 부재(18)까지 퍼져나가며 상기 부재를 넘어서 흐르지는 않게 된다. 더욱이, 액체는 한 실시예에서, 전도체(16)의 상위 표면상에 0.020 내지 0.050인치의 두께로 제6도와 같은 실질적으로 반구형 구성을 형성할 수 있었다. 이 후 재료(50)는 응고된다. 이 두께는 아래에 놓인 전도체(16)를 충분히 커버( 및 보호)하며, 특히 상기 전도체가 결선접합된 와이어(예를 들면, 금)와 같은 부가적인 구조물을 구비하는 경우 더욱 그러하다.

제8도에서, 배리어 부재(18)의 확대상세도가 설명을 위해 제공된다. 제6도에서 기술된 에칭 공정은 유전체 층(12)의 표면(14)과 부재(18)의 제1영역(19) 사이에 제1각(60)(예를 들면, 45도 내지 90도)을 형성한다. 또한 이 제1영역과 제2영역(20) 사이에 제2각(64)(예를 들면, 45도 내지 135도)이 형성된다. 제2영역(20)은 제1영역(19)에 사용된 금속이나 금속 합금과는 다른 금속이나 금속 합금으로 된 적어도 한 개의 박막층(66)을 포함하는 것으로 이해된다. 이런 제2금속이나 합금의 바람직한 예로 금(gold)이 있다. 액체 재료(50)가 가로질러 흐르는 경우, 이 제2금속이나 합금은 영역(19)에 의해 나타나는 표면 장력과 비교해서 보다 작은 액체 재료(50)에 대한 표면 장력을 제공한다. 이러한 영역의 상이한 각 방위(angular orientation)를 선택함과 동시에, 부재(18)의 각 영역(19,20)에 대해 다른 금속 및/또는 금속 합금을 사용하므로써, 영역(19)에 의해 표면 장력이 증가되고, 따라서 재료(50)는 실질적으로 영역(19,20)간의 교차 지점을 넘어 흐르지 않게 되는 것으로 생각할 수 있다. 바람직하게는, 제8도에서 도시된 바와 같이, 영역(20)은 대응하는 아래의 영역(19)의 두께에 비해 훨씬 얇아야 한다. 또한, 제8도에서 도시된 바와 같이, 영역(20)은 영역(19)의 상위 표면과 컨포멀(confomal)하다.

상기 언급된 바와 같이, 배리어 부재(18)의 제2영역(20)은, 참좋번호(66,67)에 의해 제8도에서 도시된 바와 같이, 두 부분(또는 분리된 박막층)으로 구성되는 것이 바람직하다. 하부 구리 영역(19) 바로 위에 위치된 층(67)은 약 20 내지 약 90마이크로인치의 두께를 갖는 니켈(nicekl)인 것이 바람직하다. 박막층(66)은 역시 약 20 내지 약 90마크로인치 또는 층(67)과 거의 동일한 두께를 갖는 금으로 되는 것이 바람직하다.

배리어 부재의 측벽의 표면이 직선적(평면적)인 것으로 도시되었지만, 약간 볼록한(제8도에서 점선으로 도시된) 미세한 곡면으로 하는 것도 가능하다. 이렇게 굽은 구성을 사용하면 화학적 에칭 공정을 사용할 수 있고, 재료 에칭동안 다양한 변수를 조정할 수 있다.

현재 고려되고 있는 본 발명의 바람직한 실시예가 도시되고 기술되었지만, 본 기술분야의 당업자라면 첨부된 특허청구범위에 의해 한정되는 본 발명의 범주을 벗어나지 않고도 다양한 변경 및 수정이 이루어질 수 있음이 명백할 것이다.

본 발명은 기판의 회로의 형성과 실질적으로 동시에 기판의 표면상에 비교적 쉽게 형성되는 효과적인 재료(예를 들면, 캡슐제) 배리어가 제공되는 회로 기판을 결정한다. 배리어는 회로와 유사한 재료로 제작되며, 그 독특한 구성에 의해, 대응하는 기판 회로의 두께에 비해 별로 높지 않으면서도 차단이 가능한 효과적인 액체 재료 억제를 제공할 수 있다. 이 배리어는 이러한 기판 회로의 두께에 비해 별로 높지 않으면서도 차단이 가능한 효과적인 액체 재료 억제를 제공할 수 있다. 이 배리어는 이러한 기판을 제작하는데 널리 사용되는 공정 및 장치에 대한 광범위한 수정없이 제공될 수 있으며, 따라서 이러한 제작에 비교적 적은 비용을 보장한다.

Claims (39)

1. ① 제1표면을 구비한 유전체 층(dielectric layer)과 ② 상기 유전체 층의 상기 제1표면상에 위치된 전기적 전도체(electrical conductor)와 ③ 상기 전기적 전도체에 인접한 상기 유전체 층의 상기 제1표면상에 위치된 제1구성의 제1영역과 상기 제1영역상에 위치된 제2구성의 제2영역을 구비하며 액체 재료가 흐르지 않도록 하는 배리어 부재(barrier member)-상기 배리어 부재의 상기 제1영역은 상기 배리어 부재의 상기 제2영역보다 상기 액체 재료에 대해 더 큰 표면 장력을 제공하므로서 상기 액체 재료가 상기 제1영역을 넘어 흐르는 것을 충분히 막을 수 있다-,를 포함하는 회로 기판(circuitized substrate).
2. 제1항에 있어서, 상기 유전체 층은 폴리머 재료(polymer material)로 구성된 회로 기판.
3. 제2항에 있어서, 상기 폴리머 재료는 폴리이미드(polyimid)인 회로 기판.
4. 제1항에 있어서, 상기 배리어 부재의 상기 제1영역은 제1금속 또는 금속 합금으로 구성된 회로기판.
5. 제4항에 있어서, 상기 배리어 부재의 상기 제2영역은 상기 제1금속 또는 합금과 다른 제2금속 또는 금속 합금으로 구성된 회로 기판.
6. 제5항에 있어서, 상기 제1금속 또는 금속 합금은 구리(copper)로 구성되고 상기 제2금속 또는 금속 합금은 귀금속(noble metal)으로 구성된 회로 기판.
7. 제6항에 있어서, 상기 귀금속은 금(gold)인 회로 기판.
8. 제7항에 있어서, 상기 구리는 약 0.0005 내지 0.0015인치의 두께를 가지며, 상기 금은 약 20 내지 90마이크로인치의 두께를 갖는 회로 기판.
9. 제5항에 있어서, 상기 배이러 부재의 상기 제2영역은 제1부분 및 제2부분-상기 제2영역의 상기 제1부분은 제3금속 또는 금속 합금으로 구성된다-을 구비하는 회로 기판.
10. 제9항에 있어서, 상기 제3금속 또는 금속 합금은 상기 제1 및 제2금속 또는 금속 합금과는 다른 회로 기판.
11. 제9항에 있어서, 상기 제1금속 또는 금속 합금은 약 0.005 내지 0.0015인치의 두께를 갖는 구리고 구성되고, 상기 제2금속 또는 금속 합금은 약 20 내지 90마이크로인치의 두께를 갖는 니켈로 구성된 회로기판.
12. 제1항에 있어서, 상기 배리어 부재의 상기 제1영역은 상기 유전체 층의 표면과 제1각(angle)을 이루는 표면을 포함하는 회로 기판.
13. 제12항에 있어서, 상기 배리어 부재의 상기 제1영역의 상기 표면과 상기 표면간의 상기 제1각은 약 45도 내지 90도인 회로 기판.
14. 제12항에 있어서, 상기 배리어 부재의 상기 제2영역은 상기 배리어 부재의 상기 제1영역의 상기 표면과 제2각을 이루는 표면을 구비한 회로 기판.
15. 제14항에 있어서, 상기 제2각은 약 45도 내지 135도인 회로 기판.
16. 제1항에 있어서, 상기 배리어 부재의 상기 제1영역은 실질적으로 만곡된 표면을 구비한 회로기판.
17. 제1항에 있어서, 상기 전기적 전도체는 열적으로 전도가능(thermally conductive)하며, 상기 배리어 부재에 인접하여 위치된 제1부분을 회로 기판.
18. 제17항에 있어서, 상기 전기적 전도체의 상기 제1부분은 구리 또는 구리 합금으로 구성된 회로 기판.
19. 제17항에 있어서, 상기 전기적 전도체는 상기 전기적 전도체의 상기 제1부분에 접속된 상기 제2부분을 구비한 회로 기판.
20. 제19항에 있어서, 상기 전기적 전도체의 상기 제2부분은 구리 또는 구리 합금으로 구성된 회로 기판.
21. 제19항에 있어서, 상기 전기적 전도체에 인접한 상기 유전체 재료내에 홀을 더 구비하는 회로 기판.
22. 제21항에 있어서, 상기 전기적 전도체의 상기 제2부분은 상기 홀을 통해 돌출된 회로 기판.
23. 제1표면을 갖는 유전체 층을 제공하는 단계와 상기 유전체 층의 상기 제1표면상에 전기적 전도체를 위치시키는 단계와 먼저 상기 전기적 전도체에 인접한 상기 유전체 층의 상기 제1표면상에, 제1구성으로 된 제1영역을 형성한 후 상기 배리어 부재의 상기 제1영역상에 제2구성으로 된 제2영역-상기 제1영역은 상기 제2영역보다 상기 액체 재료에 대해 더 큰 표면 장력을 제공한다-을 형성하므로써 상기 제1영역상에 액체 재료가 흐르지 않도록 상기 유전체 층의 상기 제1표면상에 배리어 부재를 형성하는 방법을 포함하는 회로 기판을 형성하는 방법.
24. 제23항에 있어서, 상기 배리어 부재의 상기 제1영역은 포토리소그래피 공정(photolithography process)를 이용하여 형성되는 회로 기판을 형성하는 방법.
25. 제24항에 있어서, 상기 배리어 부재의 상기 제1영역을 형성하는 상기 단계는 상기 절연층의 상기 제1표면상에 금속 시드층(metal seed layer)을 침착하는 단계를 포함하는 회로 기판을 형성하는 방법.
26. 제25항에 있어서, 상기 시드층의 상기 침착 단계는 스퍼터링 침착(sputter deposition)을 이용하여 달성되는 회로 기판을 형성하는 방법.
27. 제26항에 있어서, 상기 제1영역은 포토레지스트를 침착하고, 상기 포토레지스트를 조사(照射)하며, 상기 포토레지스트 영역을 화학적으로 제거한 후 전기도금(electroplating) 오퍼레이션을 수행하므로써 더 형성되는 회로 기판을 형성하는 방법.
28. 제27항에 있어서, 상기 제2영역은 전기도금에 의해 형성되는 회로 기판을 형성하는 방법.
29. 제28항에 있어서, 사전결정된 제1각이 화학적에칭 오퍼레이션을 이용하여 상기 배리어 부재의 상기 제1영역과 상기 유전체 층의 상기 제1표면 사이에 형성되는 회로 기판을 형성하는 방법.
30. 제29항에 있어서, 사전 결정된 제2각이 화학적 에칭 오퍼레이션을 이용하여 상기 배리어 부재의 상지 제1영역과 상기 배리어 부재의 상기 제2영역 사이에 형성되는 회로 기판을 형성하는 방법.
31. 제23항에 있어서, 상기 전기적 전도체에 인접한 상기 유전체 층내에 홀을 형성하는 단계를 더 포함하는 회로 기판을 형성하는 방법.
32. 제31항에 있어서, 상기 홀은 상기 유전체 층상에 포토레지스트를 침착하고, 상기 포토레지스트의 선택된 부분을 조사하고, 상기 포토레지스트의 선택된 부분을 화학적으로 제거하며, 그 위에 상기 포토레지스트를 갖지 않는 상기 유전체 층 영역을 화학적으로 제거하므로써 형성되는 회로 기판을 형성하는 방법.
33. 제31항에 있어서, 상기 홀을 통해 돌출된 상기 전기적 전도체의 제2부분을 형성하는 단계를 더 포함하는 회로 기판을 형성하는 방법.
34. 제33항에 있어서, 상기 제2부분은 전기도금 오퍼레이션을 사용하여 형성되는 회로 기판을 형성하는 방법.
35. 제23항에 있어서, 상기 배리어 부재의 상기 제1영역을 형성하는 단계는 상기 유전체 층상에 금속층을 적층하는 단계를 포함하는 회로 기판을 형성하는 방법.
36. 제35항에 있어서, 상기 배리어 부재의 상기 제2영역은 상기 배리어 부재의 상기 제1영역상에 포토레지스트 재료를 침착하고, 상기 포토레지스트 재료를 조사하고, 상기 포토레지스트 재료로 된 영역을 화학적으로 제거한 후, 전기도금 오퍼레이션을 수행하므로써 형성되는 회로 기판을 형성하는 방법.
37. 제36항에 있어서, 상기 배리어 부재의 상기 제1영역은 상기 포토레지스트 재료를 제거하고 상기 적층된 금속 층을 화학적으로 에칭하므로써 더 형성되고, 상기 제2영역은 상기 적층된 금속 층의 상기 화학적 에칭동안 에칭제 마스크(echant mask)로서 작용하는 회로 기판을 형성하는 방법.
38. 제37항에 있어서, 상기 유전체 층의 상기 표면과 제1각을 이루는 상기 배리어 부재의 상기 제1영역내에 표면을 형성하는 단계를 더 포함하는 회로 기판을 형성하는 방법.
39. 제38항에 있어서, 상기 배리어 부재의 상기 제1영역의 상기 형성된 표면과 제2각을 이루는 상기 배리어 부재의 상기 제2영역내에 표면을 형성하는 단계를 더 포함하는 회로 기판을 형성하는 방법.