JPH0492432A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0492432A JPH0492432A JP2209816A JP20981690A JPH0492432A JP H0492432 A JPH0492432 A JP H0492432A JP 2209816 A JP2209816 A JP 2209816A JP 20981690 A JP20981690 A JP 20981690A JP H0492432 A JPH0492432 A JP H0492432A
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- film
- polyimide
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Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体装置に関する。さらに言えば、バンプ
電極を有した半導体装置に関する。
電極を有した半導体装置に関する。
［発明の概要］
本発明は、バンプ電極を有した半導体装置に於て、該バ
ンプ電極は、下層金属メッキ配線上に形成された無機質
絶縁物層と、ポリイミド膜の少なくとも２層以上より成
るパッシベーション膜を開孔して無電解メッキで形成す
ることにより、バンプ電極が平面上に広がらず、微細で
且つ信頼性が向上した半導体装置を提供できるものであ
る。
ンプ電極は、下層金属メッキ配線上に形成された無機質
絶縁物層と、ポリイミド膜の少なくとも２層以上より成
るパッシベーション膜を開孔して無電解メッキで形成す
ることにより、バンプ電極が平面上に広がらず、微細で
且つ信頼性が向上した半導体装置を提供できるものであ
る。
［従来の技術］
第２図は、従来の半導体装置の断面図である６２０１は
半導体基板、２０２はＬＯＣＯ５，２０３はゲート膜、
２０４はゲート電極、２０５は低濃度拡散層、２０６は
サイドウオール膜、２０７は高濃度拡散層、２０８は第
２フイールド膜でありコンタクトフォトエッチ後、バリ
アメタル２０９をデボ後、Ａｕメッキ配線２１０をパタ
ーン形成後、パッシベーション膜２１１をデポし、Ｐａ
ｄ部をフォトエッチであけ、例えばＡｕバンプを無電解
で形成していた。しかし、ここでパッシベジョン膜厚は
、１ｕ程度に対し、バンプは１５〜２０ ＋４あるので
、横方向へ等方的にバンプが形成され、バンプマスクに
対して非常に大きくなり、隣のバンプ電極とショートし
てしまうという問題があった。
半導体基板、２０２はＬＯＣＯ５，２０３はゲート膜、
２０４はゲート電極、２０５は低濃度拡散層、２０６は
サイドウオール膜、２０７は高濃度拡散層、２０８は第
２フイールド膜でありコンタクトフォトエッチ後、バリ
アメタル２０９をデボ後、Ａｕメッキ配線２１０をパタ
ーン形成後、パッシベーション膜２１１をデポし、Ｐａ
ｄ部をフォトエッチであけ、例えばＡｕバンプを無電解
で形成していた。しかし、ここでパッシベジョン膜厚は
、１ｕ程度に対し、バンプは１５〜２０ ＋４あるので
、横方向へ等方的にバンプが形成され、バンプマスクに
対して非常に大きくなり、隣のバンプ電極とショートし
てしまうという問題があった。
［発明が解決しようとする課題］
本発明は、かかる無電解バンプ形成で生じていた横方向
のバンプ広がりをおさえ、且つ信頼性の高いバンプ形成
技術を提供するものである。
のバンプ広がりをおさえ、且つ信頼性の高いバンプ形成
技術を提供するものである。
〔課題を解決するための手段１
本発明は、パッシベーション膜を従来のＳｉＯ２や、Ｓ
ｉＮのような無機質のみでなく、ポリイミド膜のような
有機質絶縁膜を積層することにより、横圧がりを最小限
にするものである。
ｉＮのような無機質のみでなく、ポリイミド膜のような
有機質絶縁膜を積層することにより、横圧がりを最小限
にするものである。
［作 用］
従来の無機質パッシベーション膜にポリイミド膜を厚付
けし、バットを同時に開孔することにより、無電解メッ
キは下地メッキ層から側壁をガイドにして成長するので
、ＴＯＴＡＬのバッシベション膜厚までは、横方向に成
長できず、膜厚以上に成長した時、初めて横に広がれる
ので、非常に横方向成長量を制限できるものである。し
かも、開孔バッド部は従来と同様であるのでよ胃性も良
好である。
けし、バットを同時に開孔することにより、無電解メッ
キは下地メッキ層から側壁をガイドにして成長するので
、ＴＯＴＡＬのバッシベション膜厚までは、横方向に成
長できず、膜厚以上に成長した時、初めて横に広がれる
ので、非常に横方向成長量を制限できるものである。し
かも、開孔バッド部は従来と同様であるのでよ胃性も良
好である。
［実 施 例１
１）第１図は本発明の一実施例を示した。１０１は半導
体基板、１０２はＬＯＧＯＳ、１０３はゲ１−膜、１０
４はゲート電極、１０５は低濃度拡散層、１０６はサイ
ドウオール膜、１０７は高濃度拡散層、１．０８は第２
フイールド膜であるコンタクトエッチ後、先ずＴｉＮ／
Ｔｉを１０００人／２００人形成し、０２プラズマで３
０秒処理する。次に、Ｐ ｔ／Ｔを１０００人／２００
人デポし、これをパリアメクル１０９とする。続いてＡ
ｕメッキ配緋１１０を１ｏＬＬ形成後、プラズマ窒化膜
を１．０μ形成する。続いてポリイミド膜を１０μｍ１
２デボし、レジストでバターニングし、ドライエッチで
ポリイミドをエツチングし、同時にガスを変えて下地Ｓ
ｉＮもエツチングする。３５０°Ｃてチュアするとポリ
イミドは約６１ｉとなる。これをマスクとして、Ｎｉ
−Ｐを無電解メッキで１５０μｍ１３形成後、Ａｕスト
ライクをし、さらに無電解Ａｕメッキをｌ Ｏμ影形成
て完成する。
体基板、１０２はＬＯＧＯＳ、１０３はゲ１−膜、１０
４はゲート電極、１０５は低濃度拡散層、１０６はサイ
ドウオール膜、１０７は高濃度拡散層、１．０８は第２
フイールド膜であるコンタクトエッチ後、先ずＴｉＮ／
Ｔｉを１０００人／２００人形成し、０２プラズマで３
０秒処理する。次に、Ｐ ｔ／Ｔを１０００人／２００
人デポし、これをパリアメクル１０９とする。続いてＡ
ｕメッキ配緋１１０を１ｏＬＬ形成後、プラズマ窒化膜
を１．０μ形成する。続いてポリイミド膜を１０μｍ１
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ポリイミドをエツチングし、同時にガスを変えて下地Ｓ
ｉＮもエツチングする。３５０°Ｃてチュアするとポリ
イミドは約６１ｉとなる。これをマスクとして、Ｎｉ
−Ｐを無電解メッキで１５０μｍ１３形成後、Ａｕスト
ライクをし、さらに無電解Ａｕメッキをｌ Ｏμ影形成
て完成する。
［発明の効果］
本発明方式により、１６μのバンプにおいてマスクから
の横方向はみだしは４ｕで従来より１０μ少ない。又、
ポリイミドによりメッキ液中の汚れメッキ応力、又は横
へはみだしたバンプがギヤングボンディング時に下地能
動素子を劣化させることを防ぐことができた。さらにポ
リイミドは、封止用土応力や、ａ線ソフトエラー防止で
きる上、殆ど工程増加がなく、トータルでの高信頼性バ
ンプが形成できるものである。
の横方向はみだしは４ｕで従来より１０μ少ない。又、
ポリイミドによりメッキ液中の汚れメッキ応力、又は横
へはみだしたバンプがギヤングボンディング時に下地能
動素子を劣化させることを防ぐことができた。さらにポ
リイミドは、封止用土応力や、ａ線ソフトエラー防止で
きる上、殆ど工程増加がなく、トータルでの高信頼性バ
ンプが形成できるものである。
０１．
０２．
０３．
０４．
０５．
０６、
１０．
１１、
１３ ・
１４．
２０１ ・
２０２ ・
２ 】 ０
半導体基板
・ ＬＯＧＯＳ
ゲー［・膜
ゲー［・電極
高濃度拡散層
サイドウオール
高濃度拡散層
・第２フイールド膜
バリアメタル
・メッキ配線
パッシベーション膜
ポリイミド膜
Ｎｉメッキ
・Ａｕメッキ
第１図は、本発明の半導体装置の断面図である。
第２図は、従来の半導体装置の断面を示す図。
Claims (1)
- 【特許請求の範囲】 １）バンプ電極を有した半導体装置に於て、該バンプ電
極は、下層メッキ配線上に形成された無機絶縁膜と、ポ
リイミド膜の少なくとも２層膜以上より成るパッシベー
ション膜を開孔して、無電解メッキにより形成されてい
ることを特徴とした半導体装置。 ２）前記無電解メッキは、少なくともＡｕ、Ｃｕ、Ｎｉ
、Ａｇ、ハンダ、Ｒｕ、Ｒｈ、Ｃｒの１層又は積層膜よ
り成ることを特徴とする請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2209816A JPH0492432A (ja) | 1990-08-08 | 1990-08-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2209816A JPH0492432A (ja) | 1990-08-08 | 1990-08-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0492432A true JPH0492432A (ja) | 1992-03-25 |
Family
ID=16579093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2209816A Pending JPH0492432A (ja) | 1990-08-08 | 1990-08-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0492432A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5583073A (en) * | 1995-01-05 | 1996-12-10 | National Science Council | Method for producing electroless barrier layer and solder bump on chip |
| EP0652590B1 (en) * | 1993-11-05 | 1999-01-13 | Casio Computer Co., Ltd. | Method of fabricating a semiconductor device with a bump electrode |
| US6656828B1 (en) * | 1999-01-22 | 2003-12-02 | Hitachi, Ltd. | Method of forming bump electrodes |
| JP2007506284A (ja) * | 2003-09-22 | 2007-03-15 | インテル コーポレイション | 導電性バンプの構造およびその製作方法 |
-
1990
- 1990-08-08 JP JP2209816A patent/JPH0492432A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0652590B1 (en) * | 1993-11-05 | 1999-01-13 | Casio Computer Co., Ltd. | Method of fabricating a semiconductor device with a bump electrode |
| US5583073A (en) * | 1995-01-05 | 1996-12-10 | National Science Council | Method for producing electroless barrier layer and solder bump on chip |
| US6656828B1 (en) * | 1999-01-22 | 2003-12-02 | Hitachi, Ltd. | Method of forming bump electrodes |
| JP2007506284A (ja) * | 2003-09-22 | 2007-03-15 | インテル コーポレイション | 導電性バンプの構造およびその製作方法 |
| US8580679B2 (en) | 2003-09-22 | 2013-11-12 | Intel Corporation | Designs and methods for conductive bumps |
| US9543261B2 (en) | 2003-09-22 | 2017-01-10 | Intel Corporation | Designs and methods for conductive bumps |
| US10249588B2 (en) | 2003-09-22 | 2019-04-02 | Intel Corporation | Designs and methods for conductive bumps |
| US11201129B2 (en) | 2003-09-22 | 2021-12-14 | Intel Corporation | Designs and methods for conductive bumps |
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