KR20010075933A - 반도체 패키지 및 그 제조방법 - Google Patents

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Abstract

본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로, 금속배선을 사용하기 때문에 발생되는 종래 기술의 금속배선 손상등의 문제점을 해결하기 위하여, 반도체칩과, 상기 반도체칩의 제 1 영역 상에 형성된 칩패드와, 상기 반도체칩의 제 2 영역 상에 형성된 응력완화층과, 상기 칩패드와 상기 응력완화층을 연결하는 도전배선과, 상기 응력완화층 상부의 상기 도전배선 상에 형성되는 도전체를 포함하는 반도체 패키지와, 반도체칩의 제 1 영역 상에 칩패드를 형성하는 공정과, 상기 반도체칩의 제 2 영역 상에 응력완화층을 형성하는 공정과, 상기 칩패드와 상기 응력완화층을 연결하는 도전배선과, 상기 응력완화층 상부의 상기 도전배선 상에 도전체를 형성하는 공정을 포함는 반도체 패키지의 제조방법을 제공하며, 저탄성 응력완화물질과 전기전도성 고분자재료를 사용하되, 그에 따른 개선된 구조를 채용함으로써, 배선 신뢰성을 향상시키고, 제조공정을 단순화하는 작용효과가 있다.

Description

반도체 패키지 및 그 제조방법{SEMICONDUCTOR PACKAGE AND FABRICATING METHOD THEREOF}
본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로 특히, 웨이퍼 레벨(wafer level) 칩 사이즈 패키지(Chip Size Package;CSP)에 관한 것이다.
최근 반도체 패키지 분야에서는 반도체칩과 패키지의 크기가 거의 차이가 없을 정도로, 얇고 작은 각종 CSP 기술이 등장하기 시작했다. 이 기술은 반도체의 소형, 고속, 고집적화 추세에 힘입어 빠르게 확산되고 있다.
이와 함께 칩을 절단하지 않은 웨이퍼 상태에서 모든 조립과정을 마치는 「웨이퍼 레벨 패키징」 역시 차세대 CSP 기술로 각광받고 있다.
현재까지의 반도체 조립공정은 웨이퍼를 각각의 칩으로 절단한 후 이뤄진데 반해, 웨이퍼 레벨 패키지 기술은 말 그대로 여러 칩들이 붙어있는 웨이퍼 상태에서 반도체 패키지를 위한 일련의 조립공정을 마친 후, 이를 절단해 곧바로 완제품을 만든다.
도 1a부터 도 1e는 종래 기술에 따른 반도체 패캐지 제조공정을 나타낸 것이다. 도면은 웨이퍼 중 하나의 패키지를 위하여 필요한 칩부분만을 보여주고 있다. 도면의 좌측은 패키지의 평면구조를 개략적으로 나타낸 것이고, 우측은 패키지의 단면구조를 개략적으로 나타낸 것이다.
도 1a를 참조하면, 소정의 회로패턴이 형성되어 있는 반도체칩(11) 상에칩패드(12)를 형성한다. 칩패드(12)는 반도체칩(11)의 회로와 외부회로(도면미표시)를 연결해주는 매개역할을 한다.
도 1b를 참조하면, 응력완화용 절연물질을 사용하여 반도체칩(11)의 노출된 상면을 덮는 제 1 절연막(13)을 형성한다. 응력완화용 절연물질로는 PI(Poly Imide) 혹은, BCB(BenzoCycloButane)를 사용하여 형성할 수 있다. 이후, 제 1 절연막(13)에 콘택홀을 형성하여 칩패드(12)의 일부를 노출시킨다.
도 1c를 참조하면, 칩패드(12)의 노출된 부분과 제 1 절연막(13)을 덮도록 금속층을 형성한 다음, 사진식각하여 칩패드(12)와 연결되는 금속배선층(14)을 제 1 절연막(13) 상에 형성한다.
금속배선층(14)은 보통의 경우, 반도체칩과 외부회로가 전기적으로 잘 도통되게 하기 위하여 2∼3중층으로 형성한다. 즉, 서로 다른 종류 혹은, 동일 종류의 금속배선층을 2-3중층으로 적층한 후, 각각의 층들에 대하여 사진식각을 진행하여 금속배선층(14)을 형성한다. 또한, 금속배선층(14)의 두께를 더욱 높이기 위하여 금속배선층(14)의 표면에 전기도금막을 추가로 입힐 수 있다.
도 1d를 참조하면, 금속배선층(14)을 보호하기 위하여 절연물질을 사용하여 기판의 노출된 전면을 덮는 제 2 절연막(15)을 형성한다. 이 후에, 제 2 절연막(15)에 콘택홀을 형성하여 금속배선층(14)의 일부를 노출시킨다.
도 1e를 참조하면, 금속배선층(14)의 노출부분과 연결되는 솔다볼(17)을 부착한다. 이 과정에서 제 2 절연막(15)은 솔더마스크층으로 사용되는데, 이솔더마스크층 (15)을 이용하여 플럭스 스크린 프린팅(flux screen printing), 솔더볼부착 및 리플로우(reflow)등을 거쳐 솔더볼(17)을 금속배선층(14)에 연결되게 부착한다.
이 때, 솔다볼(17)과 금속배선층(14)의 부착성을 높이기 위하여, 솔다볼(17)과 금속배선층(14)의 사이에 부착성이 좋은 특성을 가지는 물질로 언더범프금속층(Under Bump Metal Layer)(16)을 형성할 수 있다.
이후, 다이싱(dicing)등의 후속공정을 거쳐 반도체 패키지의 제조를 완료한다.
도 2는 상술된 제조공정에 의하여 생산된 반도체 패키지를 피시비(PCB; Printed Circuit Board) 기판에 실장한 경우를 나타낸 것이다.
반도체칩(11) 상의 칩패드(12)에 금속배선층(14)이 연결되고, 이 금속배선층(14)에 솔더볼(17)이 연결되어 형성된 반도체 패키지(10)가 피시비기판(21)의 피시비패드(22)에 접속되어 있다. 반도체 패키지(10)의 솔더볼(17)이 피시비패드(22)에 접촉되도록 연결됨으로써 피시비기판(21)에 반도체 패키지(10)가 실장되어 있다.
그런데, 상기 종래 기술에 따른 반도체 패키지 구조에서는 금속배선의 신뢰성이 취약하다는 문제가 있다. 일반적으로 반도체칩을 구성하는 소자가 작동되는 동안에는 소자에서 발생하는 저항열에 의하여 피시비기판과 반도체칩이 열팽창하게 된다. 그런데, 이 과정에서 피시비기판과 반도체칩의 열팽창율 차이에 의하여 그 둘을 연결하는 솔더볼에 열팽창에 의한 응력이 집중된다. 그래서, 솔더볼 접합부의 주변금속물질 예를 들어, 금속배선층, 언더범프금속층등이 열응력에 의하여 피로해지고 그 결과, 금속배선의 파단이 일어난다.
또한, 종래 기술에 따는 반도체 패키지에서는 반도체칩의 칩패드와 제 2 절연막인솔더마스크층의 열팽창율에 있어서도 그 차이가 크다. 이러한 칩패드와 솔더마스크층의 열팽창율 차이에 의하여 이 둘에 접촉되어 있는 금속배선층 특히, 칩패드상에 위치하는 금속배선층 부분에도 열응력이 집중된다. 그 결과, 칩패드 상에 위치하는 금속배선부분의 파단 및 벗겨짐 등의 불량발생이 일어난다.
또한, 종래 기술에 따른 반도체 패키지는 여러 단계의 제조공정을 거쳐 제조된다. 즉, 응력환화층을 위한 제 1 절연막을 형성한 후, 스퍼터링 장비를 이용하여 금속배선층을 여러층으로 형성한 후, 전기도금장비를 이용하여 금속배선층의 두께를 증가시킨 후, 각각의 금속층을 각각의 에칭액을 사용해 에칭한다. 이러한 복잡한 공정으로 인하여 반도체 패키지를 제조하기 위한 제조수율이 떨어진다.
본 발명은 상기 종래 기술에 따른 문제점을 해결하기 위한 반도체 패키지 및 그 제조방법을 제공하고자 한다.
본 발명은 저탄성 응력완화물질과 전기전도성 고분자재료를 사용함으로써, 금속배선을 사용하기 때문에 발생되는 종래 기술의 금속배선 손상등의 문제점을 미연에 제거할 수 있는 반도체 패키지 및 그 제조방법을 제공하고자 한다.
본 발명은 저탄성 응력완화물질과 전기전도성 고분자재료를 사용하되, 그에 따른 개선된 구조를 채용함으로써, 제조공정을 단순화할 수 있는 반도체 패키지 및 그 제조방법을 제공하고자 한다.
본 발명은 상기 목적을 위하여, 반도체칩과, 상기 반도체칩의 제 1 영역 상에 형성된 칩패드와, 상기 반도체칩의 제 2 영역 상에 형성된 응력완화층과, 상기 칩패드와 상기 응력완화층을 연결하는 도전배선과, 상기 응력완화층 상부의 상기 도전배선 상에 형성되는 도전체를 포함하는 반도체 패키지를 제공한다.
또한, 본 발명은 상기 목적을 달성하기 위하여, 반도체칩의 제 1 영역 상에 칩패드를 형성하는 공정과, 상기 반도체칩의 제 2 영역 상에 응력완화층을 형성하는 공정과, 상기 칩패드와 상기 응력완화층을 연결하는 도전배선과, 상기 응력완화층 상부의 상기 도전배선 상에 도전체를 형성하는 공정을 포함하는 반도체 패키지의 제조방법을 제공한다.
도 1a부터 도 1e는 종래 기술에 따른 반도체 패키지의 제조공정도
도 2는 종래 기술에 따른 반도체 패키지를 피시비기판에 실장한 상태를 개략적으로 나타낸 도면
도 3은 본 발명의 제 1 실시예에 따른 반도체 패키지의 개략도
도 4는 도 3에 보인 반도체 패키지를 피시비기판에 실장한 상태도
도 5a부터 도 5d는 도 3에 보인 반도체 패키지의 제조공정도
도 6는 본 발명의 제 2 실시예에 따른 반도체 패키지의 개략도
도 7은 도 6에 보인 반도체 패키지를 피시비기판에 실장한 상태도
도 8은 본 발명의 제 3 실시예에 따른 반도체 패키지의 개략도
도 9는 도 8에 보인 반도체 패키지를 피시비기판에 실장한 상태도
<도면의 주요부분에 대한 부호의 설명>
31. 반도체기판. 32. 칩패드.
33. 응력완화층. 34. 도전배선.
35. 범프. 36. 솔더볼.
38. 솔더마스크층. 39. 언더범프금속층.
41. 피시비기판. 42. 피시비패드.
이하에서 첨부된 도면과 실시예를 참조하여 본 발명을 설명하면 다음과 같다.
본 발명은 저탄성 응력완화물질과 전기전도성 고분자재료를 사용하여 금속배선을 이용한 종래 기술에 따른 반도체 패키지에서 야기되는 금속배선 손상등의 문제점을 해결하고자 한다. 또한, 본 발명은 저탄성 응력완화물질과 전기전도성 고분자재료를 사용하되, 그에 따른 개선된 구조를 채용하여 공정단순화가 이루고자 한다.
도 3은 본 발명의 제 1 실시예에 따른 반도체 패키지의 개략도를 나타낸 것이다.
반도체칩(31) 상의 소정부분인 제 1 영역에는 칩패드(32)가 형성되어 있고, 또한, 반도체칩(31) 상의 소정부분인 제 2 영역에는 칩패드(32)보다 두꺼운 응력완화층(33)이 형성되어 있다. 응력완화층(33)은 저탄성계수를 가지는 고분자 재료를 사용하여 형성하여 응력을 흡수할 수 있도록 되어 있다.
그리고, 칩패드(32)에 연결되되, 응력완화층(33)을 덮는 도전배선(34)이 형성되어 있다. 도전배선(34)은 전기전도성 고분자재료를 사용하여 형성한다.
그리고, 응력완화층(34) 상부의 도전배선(34) 상에는 응력완화를 위하여 저탄성 전기전도성 고분자재료로 이루어진 범프(35)가 형성되어 있다.
본 발명에 따른 반도체 패키지의 구조적인 장점을 도 4를 참조하여 설명하면 다음과 같다.
도 4는 도 3에 보인 본 발명의 제 1 실시예에 따른 반도체 패키지를 피시비기판에 실장한 상태를 나타낸 것이다.
반도체칩(31)과, 반도체칩(31) 상의 제 1 영역에 형성된 칩패드(32)와 제 2 영역에 저탄성 고분자재료로 형성된 응력완화층(33)과, 칩패드(32)에 연결되고 응력완화층(33)을 덮되, 전기전도성 고분자재료로 형성된 도전배선(34)과, 응력완화층(33) 상부의 도전배선(34) 상에 저탄성 및 전기전도성 고분자재료로 형성된 범프(35)를 구비하는 반도체 패키지(30A)가 피시비기판(41)에 실장되어 있다. 반도체 패키지(30A)는 저탄성 전기전도성 고분자재료로 이루어진 범프(35)가 피시비기판(41)의 피시비패드(42)에 접촉되도록 연결됨으로써 피시비기판(41)에 반도체 패키지(30A)가 실장되어 있다.
이와 같은 상황에서 반도체칩을 구성하는 소자가 작동되는 동안에 소자에서 발생하는 저항열에 의하여 피시비기판(41)과 반도체칩(31)이 열팽창하게 된다. 이 때, 피시비기판(41)과 반도체칩(31)의 열팽창율 차이에 의하여 그 둘을 연결하는 범프(35)와 응력완화층(33)에 열팽창 차이에 의한 응력이 집중된다. 그러나, 범프(35)와 응력완화층(33)은 저탄성 특성이 있는 고분자 재료로 형성된 것이므로, 반도체칩(31)과 피시비기판(41)의 열팽창율 차이에 의하여 발생되는 응력을 충분히흡수하여 응력을 완화시킨다. 따라서, 본 발명에서는 종래 기술에서 발생하는 배선 불량 가능성을 미연에 제거하는 효과가 있다.
또한, 본 발명에 따른 반도체 패키지에서는 도전배선(34) 아래에 절연층의 면적을 대폭적으로 줄이며, 피로에 의한 파단이 발생할 금속재료 대신에 전기전도성 고분자재료를 사용하여 도전배선을 형성한다. 그래서, 배선상의 응력이 더욱 약화되어 배선 신뢰성을 증가시킬 수 있다는 특징이 있다.
상술한 바와 같이, 본 발명은 종래 기술과는 다르게 저탄성 응력완화층을 범프가 부착되는 부분만을 남기고 패터닝하였으며, 금속배선을 이용해 재배치를 하지 않고, 일반적인 전기 전도성 고분자재료를 사용하여 재배치를 한다.
도 5a부터 도 5d는 도 3에 보인 반도체 패키지의 제조공정도를 나타낸 것이다. 도면은 웨이퍼 중 하나의 패키지를 위하여 필요한 칩부분만을 보여주고 있다. 도면의 좌측은 패키지의 평면구조를 개략적으로 나타낸 것이고, 우측은 패키지의 단면구조를 개략적으로 나타낸 것이다.
도 5a를 참조하면, 소정의 회로패턴이 형성되어 있는 반도체칩(31) 상에 칩패드(32)를 형성한다. 칩패드(32)는 반도체칩(31)의 회로와 피시비기판등에 형성되어 있는 외부회로(도면미표시)를 연결해주는 매개역할을 한다.
도 5b를 참조하면, 저탄성 고분자 절연물질을 사용하여 반도체칩(31)의 노출된 상면을 덮도록 도포한 후, 사진식각하여 반도체칩(31) 상의 소정 부분에 응력완화층(33)을 형성한다. 응력완화층(33)의 두께는 제조완료되는 반도체 패키지와 이 패키지가 실장될 피시비기판과의 거리를 고려하여 적절한 정도로 결정한다.
이 때, 응력완화층(33)을 형성하기 위하여 사용되는 저탄성 고분자재료로 Epoxy 계열, Silicone 계열, 혹은 Polyimide 계열 등의 물질이 사용될 수 있다.
도 5c를 참조하면, 저탄성 전기전도성 고분자 재료를 기판의 노출된 전면에 형성한 후, 사진식각하여 칩패드(32)와 응력완화층(33)을 연결하는 도전배선(34)을 형성한다. 이 때, 도전배선(34)은 응력완화층(33)을 충분히 덮을 수 있도록 형성하는 것이, 배선 신뢰성을 위하여 유리하다.
이 때, 도전배선(34)을 형성하기 위하여 사용되는 저탄성 전기전도성 고분자재료로 Epoxy 계열 혹은 Silicone 계열 등의 물질에 은과 같은 전기전도성이 우수한 재료를 첨가하여 형성된 물질이 사용될 수 있다.
도 5d를 참조하면, 응력완화층(33) 상부의 도전배선(34) 상에 저탄성 전기전도성 고분자재료를 사용하여 범프(35)를 형성한다. 이 때, 저탄성 전기전도성 고분자재료로 이루어지는 범프(35)의 형성공정은 스크린 프린팅(screen printing) 혹은, 통상의 도포 및 사진식각공정에 의하여 진행할 수 있다. 범프(35)의 두께는 응력완화층(33) 및 도전배선(34)의 두께에 따라 적절하게 조절될 수 있다.
이 때, 범프(35)를 형성하기 위하여 사용되는 전기전도성 고분자재료로 Epoxy 계열 혹은 Silicone 계열 등의 물질에 은과 같은 전기전도성이 우수한 재료를 첨가하여 형성된 물질이 사용될 수 있다.
이후, 다이싱(dicing)등의 후속공정을 거쳐 반도체 패키지의 제조를 완료한다.
상술한 바와 같이, 본 발명에서 사용되는 전기전도성 고분자재료를 도포한 후, 바로 패터닝을 하여 도전배선을 형성한다. 또한, 본 발명은 도전배선을 보호하기 위한 보호막을 형성하기 위한 절연층의 형성을 필요로 하지 않는다.
이에 반해, 종래 기술에서는 금속배선을 형성하기 위해, 2-3개층의 금속층을 형성한다. 이 3개층의 금속을 스퍼터링 장비를 사용하여 형성하고, 두께를 증가시키기 위해 전기 도금을 사용했다. 그리고, 배선 회로를 형성하기 위해 각기 금속층을 따라 각각 다른 종류의 에칭액은 사용하여 금속층을 식각한다. 또한, 금속배선의 부식등을 막기 위하여 금속배선의 위 아래에 절연층을 사용했다.
따라서, 본 발명은 종래 기술과 비교해 볼 때, 제조공정이 더욱 단순해진다는 효과가 있다. 또한, 본 발명은 종래 기술과 비교하여 금속배선을 형성하기 위해 금속증착장비, 금속도금장비 및 에칭장비가 필요없으므로 공정 단순화에 따른 제조단가가 낮아진다.
도 6과 도 7은 본 발명의 제 2 실시예를 설명하기 위한 도면으로, 도 6은 본 발명의 제 2 실시예에 따른 반도체 패키지의 구조를 나타낸 것이고, 도 7은 반도체 패키지를 피시비기판에 실장한 상태를 나타낸 것이다.
도 6을 참조하면, 반도체칩(31) 상의 소정부분인 제 1 영역에는 칩패드(32)가 형성되어 있고, 또한, 반도체칩(31) 상의 소정부분인 제 2 영역에는 칩패드(32)보다 두꺼운 응력완화층(33)이 형성되어 있다. 응력완화층(33)은 이미 상술한 바와 같이, 저탄성계수를 가지는 고분자 재료를 사용하여 형성하여 응력을 흡수할 수 있도록 한다. 그리고, 칩패드(32)에 연결되되, 응력완화층(33)을 덮는 도전배선(34)이 형성되어 있다. 도전배선(34)은 이미 상술한 바와 같이, 전기전도성 고분자재료를 사용하여 형성한다. 그리고, 응력완화층(33) 상부의 도전배선(34) 상에는 솔더볼(36)이 형성되어 있다.
도 3에 보인 본 발명의 제 1 실시예에 따른 반도체 패키지에서는 저탄성 전기전도성 재료로 범프(35)를 형성하는데 반해, 본 발명의 제 2 실시예에 따른 반도체 패키지에서는 솔더볼(36)을 형성한다.
도 7을 참조하면, 본 발명의 제 2 실시예에 따른 반도체 패키지(30B)는 솔더볼(36)이 피시비기판(41)의 피시비패드(42)에 접촉되게 연결됨으로써 피시비기판(41)에 실장되어 있다.
본 발명의 제 1 실시예에 따른 반도체 패키지(30A)에서와 같이, 본 발명의 제 2 실시에에 따른 반도체 패키지(30B)는 저탄성 고분자재료로 형성된 응력완화층(33)의 존재로 반도체칩(31)과 피시비기판(41)의 열팽창율 차이에 의하여 발생되는 열응력을 완화시킬 수 있다.
또한, 본 발명에 따른 반도체 패키지에서는 도전배선(34) 아래에 절연층의 면적을 대폭적으로 줄이며, 피로에 의한 파단이 발생할 금속재료 대신에 전기전도성 고분자재료를 사용하여 도전배선을 형성한다. 그래서, 배선상의 응력이 더욱 약화되어 배선 신뢰성을 증가시킬 수 있다는 특징이 있다.
본 발명에 따른 제 2 실시에에 따른 반도체 패키지의 제조는 본 발명의 제 1 실시예에 따른 반도체 패키지의 제조공정과 유사하다.
도 5a부터 도 5c에 보인 바와 같이, 반도체칩(31) 상에 칩패드(32)를 형성하고, 응력완화층(33)을 형성하고, 도전배선(34)을 형성한다. 그 다음, 도전배선(34) 상에 솔더볼(36)을 형성한다.
도전배선(34) 상에 저탄성 고분자 재료로 범프를 형성하는 공정 대신에, 솔더볼(36)을 형성하는 점만이 다르다. 솔더볼(36)은 통상의 솔더볼 부착방법 예를 들어, 볼부착 및 리플로우를 진행하여 도전배선(34) 상에 부착된다.
이후, 다이싱등의 후속공정을 거쳐 반도체 패키지의 제조를 완료한다.
도 8과 도 9는 본 발명의 제 3 실시예를 설명하기 위한 도면으로, 도 8은 본 발명의 제 3 실시예에 따른 반도체 패키지의 구조를 나타낸 것이고, 도 9는 반도체 패키지를 피시비기판에 실장한 상태를 나타낸 것이다.
도 8을 참조하면, 반도체칩(31) 상의 소정부분인 제 1 영역에는 칩패드(32)가 형성되어 있고, 또한, 반도체칩(31) 상의 소정부분인 제 2 영역에는 칩패드(32)보다 두꺼운 응력완화층(33)이 형성되어 있다. 응력완화층(33)은 이미 상술한 바와 같이, 저탄성계수를 가지는 고분자 재료를 사용하여 형성하여 응력을 흡수할 수 있도록 한다. 그리고, 칩패드(32)에 연결되되, 응력완화층(33)을 덮는 도전배선(34)이 형성되어 있다. 도전배선(34)은 이미 상술한 바와 같이, 전기전도성 고분자재료를 사용하여 형성한다. 그리고, 응력완화층(33) 상부의 도전배선(34) 부분을 제외한 전면을 절연물질로 형성된 솔더마스크층(38)이 덮고 있으며, 솔더마스크층(38)으로 덮혀있지 않은 도전배선(34)의 노출부분에는 언더범프금속층(39)이 형성되어 있고, 언더범프금속층(39) 상에는 솔더볼(36)이 형성되어 있다.
본 발명의 제 3 실시예에 따른 반도체 패키지는 본 발명의 제 2 실시예에 따른 반도체 패키지에서의 솔더접합강도를 증가시키기 위하여, 솔더볼(36) 하부에 언더범프금속층(39)을 형성한 점이 다르다. 이 때, 언더범프금속층(39)의 형성을 용이하게 하기 위하여 도면에 보인 바와 같이, 솔다마스크층(38)을 형성한다.
도 9를 참조하면, 본 발명의 제 3 실시예에 따른 반도체 패키지가 반도체 패키지의 솔더볼(36)과 피시비기판(41)의 피시비패드(42)를 접촉되게 연결함으로써, 반도체 패키지(30C)가 피시비기판(41)에 실장되어 있다.
본 발명의 제 1 실시예에 따른 반도체 패키지(30A)에서와 같이, 본 발명의 제 3 실시에에 따른 반도체 패키지(30C)는 저탄성 고분자재료로 형성된 응력완화층(33)의 존재로 반도체칩(31)과 피시비기판(41)의 열팽창율 차이에 의하여 발생되는 열응력을 완화시킬 수 있다.
또한, 본 발명에 따른 반도체 패키지에서는 도전배선(34) 아래에 절연층의 면적을 대폭적으로 줄이며, 피로에 의한 파단이 발생할 금속재료 대신에 전기전도성 고분자재료를 사용하여 도전배선을 형성한다. 그래서, 배선상의 응력이 더욱 약화되어 배선 신뢰성을 증가시킬 수 있다는 특징이 있다.
본 발명에 따른 제 3 실시에에 따른 반도체 패키지의 제조는 본 발명의 제 1 실시예에 따른 반도체 패키지의 제조공정과 유사하다.
도 5a부터 도 5c에 보인 바와 같이, 반도체칩(31) 상에 칩패드(32)를 형성하고, 응력완화층(33)을 형성하고, 도전배선(34)을 형성한다.
그 다음, 기판의 노출된 전면을 덮도록 절연물질을 사용하여 솔더마스크층(38)을 형성한 후, 솔더마스크층(34)을 사진식각하여 응력완화층(33) 상부의 도전배선(34) 부분을 노출시킨다. 그 다음, 노출된 도전배선(34) 부분을 덮는 언더범프금속층(39)을 형성한 후에, 언더범프금속층(39) 상에 솔더볼(36)을 부착한다.
이후, 다이싱등의 후속공정을 거쳐 반도체 패키지의 제조를 완료한다.
상술한 바와 같이, 본 발명은 종래 기술과는 다르게 저탄성 응력 완화층을 범프가 부착되는 부분만을 남기고 패터닝하였으며, 금속배선을 이용해 재배치를 하지 않고, 일반적인 전기 전도성 고분자재료를 사용하여 재배치를 한다.
본 발명에 따른 반도체 패키지는 저탄성 고분자재료로 응력완화층을 형성하고, 도전배선 아래에 절연층의 면적을 대폭적으로 줄이는 구조를 채용함으로써, 반도체칩과 피시비기판의 열팽창율 차이에 의하여 발생되는 응력을 충분히 완화시킬 수 있다.
또한, 본 발명에 따른 반도체 패키지에서는 피로에 의한 파단이 발생할 금속재료 대신에 전기전도성 고분자재료를 사용하여 도전배선을 형성함으로써, 배선상의 응력이 더욱 약화되어 배선 신뢰성을 증가시킬 수 있다.
또한, 본 발명에 따른 반도체 패키지에서는 전기전도성 고분자재료를 도포한 후, 바로 패터닝을 하여 도전배선을 형성하며, 도전배선을 보호하기 위한 보호막을 형성하기 위한 절연층의 형성을 필요로 하지 않는다. 따라서, 본 발명은 종래 기술과 비교해 볼 때, 제조공정이 더욱 단순해진다는 효과가 있다. 또한, 본 발명은 종래 기술과 비교하여 금속배선을 형성하기 위해 금속증착장비, 금속도금장비 및 에칭장비가 필요없으므로 공정 단순화에 따른 제조단가가 낮아진다.

Claims (9)

  1. 반도체칩과,
    상기 반도체칩의 제 1 영역 상에 형성된 칩패드와,
    상기 반도체칩의 제 2 영역 상에 형성된 응력완화층과,
    상기 칩패드와 상기 응력완화층을 연결하는 도전배선과,
    상기 응력완화층 상부의 상기 도전배선 상에 형성되는 도전체를 포함하는 반도체 패키지.
  2. 청구항 1에 있어서,
    상기 도전체는 저탄성 전기전도성 고분자재료로 형성된 범프 혹은, 솔더볼인 것이 특징인 반도체 패키지.
  3. 청구항 2에 있어서,
    상기 솔더볼과 상기 도전배선 사이에 개재되도록 형성되는 언더범프금속층과,
    상기 언더범프금속층이 위치한 상기 도전배선 부분을 제외한 전면을 덮는 솔더마스크층을 더 포함하는 것이 특징인 반도체 패키지.
  4. 청구항 1에 있어서,
    상기 응력완화층은 저탄성 고분자재료로 형성된 것이 특징인 반도체 패키지.
  5. 청구항 1에 있어서,
    상기 도전배선은 전기전도성 고분자재료로 형성된 것이 특징이 반도체 패키지.
  6. 반도체칩의 제 1 영역 상에 칩패드를 형성하는 공정과,
    상기 반도체칩의 제 2 영역 상에 응력완화층을 형성하는 공정과,
    상기 칩패드와 상기 응력완화층을 연결하는 도전배선과,
    상기 응력완화층 상부의 상기 도전배선 상에 도전체를 형성하는 공정을 포함하는 반도체 패키지의 제조방법.
  7. 청구항 6에 있어서,
    상기 도전체를 저탄성 전기전도성 고분자재료로 이루어진 범프 혹은, 솔더볼로 형성하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  8. 청구항 7에 있어서,
    상기 범프는 상기 저탄성 전기전도성 고분자재료를 사용하는 스크린 프린팅 작업에 의하여 형성하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  9. 청구항 7에 있어서, 상기 솔더볼을 형성하기 전에,
    상기 도전배선을 포함하는 기판의 노출된 면을 덮도록 솔더마스크층을 형성하는 공정과,
    상기 솔더마스크층을 사진식각하여 상기 응력완화층 상부의 도전배선 부분을 노출시키는 공정과,
    상기 도전배선의 노출된 부분을 덮는 언더범프금속층을 형성하는 공정을 더 포함하는 것읕 특징으로 하는 반도체 패키지의 제조방법.
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