JPH07226404A - 半導体素子用バンプ - Google Patents
半導体素子用バンプInfo
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- JPH07226404A JPH07226404A JP3641394A JP3641394A JPH07226404A JP H07226404 A JPH07226404 A JP H07226404A JP 3641394 A JP3641394 A JP 3641394A JP 3641394 A JP3641394 A JP 3641394A JP H07226404 A JPH07226404 A JP H07226404A
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- JP
- Japan
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- bump
- semiconductor element
- thin film
- conductive film
- semiconductor device
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
Landscapes
- Wire Bonding (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 半導体素子を基板に接続した際、熱影響によ
る半導体素子と基板の膨脹あるいは収縮差によってバン
プに生じる歪を吸収でき、疲労破壊が起きにくい半導体
素子用バンプを提供する。 【構成】 ウェハー上の半導体素子の電極パッド上に、
パッド部面積より小さいポリマーよりなるバンプの芯が
設けられ、このバンプの芯に導電性膜が被覆され、導電
性膜の下端が電極パッド上に付着されてなる半導体素子
用バンプ。
る半導体素子と基板の膨脹あるいは収縮差によってバン
プに生じる歪を吸収でき、疲労破壊が起きにくい半導体
素子用バンプを提供する。 【構成】 ウェハー上の半導体素子の電極パッド上に、
パッド部面積より小さいポリマーよりなるバンプの芯が
設けられ、このバンプの芯に導電性膜が被覆され、導電
性膜の下端が電極パッド上に付着されてなる半導体素子
用バンプ。
Description
【０００１】
【産業上の利用分野】本発明は、半導体素子を、基板に
接続する為に、半導体素子の電極パッド上に設けられる
バンプに関する。
接続する為に、半導体素子の電極パッド上に設けられる
バンプに関する。
【０００２】
【従来の技術】従来、半導体素子を、銅張りガラス・エ
ポキシ基板又はアルミナ基板に接続するために、図９に
示すように半導体素子１の周辺に設けられた電極パッド
２上にはんだバンプ３が設けられている。はんだバンプ
３にて半導体素子１を図10に示すように基板４に接続す
る場合は、はんだバンプを基板４にはんだ付けする。こ
の場合、半導体素子１と基板４の材質の違いにより線膨
脹係数に差があるので、即ち、半導体素子１の膨脹率が
低く、基板４の膨脹率が高いので、温度変化があると、
その膨脹差がバンプにかかり、バンプが変形する。こう
した膨脹、収縮による変形が繰り返されると、バンプは
疲労破壊してしまう。この問題を解消するために、電子
材料1992年11月号第22頁〜第27頁に記載されている「マ
イクロ接合・接続技術の最新動向」にも紹介されている
ように、バンプを高くした上、図11に示すようにはんだ
バンプ５の中間を細くしたり、図12に示すようにはんだ
バンプ５の途中にバンプ５を溶かしたとき上下のバンプ
が一体となるのを防止する導電材６を多段に挟んだり、
図13に示すように融点の異なるはんだバンプ５、５′を
組合わせたりするなど、種々試みられているが、製作が
煩雑であり、効果も今一つ満足のゆくものではない。
ポキシ基板又はアルミナ基板に接続するために、図９に
示すように半導体素子１の周辺に設けられた電極パッド
２上にはんだバンプ３が設けられている。はんだバンプ
３にて半導体素子１を図10に示すように基板４に接続す
る場合は、はんだバンプを基板４にはんだ付けする。こ
の場合、半導体素子１と基板４の材質の違いにより線膨
脹係数に差があるので、即ち、半導体素子１の膨脹率が
低く、基板４の膨脹率が高いので、温度変化があると、
その膨脹差がバンプにかかり、バンプが変形する。こう
した膨脹、収縮による変形が繰り返されると、バンプは
疲労破壊してしまう。この問題を解消するために、電子
材料1992年11月号第22頁〜第27頁に記載されている「マ
イクロ接合・接続技術の最新動向」にも紹介されている
ように、バンプを高くした上、図11に示すようにはんだ
バンプ５の中間を細くしたり、図12に示すようにはんだ
バンプ５の途中にバンプ５を溶かしたとき上下のバンプ
が一体となるのを防止する導電材６を多段に挟んだり、
図13に示すように融点の異なるはんだバンプ５、５′を
組合わせたりするなど、種々試みられているが、製作が
煩雑であり、効果も今一つ満足のゆくものではない。
【０００３】
【発明が解決しようとする課題】そこで本発明は、半導
体素子を基板に接続後、熱影響による半導体素子と基板
の膨脹あるいは収縮差によってバンプに歪が発生しても
その歪を吸収して、疲労破壊が起きにくい半導体素子用
バンプを提供しようとするものである。
体素子を基板に接続後、熱影響による半導体素子と基板
の膨脹あるいは収縮差によってバンプに歪が発生しても
その歪を吸収して、疲労破壊が起きにくい半導体素子用
バンプを提供しようとするものである。
【０００４】
【課題を解決するための手段】上記課題を解決するため
の本発明の半導体素子用バンプは、ウェハーの半導体素
子の電極パッド上に、パッド部面積より小さいポリマー
よりなるバンプの芯が設けられ、このバンプの芯に導電
性膜が被覆され、導電性膜の下端が電極パッド上に付着
されてなるものである。上記ポリマーは、ポリイミドで
あることが好ましい。上記バンプの芯を被覆した導電性
膜の下端は、平坦になされて、バンプの芯の外側の電極
パッドの全面に水平に付着されていることが好ましい。
上記導電性膜は、Ｔｉ薄膜、Ｐｄ薄膜、Ａｕ薄膜、Ｃｕ
薄膜、Ｎｉ薄膜、Ａｌ薄膜の１種又は２種以上よりなる
ことが好ましい。本発明の半導体素子用バンプの形状
は、柱状で、横断面が内角の全ての角が鈍角である多角
形又は円形であることが好ましい。上記多角形は、６角
形又は８角形が好ましい。本発明の半導体素子用バンプ
の太さに対する高さの比は、１倍以上であることが好ま
しい。本発明の半導体素子用バンプは、付根にＲが付さ
れていることが好ましい。
の本発明の半導体素子用バンプは、ウェハーの半導体素
子の電極パッド上に、パッド部面積より小さいポリマー
よりなるバンプの芯が設けられ、このバンプの芯に導電
性膜が被覆され、導電性膜の下端が電極パッド上に付着
されてなるものである。上記ポリマーは、ポリイミドで
あることが好ましい。上記バンプの芯を被覆した導電性
膜の下端は、平坦になされて、バンプの芯の外側の電極
パッドの全面に水平に付着されていることが好ましい。
上記導電性膜は、Ｔｉ薄膜、Ｐｄ薄膜、Ａｕ薄膜、Ｃｕ
薄膜、Ｎｉ薄膜、Ａｌ薄膜の１種又は２種以上よりなる
ことが好ましい。本発明の半導体素子用バンプの形状
は、柱状で、横断面が内角の全ての角が鈍角である多角
形又は円形であることが好ましい。上記多角形は、６角
形又は８角形が好ましい。本発明の半導体素子用バンプ
の太さに対する高さの比は、１倍以上であることが好ま
しい。本発明の半導体素子用バンプは、付根にＲが付さ
れていることが好ましい。
【０００５】
【作用】本発明の半導体素子用バンプは、上述の如くポ
リマーよりなるバンプの芯が導電性膜に被覆されてい
て、半田上りも柔軟であるので、半導体素子を基板に接
続した際、半導体素子と基板の膨脹あるいは収縮差によ
ってバンプに歪が発生することがあってもその歪を吸収
するため、疲労破壊が起きにくく、バンプ寿命が増長す
る。バンプの芯がポリイミドの場合は、弾性係数がはん
だに比べ数分の１と低いので、疲労破壊は殆んど起きる
ことがない。また、バンプの芯を被覆した導電性膜の下
端が平坦になされて、バンプの芯の外側の電極パッドの
全面に水平に付着されている場合は、導電性膜が剥がれ
ることがなく、導電性能を維持できる。さらに、導電性
膜が、Ｔｉ薄膜、Ｐｄ薄膜、Ａｕ薄膜、Ｃｕ薄膜、Ｎｉ
薄膜、Ａｌ薄膜の１種又は２種以上よりなる場合は、半
導体素子を基板にはんだ付け等による接続が好ましい。
また、バンプ形状が柱状で、横断面が内角の全ての角が
鈍角である多角形又は円形の場合は、半導体素子と基板
との膨脹あるいは収縮差によってバンプに応力が生じて
も部分的に極端に集中しないので、特に導電性膜に亀裂
が入ることがない。さらに、バンプの太さに対する高さ
の比（アスペクト比）が１倍以上の場合は、歪の吸収が
一層楽になり、疲労破壊が極めて起きにくい。さらにま
た、バンプの付根にＲが付されている場合は、バンプが
過大に変位しても付根にクラックが入ることがなく、十
分にその機能を維持できて、長寿命である。
リマーよりなるバンプの芯が導電性膜に被覆されてい
て、半田上りも柔軟であるので、半導体素子を基板に接
続した際、半導体素子と基板の膨脹あるいは収縮差によ
ってバンプに歪が発生することがあってもその歪を吸収
するため、疲労破壊が起きにくく、バンプ寿命が増長す
る。バンプの芯がポリイミドの場合は、弾性係数がはん
だに比べ数分の１と低いので、疲労破壊は殆んど起きる
ことがない。また、バンプの芯を被覆した導電性膜の下
端が平坦になされて、バンプの芯の外側の電極パッドの
全面に水平に付着されている場合は、導電性膜が剥がれ
ることがなく、導電性能を維持できる。さらに、導電性
膜が、Ｔｉ薄膜、Ｐｄ薄膜、Ａｕ薄膜、Ｃｕ薄膜、Ｎｉ
薄膜、Ａｌ薄膜の１種又は２種以上よりなる場合は、半
導体素子を基板にはんだ付け等による接続が好ましい。
また、バンプ形状が柱状で、横断面が内角の全ての角が
鈍角である多角形又は円形の場合は、半導体素子と基板
との膨脹あるいは収縮差によってバンプに応力が生じて
も部分的に極端に集中しないので、特に導電性膜に亀裂
が入ることがない。さらに、バンプの太さに対する高さ
の比（アスペクト比）が１倍以上の場合は、歪の吸収が
一層楽になり、疲労破壊が極めて起きにくい。さらにま
た、バンプの付根にＲが付されている場合は、バンプが
過大に変位しても付根にクラックが入ることがなく、十
分にその機能を維持できて、長寿命である。
【０００６】
【実施例】本発明の半導体素子用バンプの実施例を説明
する。先ずその形成方法について説明すると、図１に示
すようにシリコンウェハー10上の半導体素子11の電極パ
ッド12上に、図２に示すようにネガ型の感光性ポリイミ
ド13を塗布し、乾燥し、膜厚40μｍとした。次に一辺 1
10μｍの方形の電極パッド12に対し、図３に示すように
直径30μｍの円形の大きさで露光させ、現像した後、キ
ュアさせ、高さ30μｍのバンプの芯14を形成した。次い
で図４に示すように感光性レジスト15を塗布し、乾燥し
た。次に図５に示すように電極パッド12より少し広い部
分を開口するマスクを用いて、露光、現像、乾燥した。
次いでシリコンウェハー10を３×10-1Ｔｏｏｒ、Ｏ2 プ
ラズマ 500Ｗ、５ｍｉｎでアッシングした。次に電極パ
ッド12及びバンプの芯14の全面を包むようにスパッタリ
ング（Ａｒ、５×10-3Ｔｏｏｒ、１ＫＷ）により、図６
に示すように全面に2000ＡのＴｉ薄膜及びその上に２μ
ｍのＣｕ薄膜からなる導電性膜16を形成した。そして感
光性レジスト15を図７に示すように剥離し、且つその上
に付着していた不要な導電性膜16も除去して、半導体素
子用バンプ17を完成させた。こうして得た実施例の半導
体素子用バンプ17は、導電性膜16が薄膜であるが、高周
波信号は十分に流れ、且つ直流信号にも何ら問題が無
く、低い抵抗で機能した。然して、バンプ17を有する半
導体素子11を、図８に示すように銅張りガラスエポキシ
基板18に接続する為にバンプ17を基板18にはんだ付け
し、これに−30℃〜＋80℃の熱サイクルをかけ、バンプ
17の疲労破壊を電気の導通の抵抗をみて調べた処、バン
プ17は60回の熱サイクルまで全く疲労破壊が生じなかっ
た。
する。先ずその形成方法について説明すると、図１に示
すようにシリコンウェハー10上の半導体素子11の電極パ
ッド12上に、図２に示すようにネガ型の感光性ポリイミ
ド13を塗布し、乾燥し、膜厚40μｍとした。次に一辺 1
10μｍの方形の電極パッド12に対し、図３に示すように
直径30μｍの円形の大きさで露光させ、現像した後、キ
ュアさせ、高さ30μｍのバンプの芯14を形成した。次い
で図４に示すように感光性レジスト15を塗布し、乾燥し
た。次に図５に示すように電極パッド12より少し広い部
分を開口するマスクを用いて、露光、現像、乾燥した。
次いでシリコンウェハー10を３×10-1Ｔｏｏｒ、Ｏ2 プ
ラズマ 500Ｗ、５ｍｉｎでアッシングした。次に電極パ
ッド12及びバンプの芯14の全面を包むようにスパッタリ
ング（Ａｒ、５×10-3Ｔｏｏｒ、１ＫＷ）により、図６
に示すように全面に2000ＡのＴｉ薄膜及びその上に２μ
ｍのＣｕ薄膜からなる導電性膜16を形成した。そして感
光性レジスト15を図７に示すように剥離し、且つその上
に付着していた不要な導電性膜16も除去して、半導体素
子用バンプ17を完成させた。こうして得た実施例の半導
体素子用バンプ17は、導電性膜16が薄膜であるが、高周
波信号は十分に流れ、且つ直流信号にも何ら問題が無
く、低い抵抗で機能した。然して、バンプ17を有する半
導体素子11を、図８に示すように銅張りガラスエポキシ
基板18に接続する為にバンプ17を基板18にはんだ付け
し、これに−30℃〜＋80℃の熱サイクルをかけ、バンプ
17の疲労破壊を電気の導通の抵抗をみて調べた処、バン
プ17は60回の熱サイクルまで全く疲労破壊が生じなかっ
た。
【０００７】
【発明の効果】以上の通り本発明の半導体素子用バンプ
は、ポリマーよりなるバンプの芯が導電性膜に被覆され
ていてハンダよりも柔軟であるので、半導体素子をバン
プにて基板に接続した際、半導体素子と基板の膨脹ある
いは収縮差によってバンプに歪が発生してもその歪をバ
ンプが吸収するので、疲労破壊が起きにくく、バンプ寿
命が増長する。特にバンプの芯がポリイミドの場合は弾
性係数がはんだの数分の１と低いので、歪が吸収されや
すく、従って疲労破壊は殆んど起きることがない。ま
た、導電性膜の下端が電極パッドの上面に水平に付着さ
れている場合は、導電性膜が剥がれることがないので、
導電性能を維持できる。さらに導電性膜が、Ｔｉ、Ｐ
ｄ、Ａｕ、Ｃｕ、Ｎｉ、Ａｌ等の薄膜の場合は、半導体
素子を基板にはんだ付け等による接続に好ましい。ま
た、バンプ形状が柱状で、横断面が多角形又は円形の場
合は、熱サイクルによる歪により応力は生じても極端な
部分的応力集中がないので、導電性膜に亀裂が入ること
がない。さらにバンプのアスペクト比が１倍以上の場合
は歪の吸収が一層楽になり、疲労破壊が極めて起きにく
い。さらにバンプの付根にＲが付されている場合は、バ
ンプが過大に変位することがあっても付根にクラックが
入ることがなく、十分にその機能を維持できて長寿命と
なる。
は、ポリマーよりなるバンプの芯が導電性膜に被覆され
ていてハンダよりも柔軟であるので、半導体素子をバン
プにて基板に接続した際、半導体素子と基板の膨脹ある
いは収縮差によってバンプに歪が発生してもその歪をバ
ンプが吸収するので、疲労破壊が起きにくく、バンプ寿
命が増長する。特にバンプの芯がポリイミドの場合は弾
性係数がはんだの数分の１と低いので、歪が吸収されや
すく、従って疲労破壊は殆んど起きることがない。ま
た、導電性膜の下端が電極パッドの上面に水平に付着さ
れている場合は、導電性膜が剥がれることがないので、
導電性能を維持できる。さらに導電性膜が、Ｔｉ、Ｐ
ｄ、Ａｕ、Ｃｕ、Ｎｉ、Ａｌ等の薄膜の場合は、半導体
素子を基板にはんだ付け等による接続に好ましい。ま
た、バンプ形状が柱状で、横断面が多角形又は円形の場
合は、熱サイクルによる歪により応力は生じても極端な
部分的応力集中がないので、導電性膜に亀裂が入ること
がない。さらにバンプのアスペクト比が１倍以上の場合
は歪の吸収が一層楽になり、疲労破壊が極めて起きにく
い。さらにバンプの付根にＲが付されている場合は、バ
ンプが過大に変位することがあっても付根にクラックが
入ることがなく、十分にその機能を維持できて長寿命と
なる。
【図１】本発明の半導体素子用バンプの一実施例の形成
方法の工程を示す図である。
方法の工程を示す図である。
【図２】本発明の半導体素子用バンプの一実施例の形成
方法の工程を示す図である。
方法の工程を示す図である。
【図３】本発明の半導体素子用バンプの一実施例の形成
方法の工程を示す図である。
方法の工程を示す図である。
【図４】本発明の半導体素子用バンプの一実施例の形成
方法の工程を示す図である。
方法の工程を示す図である。
【図５】本発明の半導体素子用バンプの一実施例の形成
方法の工程を示す図である。
方法の工程を示す図である。
【図６】本発明の半導体素子用バンプの一実施例の形成
方法の工程を示す図である。
方法の工程を示す図である。
【図７】本発明の半導体素子用バンプの一実施例の形成
方法の工程を示す図である。
方法の工程を示す図である。
【図８】本発明の半導体素子用バンプにより半導体素子
を基板に接続した状態を示す図である。
を基板に接続した状態を示す図である。
【図９】従来の半導体素子用バンプを示す図である。
【図10】図９の半導体素子用バンプにより半導体素子を
基板に接続した状態を示す図である。
基板に接続した状態を示す図である。
【図11】従来の改良された半導体素子用バンプを示す図
である。
である。
【図12】同じく従来の改良された半導体素子用バンプを
示す図である。
示す図である。
【図13】さらに同じく従来の改良された半導体素子用バ
ンプを示す図である。
ンプを示す図である。
10 ウェハー 11 半導体素子 12 電極パッド 14 バンプの芯（ポリイミド） 16 導電性膜 17 半導体素子用バンプ
Claims (8)
- 【請求項１】 ウェハー上の半導体素子の電極パッド上
に、パッド部面積より小さいポリマーよりなるバンプの
芯が設けられ、このバンプの芯に導電性膜が被覆され、
導電性膜の下端が電極パッド上に付着されてなる半導体
素子用バンプ。 - 【請求項２】 ポリマーがポリイミドであることを特徴
とする請求項１記載の半導体素子用バンプ。 - 【請求項３】 バンプの芯を被覆した導電性膜の下端が
平坦になされて、バンプの芯の外側の電極パッドの全面
に水平に付着されていることを特徴とする請求項１又は
２記載の半導体素子用バンプ。 - 【請求項４】 導電性膜がＴｉ薄膜、Ｐｄ薄膜、Ａｕ薄
膜、Ｃｕ薄膜、Ｎｉ薄膜、Ａｌ薄膜の１種又は２種以上
よりなることを特徴とする請求項１、２又は３のいずれ
かに記載の半導体素子用バンプ。 - 【請求項５】 半導体素子用バンプの形状が柱状で、横
断面が内角の全ての角が鈍角である多角形又は円形であ
ることを特徴とする請求項１、２、３又は４のいずれか
に記載の半導体素子用バンプ。 - 【請求項６】 多角形が、６角形又は８角形であること
を特徴とする請求項１、２、３、４又は５記載の半導体
素子用バンプ。 - 【請求項７】 半導体素子用バンプの太さに対する高さ
の比が、１倍以上であることを特徴とする請求項１、
２、３、４、５又は６のいずれかに記載の半導体素子用
バンプ。 - 【請求項８】 半導体素子用バンプの付根にＲが付され
ていることを特徴とする請求項１、２、３、４、５、６
又は７のいずれかに記載の半導体素子用バンプ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3641394A JPH07226404A (ja) | 1994-02-09 | 1994-02-09 | 半導体素子用バンプ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3641394A JPH07226404A (ja) | 1994-02-09 | 1994-02-09 | 半導体素子用バンプ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07226404A true JPH07226404A (ja) | 1995-08-22 |
Family
ID=12469147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3641394A Pending JPH07226404A (ja) | 1994-02-09 | 1994-02-09 | 半導体素子用バンプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07226404A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100361084B1 (ko) * | 2000-01-21 | 2002-11-18 | 주식회사 하이닉스반도체 | 반도체 패키지 및 그 제조방법 |
| US7279787B1 (en) | 2001-12-31 | 2007-10-09 | Richard S. Norman | Microelectronic complex having clustered conductive members |
-
1994
- 1994-02-09 JP JP3641394A patent/JPH07226404A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100361084B1 (ko) * | 2000-01-21 | 2002-11-18 | 주식회사 하이닉스반도체 | 반도체 패키지 및 그 제조방법 |
| US7279787B1 (en) | 2001-12-31 | 2007-10-09 | Richard S. Norman | Microelectronic complex having clustered conductive members |
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