KR100332935B1

KR100332935B1 - 플립 칩 접속 구조를 갖는 반도체 장치 및 그 제조 방법

Info

Publication number: KR100332935B1
Application number: KR1020000042123A
Authority: KR
Inventors: 가미무라도모히로
Original assignee: 가네꼬 히사시; 닛본 덴기 가부시끼가이샤
Priority date: 1999-07-23
Filing date: 2000-07-22
Publication date: 2002-04-20
Also published as: JP2001035876A; KR20010066951A

Abstract

반도체 장치는 하부 절연막, 상부 배선층, 절연막, 폴리이미드 수지, 및 Cu/TiW 막을 포함한다. 하부 절연막은 웨이퍼의 전면을 덮도록 형성된다. 상부 배선층은 패드 전극부를 갖고, 하부 절연막 상에 선택적으로 형성된다. 패드 전극부와 그 주변 영역을 제외한 상부 배선층 및 하부 절연막 상에 절연막이 형성된다. 패드 전극부를 제외한 상부 배선층과 절연막 상에, 폴리이미드 수지가 상부 배선층 상의 절연막을 완전히 덮도록 형성한다. 폴리이미드 수지는 패드 전극부에 대응하는 개구부의 측벽을 구성하는 테이퍼부를 갖는다. 패드 전극부 및 폴리이미드 수지의 테이퍼부 상에 Cu/TiW 막이 형성된다. 이러한 반도체 장치를 제조하는 방법 또한 개시된다.

Description

플립 칩 접속 구조를 갖는 반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE WITH FLIP CHIP CONNECTION STRUCTURE AND METHOD OF MANUFACTURING THE SAME}

본 발명은 플립 칩 접속(flip chip connection) 구조를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.

플립 칩 구조를 갖는 종래의 반도체 장치를 도 10 내지 도 14를 참조하여 설명한다. 종래의 반도체 장치를 형성하기 위해서는, 도 10에 도시된 바와 같이, 웨이퍼 전면에 형성된 하부 절연막(5) 상에, Al 상호접속부를 구성하는 약 2㎛ 두께의 상부 배선층(4)을 형성한다. 웨이퍼 전면에, 약 0.12㎛ 두께의 플라즈마 산화막(3)을, CVD(Chemical Vapor Deposition) 기술에 의해, 상부 배선층(4) 및 하부 절연막(5)을 덮도록 형성한다. 웨이퍼의 전면에, 약 1.0㎛ 두께의 플라즈마 질화막(2)을 CVD 기술에 의해 플라즈마 산화막(3)을 덮도록 형성한다.

패시베이션막에 사용되는 감광성 그룹을 갖는 폴리이미드 수지(7)를 웨이퍼의 전면에 도포하고, 패터닝하여 패드 전극부(후술함)를 형성한다. 도 11에 도시된 바와 같이, 폴리이미드 수지(7)를 마스크로 하여, 플라즈마 산화막(3) 및 플라즈마 질화막(2)을 건식 에칭에 의해 선택적으로 제거하여 상부 배선층(4)을 노출시킴으로써, 패드 전극부(8)를 형성한다.

도 12에 도시된 바와 같이, 약 0.2㎛ 두께의 TiW(티타늄 텅스텐) 막 및 약 1.6㎛ 두께의 Cu(구리) 막으로 구성된 Cu/TiW 막(10)을 형성한다. 실제로, Cu/TiW 막(10)은 하부 폴리이미드 수지(7), 플라즈마 질화막(2), 플라즈마 산화막(3) 및 상부 배선층(4)에 기인한 불균일성으로 인해 균일한 두께를 가질 수가 없다. 특히, Cu/TiW 막(10)을 폴리이미드 수지(7) 및 상부 배선층(4)에 형성하려교 하는 경우에는, 플라즈마 산화막(3) 및 플라즈마 질화막(2)의 측벽부가 가려지기 때문에, Cu/TiW 막(10)이 폴리이미드 수지(7) 및 상부 배선층(4) 상의 Cu/TiW 막(10)에 비해 형성되기가 쉽지 않다. 그 결과, 플라즈마 산화막(3) 및 플라즈마 질화막(2)의 측벽부들 상의 Cu/TiW 막(10)의 두께가 얇아진다.

도 12에 도시된 바와 같이, 플라즈마 산화막(3)과 상부 배선층(4) 사이의 경계 영역(부분 A)에서 특히, Cu/TiW 막(10)이 형성되기가 용이하지 않고, 따라서 부분 A에서는 Cu/TiW 막(10)이 결국 얇아지게 된다. 그 결과, Cu/TiW 막(10)의 커버리지, 즉, 각 전극 패드 내의 Cu/TiW 막(10)의 최대 최종 두께 b 대 최소 최종 두께 a의 비(=b/a)는, 도 15에 도시된 바와 같이, 10% 이하로 저하된다.

도 13에 도시된 바와 같이, Cu/TiW 막(10)의 전면에 레지스트(15)를 도포하고, 선택적으로 패터닝하여 패드 전극부(8) 상의 Cu/TiW 막(10)에만 레지스트(15)가 형성되도록 한다. 다음으로, 도 14에 도시된 바와 같이 Cu/TiW 막(10)을 패드 전극부(8)만 덮도록 레지스트(15)를 마스크로 하여 선택적으로 에칭하여 제거한다.

상기한 방식으로 제조된 종래의 플립 칩 접속형 반도체 장치에서는, Cu/TiW 막(10) 상에 쏠더볼(도시되지 않음)을 형성한 다음, 칩과 보드를 서로 접속시킨다.

또 다른 종래 기술에 따르면, 일본 특허 공개 공보 제06-168947호(참고 문헌 1)는 반도체 칩을 쏠더를 이용하여 케이스나 보드에 전기적으로 접속시키고, 쏠더와 반도체 칩의 배선층 사이에 베리어 금속으로 이루어진 베리어 패드를 형성한 반도체 집적 회로 장치를 개시한다. 베리어 패드는 서로 전기적으로 접속된 배선 접촉 영역과 쏠더 영역을 갖는다. 배선 접촉 영역은 반도체 칩의 배선층에 접속되고, 쏠더는 쏠더 영역으로 녹는다. 배선 접촉 영역과 쏠더 영역은 서로 전기적으로 접속된 상태에서 측면 방향으로 서로 거리를 두고 배열된다.

반도체 집적 회로 장치에서는, 베리어 패드의 배선 접촉 영역과 쏠더 형성 영역이 측면 방향으로 서로 분리되어 있기 때문에, 베리어 금속으로서 베리어 패드의 두께가 증가하는 경우와 마찬가지로 높은 열저항을 얻을 수 있다. 베리어 패드의 형성중에 형성된 핀홀, 및 P/W에 의한 베리어 패드의 손상 및 균열이 베리어 패드의 면으로부터 수직으로 연장된다. 배선 접촉 영역과 쏠더 형성 영역을 서로 바꾸어 놓으면, 쏠더가 베리어 패드로 침투하지 않아, 신뢰성이 향상된다.

또 다른 종래 기술에 따르면, 일본 특허 공개 공보 제09-260389호 (참고 문헌 2)는 베어칩과 배선 기판 사이의 플립 칩 접속을 저비용으로 할 수 있고, 칩과 배선 기판과의 접속 불량을 방지할 수 있는 반도체 집적 회로 장치를 개시하고 있다. 이 반도체 집적 회로 장치는 집적 회로 칩, 집적 회로 칩 상에 형성된 I/O 패드, 집적 회로 칩 및 I/O 패드 상에 형성되고 I/O 패드 상에 제1 개구부를 갖는 제1 절연막, 제1 절연막 상에 형성되고 제1 개구부를 통해 I/O 패드에 전기적으로 접속된 도전층, 상기 도전층 상에 형성되고 도전층과 동일한 패턴을 갖는 쏠더볼 위치 결정 금속층 또는 베리어 금속층, 쏠더볼 위치 결정 금속층 또는 베리어 금속층 및 제1 절연막 상에 형성되고, 제1 개구부와 다른 위치에서 반도체 볼 위치 결정 금속층 또는 베리어 금속층 상에 제2 개구부를 갖는 제2 절연막, 제2 개구부 내의 쏠더볼 위치 결정 금속층 또는 베리어 금속층 상에 형성된 쏠더 범프 또는 금속 패드를 구비하고 있다.

이러한 반도체 집적 회로 장치에 따르면, 베어칩과 배선 기판 사이의 플립 칩 접속을 저비용으로 실현할 수 있고, 칩과 배선 기판 간의 접속 불량을 방지할 수 있다.

설명한 종래 기술들은 다음과 같은 문제를 갖고 있다.

제1 문제에 따르면, 도 14에 도시된 바와 같이, Cu/TiW 막(10)이 부분 A에서는 얇기 때문에, Cu/TiW 막(10)에 쏠더볼을 형성할 때, 얇은 부분에 원하지 않는빈 부분이 형성될 수 있다. 이는 다음과 같은 문제로 인한 것이다. 패드 전극부(8) 상에 쏠더볼을 접속하기 위해 어닐링을 행할 때, 쏠더볼은 패드 전극부(8)와 밀착하여 그 에지를 보호하게 된다. 얇은 부분에 공기가 남게되면, 패드 전극부(8)와 쏠더볼 사이에 남아 빈 부분을 형성하게 된다.

제2 문제에 따르면, 이렇게 빈 부분이 형성되면, 쏠더볼의 접착력이 떨어지게된다. 따라서, 쏠더볼이 패드 전극부(8)로부터 떨어져 나기기가 쉬워져, 패키징 수율이 감소된다.

본 발명의 목적은 Cu 막 상에 쏠더볼을 형성할 때, 쏠더볼과 Cu 막 사이의 경계부에 빈 부분이 발생하는 것을 억제할 수 있는 반도체 장치, 및 그 제조 방법을 제공하는 것이다.

상기한 목적을 달성하기 위해, 본 발명에 따르면, 웨이퍼 전면을 덮도록 형성된 제1 절연막, 패드 전극부를 갖고 있고 제1 절연막 상에 선택적으로 형성된 배선층, 패드 전극부와 그 주변 영역을 제외한 배선층 및 제1 절연막 상에 형성된 제2 절연막, 패드 전극부를 제외한 배선층 및 제2 절연막 상에, 배선층 상의 제2 절연막을 완전히 덮도록 형성되고, 패드 전극부에 대응하는 개구부의 측벽을 구성하는 테이퍼부를 갖는 폴리이미드 수지층, 및 패드 전극부 및 폴리이미드 수지층의 테이퍼부 상에 형성된 금속층을 포함하는 반도체 장치가 제공된다.

도 1은 본 발명의 제1 실시예에 따른 플립 칩 접속 구조를 갖는 반도체 장치의 제조 단계를 도시하는 확대 단면도 (도 2의 라인 A-A'을 따라 절취한 단면도).

도 2는 도 1에 도시된 반도체 장치의 제조 공정 중의 패드 전극부의 평면도.

도 3은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 단계를 도시하는 확대 단면도.

도 4는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 단계를 도시하는 확대 단면도 (도 5의 라인 B-B'을 따라 절취한 단면도).

도 5는 도 4에 도시된 반도체 장치의 제조 공정중의 패드 전극부의 평면도.

도 6 내지 도 8은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 단계를 도시하는 확대 단면도.

도 9는 본 발명의 제2 실시예에 따른 플립 칩 접속 구조를 갖는 반도체 장치의 제조 단계를 도시하는 확대 단면도 (도 2의 라인 A-A'을 따라 절취한 단면도).

도 10 내지 도 14는 플립 칩 구조를 갖는 종래의 반도체 장치의 제조 단계를 도시하는 확대 단면도.

도 15는 플립 칩 접속 구조를 갖는 종래의 반도체 장치의 모델도.

<도면의 주요 부분에 대한 부호의 설명>

101 : 레지스트

102 : 플라즈마 질화막

103 : 플라즈마 산화막

104 : 상부 배선층

105 : 하부 절연막

107 : 폴리이미드 수지

107a : 테이퍼부

108 : 패드 전극부

111, 112 : 포토마스크

114 : 절연막

본 발명을 첨부된 도면을 참조하여 상세하게 설명한다.

(제1 실시예)

도 1 및 도 2에 도시된 바와 같이, 웨이퍼(도시되지 않음)를 덮도록 형성된 하부 절연막(105) 상에, Al 상호접속을 구성하는 약 2.0㎛ 두께의 상부 배선층(104)을 형성한다. 웨이퍼의 전면에, 약 0.12㎛ 두께의 플라즈마 산화막(103)을, CVD 기술에 의해 상부 배선층(104)과 하부 절연막(105)을 덮도록 형성한다. 웨이퍼의 전면에, 약 1.0㎛ 두께의 플라즈마 질화막(102)을 CVD 기술에 의해 플라즈마 산화막(103)을 덮도록 형성한다. 지금까지의 공정은 종래의 기술과 동일하다.

패드 전극부(108)를 형성하기 위해, 레지스트(101)를 포토마스크(111)의 마스크 패턴을 이용하여 패터닝한다. 포토마스크(111)의 마스크 패턴은 패드 전극부(108)를 위한 영역을 개구하도록 설계되어 있다. 패드 전극부(108)는 약 350 내지 400㎛ 제곱의 크기를 갖고 있고, Cu/TiW 막(후술함)과 상부 배선층 간의 접속부에 대응한다.

도 3에 도시된 바와 같이, 레지스트(101)를 마스크로 하여, 플라즈마 산화막(103) 및 플라즈마 질화막(102)을 건식 에칭에 의해 선택적으로 제거하여 상부 배선층(104)을 노출시킨다.

레지스트(101)를 제거하고, 감광성 그룹을 가진 폴리이미드 수지(107)를 웨이퍼의 전면에 도포한다. 폴리이미드 수지(107)를 포토마스크(112)의 마스크 패턴에 의해 패터닝하여, 패드 전극부(108)와 그 주변부를 제외한 상부 배선층(104) 상에 형성되도록 한다. 폴리이미드 수지(107)의 노광, 현상 및 어닐링을 위한 조건을 최적화하여, 패드 전극부(108)에 대응하는 개구부의 측벽을 구성하는 테이퍼부(107a)를 플라즈마 산화막(103) 및 플라즈마 질화막(102)으로 형성된 절연막(114)을 노출시키지 않고 형성한다. 예를 들면, 폴리이미드 수지(107)를 초점을 이동시키면서 노광하고, 현상하여, 폴리이미드 수지(107) 내에 테이퍼부(107a)를 형성한다.

이 실시예에서는, 테이퍼부(107a)(개구부의 측벽)를 폴리이미드 수지(107) 내에 형성하기 때문에, 상부 배선층(104) 부근의 최종 패드 홀 직경이 최소가 되고, 상부 배선층(104)으로부터의 레벨이 높아질 수록, 최종 패드 홀 직경이 커진다. 포토마스크(112)로서는, 직경이 포토마스크(111)의 마스크 패턴보다 약 10 내지 20㎛ 정도 작은 패드 홀 부분을 갖는 것이 바람직하고, 그 결과 큰 효과를 얻을 수 있다. 폴리이미드 수지(107)의 테이퍼부(107a)의 적정 각도는 60°내지 70°이고, 그 결과 큰 효과를 얻을 수 있다. 테이퍼부(107a)의 각도가 이 범위 밖에 있다고 해도, 테이퍼부가 형성되어 있는 한, 효과는 기대할 수 있다.

도 6에 도시된 바와 같이, Cu/TiW 막(110)을 구성하는 TiW 막 및 Cu 막을, 폴리이미드 수지부(107a 및 107b)를 포함한 웨이퍼의 전면에 약 0.2㎛ 및 1.6㎛ 두께로 각각 형성한다.

도 7에 도시된 바와 같이, 패드 전극부(108) 상에 Cu/TiW 막(110)을 형성하기 위해, Cu/TiW 막(110)에 레지스트(115)를 도포하고, 원하는 패턴으로 패터닝을 한다. 레지스트(115)를 마스크로 하여, Cu/TiW 막(110)을 에칭에 의해 선택적으로 제거하여, 도 8에 도시된 바와 같이, 금속층을 구성하는 Cu/TiW 막(110)이 최종적으로 남아 패드 전극부(108)를 덮도록 한다.

이런 방식으로, Cu/TiW 막(110)을 상부 배선층(104) 상의 부분에서 폴리이미드 수지(107)의 테이퍼부(107a) 상의 부분까지 연장되도록 형성한다. 상술한 바와 같이, 폴리이미드 수지(107)는 패드 전극부(108)의 개구부의 측벽 상에 테이퍼부(107a)를 갖는다. Cu/TiW 막(110)을 형성할 때, 폴리이미드 수지(107)의 테이퍼부(107a) 및 상부 배선층(104) 상의 부분들은 가려져 있지 않다. 따라서, 상부 배선층(104)과 테이퍼부(107a) 간의 경계에서의 Cu/TiW 막(110)은 얇은 부분을 형성하지 않아, Cu/TiW 막(110)이 상부 배선층(104)과 테이퍼부(107a) 상에 균일한 두께로 형성될 수 있다. 쏠더볼(도시되지 않음)이 Cu/TiW 막(110)상에 형성되고, 칩과 보드가 서로 접속된다.

본 실시예에 따르면, Cu/TiW 막(110)이 상부 배선층(104)과 테이퍼부(107a) 사이의 경계에서 얇은 부분을 형성하는 것을 방지할 수 있다. 쏠더 볼을 Cu/TiW 막(110) 상에 형성하려고 하는 경우, 쏠더볼과 Cu/TiW 막(110) 사이에 빈 부분이 형성되는 것을 억제한다. 따라서, 쏠더볼과 Cu/TiW 막(110)과의 접착 특성이 향상되어 접착 강도가 증가됨으로써, 패키징 수율이 향상된다.

예컨대, 폴리이미드 수지(107)의 테이퍼부(107a)의 각도가 60°인 경우, Cu/TiW 막(110)의 커버리지를 약 80%로 유지할 수 있다. 그 다음, 쏠더볼을 형성할 때, 쏠더볼과 Cu/TiW 막(110) 사이에 접착 불량이 발생하지 않는다.

(제2 실시예)

제2 실시예를 도 9를 참조하여 설명한다. 도 9까지의 단계들은 제1 실시예의 도 1 내지 도3과 동일하므로, 그에 대한 상세한 설명은 생략한다. 이 실시예에서는, 도 9에 도시된 바와 같이, 폴리이미드 수지(107)를 포토리소그래피에 의해 패터닝하는 경우, 그 내부에, 도 1에 도시된 바와 동일한 포토마스크(111)를 이용하여, 홀을 형성한다.

본 실시예에 따르면, 포토마스크의 개수를 증가시키지 않고도, 제1 실시예에서와 동일한 방식으로, 폴리이미드 수지의 노광 및 현상의 전개 조건 수순 및 어닐링 온도와 시간이 최적화된다. 따라서, 테이퍼부(107a)를 갖는 폴리이미드 수지(107)가 플라즈마 산화막(103) 및 플라즈마 질화막(102)의 측벽을 덮도록 형성된다.

도 9에 도시된 바와 같이, 폴리이미드 수지(107)의 테이퍼부(107a)의 각도는 제1 실시예보다 작은 약 50°내지 60°이다. 따라서, 상부 배선층(104) 상의 부분에서 폴리이미드 수지(107)의 테이퍼부(107a) 상의 부분까지 연장되도록 형성된 Cu/TiW 막(110)의 커버리지가 안정화될 뿐만 아니라, 테이퍼부(107a)와 쏠더볼(후술함) 간의 접촉 영역도 증가하여, Cu/TiW 막(110)과 쏠더볼간의 접착 특성이 향상된다.

상기한 실시예에서, 패드 전극부(108) 상에 형성된 금속층은 Cu/TiW 막(110)에 한정되지 않는다. 금속층이 구리(Cu) 및 티타늄(Ti), 텅스텐(W), 티타늄 질화물(TiN), 및 티타늄 텅스텐(TiW)으로부터 선택된 적어도 하나의 금속을 포함하는 층들이 순차적으로 형성되어 있는 다층 구조면 충분하다.

상부 배선층(104) 상에 절연막(114)을 형성하기 위해, 플라즈마 산화막(103)및 플라즈마 질화막(102)을 적층한다. 절연막(114)은 플라즈마 질화막(102) 및 플라즈마 산화막(103)중 적어도 하나를 포함하면 충분하다. 상부 배선층(104) 상의 절연막(114)의 두께와 금속층의 두께는 단지 예로든 것일 뿐, 물론, 막의 종류와 형성 조건에 따라서 변화한다.

본 발명은 상술한 실시예에 국한되는 것이 아니고, 본 발명의 기술적 사상의 범주 내에서 적절하게 변화할 수 있다. 상술한 구성 요소들의 개수, 위치, 형태 등은 상기한 실시예에 기재되어 있는 것에 제한되지 않고, 본 발명을 실용화할 때 적당히 설정할 수 있다. 도면에서는, 동일한 구성 요소에 대해서는 동일한 참조 부호를 부여한다.

상술한 바와 같이, 본 발명에 따르면, 패드 전극 상에 형성된 금속막이 얇은 부분을 형성하는 것이 방지된다. 쏠더볼을 금속막 상에 형성하는 경우에는, 쏠더볼과 금속막 사이에 빈 부분이 형성되는 것을 억제한다. 따라서, 쏠더볼과 금속막 간의 접착 특성이 향상되어 접착 강도가 증가됨으로써, 패키징 수율이 향상된다.

Claims

반도체 장치에 있어서,

웨이퍼의 전면을 덮도록 형성된 제1 절연막(105);

패드 전극부(108)를 갖고, 상기 제1 절연막 상에 선택적으로 형성된 배선층(104);

상기 패드 전극부와 그 주변 영역을 제외한 상기 배선층 및 상기 제1 절연막 상에 형성된 제2 절연막(114);

상기 패드 전극부를 제외한 상기 배선층과 상기 제2 절연막 상에, 상기 배선층 상의 상기 제2 절연막을 완전히 덮도록 형성되고, 상기 패드 전극부에 대응하는 개구부의 측벽을 구성하는 테이퍼부(107a)를 갖는 폴리이미드 수지층(107); 및

상기 패드 전극부 및 상기 폴리이미드 수지층의 상기 테이퍼부 상에 형성된 금속층(110)

을 포함하는 것을 특징으로 하는 반도체 장치.
제1항에 있어서, 상기 제2 절연막은 플라즈마 질화막(102) 및 플라즈마 산화막(103)중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 장치.
제1항에 있어서, 상기 금속층은 구리/티타늄막, 텅스텐막, 티타늄 질화막, 및 티타늄 텅스텐막중 적어도 하나를 포함하는 복수의 막으로 구성된 다층 구조로이루어진 것을 특징으로 하는 반도체 장치.
제1항에 있어서, 상기 폴리이미드 수지층의 상기 테이퍼부는 60°내지 70°의 각도를 갖는 것을 특징으로 하는 반도체 장치.
제1항에 있어서, 상기 폴리이미드 수지층의 상기 테이퍼부는 상기 배선층에 도달하도록 연속해서 형성되고,

상기 금속층은 상기 폴리이미드 수지층의 상기 테이퍼부 상의 부분으로부터 상기 패드 전극부 상의 부분까지 연장되도록 균일한 두께로 형성되어 있는 것을 특징으로 하는 반도체 장치.
반도체 장치의 제조 방법에 있어서,

웨이퍼의 전면에 형성된 제1 절연막(105) 상에 패드 전극부(108)를 갖는 배선층(104)을 선택적으로 형성하는 단계;

상기 배선층 및 상기 제1절연막 상에 제2 절연막(114)을 형성하는 단계;

상기 패드 전극부와 그 주변 영역상의 부분에 있는 상기 제2 절연막을 에칭에 의해 제거하는 단계;

상기 패드 전극부에 대응하는 개구부를 갖는 폴리이미드 수지층(107)을 상기 제2 절연막을 완전히 덮도록 형성하는 단계 -상기 개구부는 그 측벽에 상기 패드 전극부에 도달하는 테이퍼부를 가짐-; 및

상기 패드 전극부 및 상기 폴리이미드 수지층의 상기 테이퍼부 상에 금속층(110)을 형성하는 단계

를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
제6항에 있어서, 상기 제2 절연막을 제거하는 단계는 제1 포토마스크(111)를 이용하여 패터닝된 레지스트를 마스크로 하여 상기 제2 절연막을 에칭하는 단계를 포함하고,

상기 폴리이미드 수지층을 형성하는 단계는 상기 패드 전극부 및 상기 제2 절연막 상에 형성된 상기 폴리이미드 수지층을 제2 포토마스크(112)를 이용하여 패터닝하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
제7항에 있어서, 상기 제1 및 제2 포토마스크는 동일한 마스크인 것을 특징으로 하는 반도체 장치의 제조 방법.
제6항에 있어서, 상기 폴리이미드 수지층의 상기 테이퍼부는 60°내지 70°의 각도를 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
제6항에 있어서, 상기 제2 절연막은 플라즈마 질화막(102) 및 플라즈마 산화막(103)중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
제6항에 있어서, 상기 금속층은 구리/티타늄막, 텅스텐막, 티타늄 질화막, 및 티타늄 텅스텐막중 적어도 하나를 포함하는 복수의 막으로 구성된 다층 구조로 이루어진 것을 특징으로 하는 반도체 장치의 제조 방법.