KR100500010B1 - 반도체장치 및 그 제조방법 - Google Patents
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Abstract
본 발명은, 인덕터소자를 반도체칩의 절연성수지막 상에 형성하는 WL-CSP형 반도체장치에 있어서 인덕터소자의 절연성수지막을 통한 손실을 저감할 수 있도록 하는 것이다.
반도체칩(11) 주면을 피복함과 동시에, 각 패드전극(21) 상에 형성된 복수의 콘택트 홀(13)을 갖는 제 1 절연성수지막(12)과, 이 제 1 절연성수지막(12)의 인덕터소자 형성영역(12a) 상에 형성되며, 그 양 단자가 콘택트 홀(13)을 개재하고 각각 패드전극(21)과 접속된 인덕터소자(17)를 구비한다. 제 1 절연성수지막(12)의 인덕터소자 형성영역(12a)의 두께는, 콘택트 홀(13) 형성부분의 두께보다 커지도록 형성된다.
Description
본 발명은, 반도체칩에 형성된 집적회로부를 보호함과 동시에 이 집적회로부와 외부장치와의 전기적 접속을 칩 상태로 확보하며 또 고밀도 실장이 가능한 반도체장치 및 그 제조방법에 관한 것이다.
최근, 반도체장치(반도체 패키지)는, 전자기기의 소형화 및 고 기능화와 더불어 패키지 자체의 소형화 및 고밀도화에 따라 다단자화가 요구되어, 소형이며 다단자를 갖는 패키지로서 여러 가지 CSP(Chip Scale Package)가 개발되고 있다.
특히 복수의 집적회로가 형성된 반도체 웨이퍼 전면에 절연성수지막을 형성해두고, 형성된 절연성수지막 상에 콘택트 홀을 통해 집적회로의 패드전극과 범프 등 외부단자를 전기적으로 접속하는 배선을 형성하며, 또 최종공정에서 반도체 웨이퍼를 칩 상태로 분할시켜 형성하는 웨이퍼레벨 CSP(WL-CSP)는, 베어칩과 동등한, 궁극적인 소형실장을 실현 가능하게 하는 기술로서 최근 주목받고 있다.
더불어, 종래는 반도체칩과는 별개로, 이른바 외장부품이었던 인덕터소자를, WL-CSP형 반도체장치의 절연성수지막 상에 외부단자와의 배선재료를 이용하여 형성하는 반도체패키지가 발표되었다. 이 인덕터소자를 갖는 WL-CSP형 반도체장치는, 휴대기기 또는 무선LAN장치 등 수백MHz로부터 수 GHz의 애플리케이션에 적용할 수 있는 초소형 반도체패키지로서도 기대된다.
이하 집적회로를 피복하는 절연성수지막 상에 형성된 인덕터소자를 갖는 종래의 WL-CSP형 반도체장치에 대하여 도면을 참조하면서 설명한다.
도 7은 종래의 WL-CSP형 반도체장치를 나타내는 사시도이며, 인덕터소자 및 일부 배선이 노출되도록 외부절연막을 부분적으로 벗겨 나타낸다.
도 7에 나타낸 바와 같이, 주면에 집적회로가 형성된 반도체칩(101) 주면 상에는, 보호절연막을 개재하고 막 두께 4~6㎛ 정도의 제 1 절연성수지막(102)이 형성된다. 제 1 절연성수지막(102)에는, 집적회로의 패드전극(도시 생략)을 노출시키는 복수의 콘택트 홀(103)이 형성된다.
제 1 절연성수지막(102) 상에는, 평면 원형상태의 복수 랜드부(104)가 형성된다. 또 각각의 한끝이 각 콘택트 홀(103)과 접속되고, 다른 끝이 각 랜드부(104)와 접속된 배선(105)이 형성된다. 또한 복수의 랜드부(104)가 성긴 영역 상에는, 양 단자가 각각 콘택트 홀(103)을 통해 패드전극과 접속된, 인덕터소자(106)가 형성된다. 여기서 랜드부(104), 배선(105) 및 인덕터소자(106)는, 레지스트패턴을 마스크로 하는 구리(Cu) 도금법으로 패터닝된다.
제 1 절연성수지막(102) 상에는, 배선(105) 및 인덕터소자(106)를 피복함과 동시에, 각 랜드부(104)를 노출시키는 복수의 개구부(107a)를 갖는 제 2 절연성수지막(107)이 형성되며, 각 개구부(107a) 상에는 인쇄법을 이용한 땜 페이스트 재료로 이루어진 외부단자(108)가 형성된다.
일반적으로, 인덕터소자의 특성은 Q값으로 표시된다. Q값은 인덕터소자에 입력되는 입력에너지 값을 이 인덕터소자의 손실에너지 값으로 나눈 값이며, 따라서 Q값이 클수록 인덕터소자의 손실에너지는 작다.
상기 종래의 WL-CSP형 반도체장치에서, 인덕터소자(106)의 손실에너지는, 이 인덕터소자(106)의 저항성분에 의한 열 손실과, 제 1 절연성수지막(102) 및 제 2 절연성수지막(107) 등의 유전손실과, 인덕터소자(106)로부터 제 1 절연성수지막(102)을 통해 반도체칩(101)으로 신호가 누설됨에 따른 손실(이하 리크손실로 칭함)의 합계 값이다.
열 손실은 인덕터소자(106)의 재료 및 크기에 따라 거의 결정되며, 유전손실은 제 1 절연성수지막(102) 및 제 2 절연성수지막(107)의 각 재료에 따라 거의 결정된다. 또 리크손실을 저감하기 위해서는 제 1 절연성수지막(102)의 막 두께를 크게 하면 된다. 여기서 도 8에 제 1 절연성수지막(102)의 막 두께를 파라미터로 한 인덕터소자(106)에서 Q값의 주파수 의존성 계산결과의 일례를 나타낸다. 도 8에 나타낸 바와 같이, 제 1 절연성수지막(102)의 막 두께를 4㎛~10㎛로 하면, Q값이 상승하는 것을 알 수 있다.
그러나 상기 종래의 WL-CSP형 반도체장치는, 제 1 절연성수지막(102)으로 감광성 수지재료를 사용하며, 이 제 1 절연성수지막(102)에 대해 콘택트 홀(103)을 형성할 때, 그 막 두께가 노광 시의 해상도에 의해 제한을 받으므로, 4~6㎛ 정도가 상한이 된다. 이 상한값에 의해 제 1 절연성수지막(102)의 막 두께를 인덕터소자(106)의 리크손실이 충분히 저감될 정도로 후막화할 수 없기 때문에, 인덕터소자(106)로부터 제 1 절연성수지막(102)을 통해 반도체칩(101)으로 고주파신호가 누설된다. 이 고주파신호의 누설에 의한 인덕터소자(106)의 리크손실이 무시할 수 없을 정도로 크므로, 도 7에 나타내는 WL-CSP형 반도체장치를 고주파장치에 적용하면, 고주파 특성이 크게 저하된다는 문제가 있다.
본 발명은 상기 종래의 문제를 해결하여, 인덕터소자를 반도체칩의 절연성수지막 상에 형성하는 WL-CSP형 반도체장치에 있어서 인덕터소자의 절연성수지막을 통한 리크손실을 저감할 수 있도록 하는 것을 목적으로 한다.
상기 목적을 달성하기 위해 본 발명은, 반도체장치의 상면을 피복하는 절연성수지막에서 인덕터소자 형성영역의 막 두께를 다른 영역의 막 두께에 비해 크게 하는 구성으로 한다. 또 본 발명은 반도체장치의 제조방법을, 후막화된 절연성수지막의 인덕터소자 형성영역을 마스킹하여 그 주변영역의 상부를 제거함으로써, 후막화된 절연성수지막의 콘택트 홀 형성부분의 막 두께를 저감하는 구성으로 한다.
구체적으로 본 발명에 관한 반도체장치는, 주면에 형성된 집적회로 및 주면 상에 형성되며 또 집적회로부와 전기적으로 접속된 복수의 패드전극을 갖는 반도체칩과, 반도체칩 주면 상에 형성되고, 집적회로부를 피복함과 동시에 각 패드전극 상에 형성된 복수의 콘택트 홀을 갖는, 절연성 수지재료로 이루어지는 제 1 절연막과, 제 1 절연막의 인덕터소자 형성영역 상에 형성되며, 그 양 단자가 콘택트 홀을 개재하고 각각 패드전극과 접속된 인덕터소자를 구비하며, 제 1 절연막의 인덕터소자 형성영역의 두께는, 콘택트 홀 주변영역의 형성부분 두께보다 커지도록 형성된다.
본 발명의 반도체장치에 의하면, 제 1 절연막의 인덕터소자 형성영역 두께가 콘택트 홀의 주변영역 형성부분의 두께보다 커지도록 형성되므로, 고주파신호가 인덕터소자로부터 제 1 절연막을 통해 반도체칩으로 누설됨에 의한 리크손실을 저감할 수 있다. 역으로 제 1 절연막의 콘택트 홀의 주변영역 형성부분은, 그 막 두께가 인덕터소자 형성영역보다 작기 때문에, 콘택트 홀을 형성할 때, 제 1 절연막이 감광성 수지재료로 이루어지는 경우라도 이 콘택트 홀 해상도의 상한에 영향을 받지 않게 되므로, 콘택트 홀을 확실하게 형성할 수 있다.
본 발명의 반도체장치에 있어서, 인덕터소자 형성영역의 두께가 5㎛ 이상 50㎛ 이하이며, 콘택트 홀 주변영역의 형성부분 두께가 4㎛ 이상 6㎛ 이하인 것이 바람직하다.
본 발명의 반도체장치는 제 1 절연막 상에 형성된 랜드부와, 한끝이 상기 콘택트 홀을 개재하고 패드전극과 접속되며, 다른 끝이 랜드부와 접속된 배선을 추가로 구비하는 것이 바람직하다.
본 발명의 반도체장치는 랜드부 상에 형성된 돌기전극을 추가로 구비하는 것이 바람직하다.
본 발명의 반도체장치는 제 1 절연막 상에 형성되며, 인덕터소자 및 배선을 피복하는 절연성 수지재료로 이루어지는 제 2 절연막을 추가로 구비하는 것이 바람직하다.
본 발명의 반도체장치의 제조방법은, 주면에 형성된 복수의 집적회로부 및 주면 상에 형성되고 또 각각이 복수의 집적회로부와 전기적으로 접속된 복수의 패드전극을 갖는 반도체 웨이퍼의 주면 상에 각 패드전극을 포함하는 전면에 걸쳐 제 1 절연막을 성막시키는 제 1 공정과, 제 1 절연막의 인덕터소자 형성영역을 마스킹하여, 제 1 절연막의 인덕터소자 형성영역을 제외한 영역의 상부를 제거하는 제 2 공정과, 상부가 선택적으로 제거된 제 1 절연막의 각 패드전극의 위쪽부분에 각 패드전극을 노출시키는 복수의 콘택트 홀을 형성하는 제 3 공정과, 제 1 절연막의 인덕터소자 형성영역 상에, 그 양 단자가 콘택트 홀을 개재하고 각각 패드전극과 접속된 인덕터소자를 형성하는 제 4 공정을 구비한다.
본 발명의 반도체장치 제조방법에 의하면, 반도체 웨이퍼 주면 상에 제 1 절연막을 성막하고, 그 후 제 1 절연막의 인덕터소자 형성영역을 마스킹하여, 제 1 절연막의 인덕터소자 형성영역을 제외한 영역의 상부를 제거한다. 이어서, 상부가 선택적으로 제거된 제 1 절연막의 각 패드전극 위쪽부분에 각 패드전극을 노출시키는 복수의 콘택트 홀을 형성한다. 그 결과 제 1 절연막의 인덕터소자 형성영역 두께는, 콘택트 홀의 형성영역 두께보다 커지므로, 본 발명의 반도체장치를 확실하게 얻을 수 있다.
본 발명의 반도체장치 제조방법에 있어서, 제 1 절연막이 포지티브형 감광성 수지재료로 이루어지는 것이 바람직하다. 이와 같이 하면, 포지티브형 감광성 수지재료는 노광부분만이 현상에 의해 제거되므로, 제 1 절연막의 마스크영역 이외의 부분(콘택트 홀 형성부분)이라도 그 상부만을 노광하도록 하면, 제 1 절연막의 콘택트 홀 형성부분을 현상 시에도 남길 수 있다.
이 경우, 제 2 공정이 감광성 수지재료의 인덕터소자 형성영역을 마스킹하여 감광성 수지재료를 노광한 후, 감광성 수지재료의 노광부분을 현상에 의해 제거하는 공정을 포함하며, 제 3 공정이, 현상에 의해 그 상부가 선택적으로 제거된 감광성 수지재료의 패드전극 위쪽부분을 선택적으로 노광한 후, 그 노광부분을 현상에 의해 제거하는 공정을 포함하는 것이 바람직하다.
이 경우에, 제 2 공정에서의 감광성 수지재료의 노광부분 두께를, 감광성 수지재료 하부가 패드전극 위쪽부분에 소정의 해상도를 얻을 수 있을 정도의 두께가 되도록 설정하는 것이 바람직하다.
본 발명의 반도체장치의 제조방법에 있어서, 제 2 공정이 감광성 수지재료의 표면 근방에 초점을 맞추는 공정을 포함하며, 제 3 공정이, 상부가 선택적으로 제거된 감광성 수지재료의 표면 근방에 초점을 맞추는 공정을 포함하는 것이 바람직하다.
또 본 발명의 반도체장치의 제조방법에 있어서, 감광성 수지재료를 제 3 공정 후에 경화시키는 것이 바람직하다.
본 발명의 반도체장치의 제조방법에 있어서, 제 4 공정이 제 1 절연막 상에 콘택트 홀을 포함하는 전면에 걸쳐 도금시드층을 형성하는 공정과, 도금시드층의 인덕터소자 형성영역 상에 인덕터소자의 소자패턴과, 도금시드층의 인덕터소자 형성영역을 제외한 영역 상에 랜드부 및 배선의 각 패턴을 갖는 레지스트패턴을 형성하는 공정과, 레지스트패턴을 마스크로 하여 도금시드층 상에 금속막을 도금법으로 성막하는 공정과, 레지스트패턴을 제거한 후, 금속막을 마스크로 하여 도금시드층을 에칭으로 제거함으로써, 금속막으로써 인덕터소자, 랜드부 및 배선을 형성하는 공정을 포함하는 것이 바람직하다.
이 경우, 제 4 공정보다 후에, 제 1 절연막 상에 인덕터소자, 랜드부 및 배선을 포함하는 전면에 걸쳐 제 2 절연막을 형성하는 공정과, 제 2 절연막의 랜드부 위쪽부분에 개구부를 형성한 후, 형성된 개구부에 랜드부와 접속되고 또 그 상부가 상기 제 2 절연막으로부터 튀어나오도록 돌기전극을 형성하는 공정을 추가로 구비하는 것이 바람직하다.
본 발명의 반도체장치의 제조방법은, 반도체 웨이퍼에 복수의 집적회로부를 서로 구획하는 절단선이 배치되며, 제 4 공정보다 후에, 반도체 웨이퍼를 절단선으로 분할시켜 복수의 반도체칩을 형성하는 공정을 추가로 구비하는 것이 바람직하다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부 도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
(실시예)
본 발명의 실시예에 대하여 도면을 참조하면서 설명하기로 한다.
도 1은 본 발명의 실시예에 관한 WL-CSP형 반도체장치를 나타내는 사시도이며, 인덕터소자 및 일부 배선이 노출되도록 외부절연막을 부분적으로 벗겨 나타낸다.
도 2의 (a)는 도 1의 반도체장치 왼쪽의 각부 단면을 포함하는 확대사시도이며, 도 2의 (b)는 도 2의 (a) IIb-IIb선의 단면구성을 나타낸다.
도 1, 도 2의 (a) 및 도 2의 (b)에 나타낸 바와 같이, 주면에 집적회로(도시 생략)가 형성된 반도체칩(11) 주면 상에는, 보호절연막(20)을 개재하고 막 두께 4~6㎛ 정도의 제 1 절연성수지막(12)이 형성된다. 제 1 절연성수지막(12)에는, 집적회로의 패드전극(반도체소자 전극)(21)을 노출시키는 복수의 콘택트 홀(13)이 형성된다.
제 1 절연성수지막(12) 상에는, 각각의 상면에 외부단자가 될 볼 범프(돌기전극)(14)가 형성될 거의 평면원형 형태의 복수 랜드부(15)가 형성된다. 각 랜드부(15)는, 배선(16)에 의해 각 콘택트 홀(13)과 접속된다. 또 제 1 절연성수지막(12)의 복수 랜드부(15)가 상대적으로 성긴 영역에는, 그 주변영역보다 막 두께가 큰 인덕터소자 형성영역(12a)이 형성된다. 이 인덕터소자 형성영역(12a) 상에는, 양 단자가 각각 콘택트 홀(13)을 통해 패드전극(21)과 접속된 인덕터소자(17)가 형성된다.
도 1에 나타낸 바와 같이 제 1 절연성수지막(12) 상에는, 배선(16) 및 인덕터소자(17)를 피복함과 동시에, 각 랜드부(15)와 전기적으로 접속되는 볼 범프(14)를 형성하기 위한 복수의 개구부(18a)를 갖는 외부절연막으로서의 제 2 절연성수지막(18)이 형성된다.
또 도 2의 (b)에 나타낸 바와 같이, 랜드부(15), 배선(16) 및 인덕터소자(17)는, 모두가 패드전극(21) 쪽으로부터 순차 형성된, 예를 들어 10% 정도의 티탄을 함유하는 텅스텐합금(TiW)으로 된 장벽층(31)과, 예를 들어 구리(Cu)로 된 도금시드층(32)과, 구리로 된 본체층(33)으로 구성된다.
이와 같이 본 실시예에 관한 반도체장치는, 제 1 절연성수지막(12)의 인덕터소자 형성영역(12a)의 막 두께를, 그 주변영역 즉 콘택트 홀(13), 랜드부(15) 및 배선(16)의 각 형성영역보다 크게 함으로써, 제 1 절연성수지막(12)을 통해 인덕터소자(17)로부터 반도체칩(11)으로의 고주파신호 누설을 억제할 수 있으므로, 인덕터소자(17)에 의한 손실을 저감할 수 있다.
도 3은 본 실시예에 관한 인덕터소자 형성영역(12a)의 막 두께를 파라미터로 한 인덕터소자(17)에서 Q값의 주파수 의존성을 종래예와 비교하여 나타낸다. 도 3에 나타낸 바와 같이, 특히 주파수가 수 GHz 이상의 대역에서는, 인덕터소자 형성영역(12a)의 막 두께가 클수록 Q값이 커짐을 알 수 있다.
이하, 상기와 같이 구성된 반도체장치의 제조방법에 대하여 도면을 참조하면서 설명하기로 한다.
도 4의 (a)~(d) 내지 도 6의 (a)~(d)는 본 발명의 실시예에 관한 반도체장치 제조방법의 공정순 단면구성을 나타낸다.
우선 4의 (a)에 나타낸 바와 같이, 그 주면에 집적회로(도시 생략)와, 이 집적회로에 대한 입출력용 복수 패드전극(21)과, 각 패드전극(21)을 제외한 전면에 퇴적된, 질화실리콘(Si3N4) 등으로 이루어진 보호절연막(20)이 형성된 반도체 웨이퍼(11A)를 준비한다. 여기서 패드전극(21)은, 예를 들어 알루미늄(Al)과 실리콘(Si)의 합금(Al-Si 합금), 또는 알루미늄(Al)과 실리콘(Si)과 구리(Cu)의 합금(Al-Si-Cu 합금)을 이용한다. 이어서, 반도체 웨이퍼(11A) 상에 보호절연막(20) 및 패드전극(21)을 포함하는 전면에 걸쳐 포지티브형 감광성 수지재료인, 예를 들어 폴리벤조옥시졸(PBO) 수지재료로 된 제 1 절연성수지막(12)을 도포한다.
다음에 도 4의 (b)에 나타낸 바와 같이, 인덕터소자 형성영역(12a)을 마스킹하는 마스크패턴을 갖는 제 1 마스크(51)를 이용하여, 제 1 절연성수지막(12)에 대하여 자외선으로 제 1 회 노광을 실시함으로써, 제 1 절연성수지막(12)에 제 1 감광부(12A)를 형성한다.
다음, 도 4의 (c)에 나타낸 바와 같이, 제 1 감광부(12A)를 제 1 회 현상에 의해 제거하여, 제 1 절연성수지막(12)에 인덕터소자 형성영역(12a)을 형성한다.
다음으로, 도 4의 (d)에 나타낸 바와 같이, 각 패드전극(21)과 대향하는 위치에 콘택트 홀의 개구패턴을 갖는 제 2 마스크(52)를 이용하여, 제 1 회 현상으로 그 상부가 제거된 제 1 절연성수지막(12)에 대하여 자외선으로 제 2 회 노광을 실시함으로써, 제 1 절연성수지막(12)의 콘택트 홀 형성영역에 제 2 감광부(12B)를 형성한다.
그 다음, 도 5의 (a)에 나타낸 바와 같이, 제 2 감광부(12B)를 제 2 회 현상으로 제거하여, 제 1 절연성수지막(12)에, 각 패드전극(21)을 노출시키는 콘택트 홀(13)을 형성한다. 따라서 이들 2 회의 노광 및 현상공정에 의해, 제 1 절연성수지막(12)은 그 막 두께를, 인덕터소자 형성영역(12a)에서는 인덕터소자에 의한 리크손실을 억제할 수 있을 정도로 두껍게 할 수 있는 한편, 콘택트 홀(13) 형성부분에서는 콘택트 홀(13)을 원하는 해상도로 확실하게 형성할 수 있을 정도로 얇게 할 수 있다.
여기서, 도 4의 (b)에 나타내는 제 1 회 노광공정에서는, 제 1 절연성수지막(12)의 표면 근방에 노광광의 초점을 맞추고, 도 4의 (b)에 나타내는 제 2 회 노광공정에서는, 상부가 선택적으로 제거된 제 1 절연성수지막(12)의 표면 근방에 노광광의 초점을 맞춘다.
또 제 1 절연성수지막(12)의 콘택트 홀(13) 형성부분의 막 두께는, 그 절연성능 때문에 하한값이 결정된다. 이에 반해, 인덕터소자 형성영역(12a) 막 두께의 상한값은, 콘택트 홀(13)의 노광처리 및 현상처리를 확실하게 실시하는지 여부에 따라 결정된다. 본 실시예에서는, 제 1 절연성수지막(12)의 막 두께 하한값을, 4~6㎛ 정도로 설정하는 것이 바람직하며, 5㎛ 정도가 보다 바람직하다. 또 도 3에 나타낸 바와 같이, 인덕터소자 형성영역(12a)의 막 두께가 클수록 Q값도 커지는데, 도포 시 막 두께의 균일성 및 노광처리와 현상처리를 확실하게 실행하기 위해서는, 5~50㎛ 정도로 설정하는 것이 바람직하며, 10㎛ 정도가 보다 바람직하다. 여기서 인덕터소자 형성영역(12a)의 막 두께를 5㎛로 설정할 경우에, 콘택트 홀(13) 형성부분의 막 두께는 5㎛보다 작게 함은 물론이다. 또 본 실시예의 제 1 절연성수지막(12)의 막 두께 값은, 이 수지막(12)을 가열시켜 경화하는 포스트 큐어(포스트 베이크) 처리 후의 막 두께를 말한다.
또 제 1 절연성수지막(12)의 현상액으로는, 현상 시에 패드전극(21)을 용해시키지 않는 재료인 약 알칼리성 또는 유기계 현상액을 이용한다.
다음으로, 도 5의 (b)에 나타낸 바와 같이, 제 1 절연성수지막(12)에 대하여 소정의 포스트 큐어 처리를 실시한 후, 예를 들어 스퍼터링법으로 반도체 웨이퍼(11A) 상에 제 1 절연성수지막(12), 보호절연막(20) 및 콘택트 홀(13)로부터 노출된 패드전극(21)을 포함하는 전면에 걸쳐, 티탄텅스텐으로 된 장벽층(31) 및 구리로 된 도금시드층(32)을 퇴적시킨다.
여기서 장벽층(31) 및 도금시드층(32)을 퇴적시키기 전에, 제 1 절연성수지막(12) 표면에 대하여 플라즈마 처리를 실시하여, 그 표면을 매우 미세한 조면(粗面)화 상태로 함으로써, 제 1 절연성수지막(12)과 장벽층(31)의 밀착강도를 향상시킴과 동시에, 패드전극(21) 상에 남은 제 1 절연성수지막(12)의 현상 잔재(찌꺼기) 및 이 패드전극(21)의 표면산화막을 제거함으로써, 패드전극(21)과 장벽층(31)과의 접속저항을 저감한다. 여기서 플라즈마처리는, 패드전극(21) 및 보호절연막(20)의 에칭량에 대하여, 제 1 절연성수지막(12)을 선택적으로 에칭할 수 있으면 된다. 예를 들어 산소(O2)가스, 산소와 사불화탄소(CF4)의 혼합가스, 또는 산소와 아르곤(Ar) 혼합가스를 이용한 반응성 이온에칭(Reactive Ion Etching: RIE)을 실시하면 된다.
또 장벽막(31)은, 제 1 절연성수지막(12), 보호절연막(20) 및 패드전극(21)과의 밀착성이 높고, 또 도금시드층(32)을 에칭하는 에칭용액에 대한 내성(barrier성)을 갖는 금속이 바람직하며, 여기서는 티탄텅스텐합금(10%Ti-90%W)을 사용한다. 장벽층(31) 두께는, 도금시드층(32)의 에칭용액에 대한 내성을 고려하면, 0.2~0.5㎛ 정도가 바람직하다.
도금시드층(32)은, 배선(16) 및 인덕터소자(17)의 본체층(33)을 전해도금법으로 형성할 때의 시드층이고, 시드층 기능을 실행하기 위해 저 저항률의 금속이 바람직하며, 여기서는 구리를 사용한다. 도금시드층(32)의 두께는, 전기저항 및 석출응력과 퇴적 후 에칭의 용이성을 고려하면, 0.3~0.5㎛ 정도가 바람직하다.
다음으로 도 5의 (c)에 나타낸 바와 같이 리소그래피법으로 도금시드층(32) 상에, 배선(16) 및 인덕터소자(17)의 설계패턴을 갖는 레지스트패턴(53)을 형성한다. 여기서 레지스트패턴(53)은, 제 1 절연성수지막(12)의 인덕터소자 형성영역(12a) 상면에 있어서 8~10㎛ 정도의 두께를 갖도록 형성한다. 그 후 산소가스를 이용한 플라즈마처리를 실시하여 레지스트패턴(53) 현상에 의한 잔재를 제거한다.
다음, 도 5의 (d)에 나타낸 바와 같이 전해도금법으로, 레지스트패턴(53)을 마스크로 하여 도금시드층(32) 상에, 구리로 된 배선 등의 본체층(33)을 형성한다. 본체층(33) 두께는, 전기저항과 기계적 강도를 고려하여 10~14㎛ 정도가 바람직하다.
그 다음, 도 6의 (a)에 나타낸 바와 같이 레지스트패턴(53)을 제거한 후, 산소가스를 이용한 플라즈마처리에 의해 레지스트패턴(53)의 잔재를 제거한다.
다음으로, 도 6의 (b)에 나타낸 바와 같이, 각각이 구리로 된 본체층(33) 및 도금시드층(32)을, 장벽층(31)에 대한 에칭선택비가 높은 에칭용액, 예를 들어 과황산나트륨(Na2S2O8) 용액을 이용하여 에칭을 실시한다. 여기서는 도금시드층(32)의 두께가 본체층(33) 보다 얇으므로, 도금시드층(32)의 본체층(33)으로부터의 노출부분이 먼저 제거되고, 그 부분에 장벽층(31)이 노출된다. 이어서 본체층(33)을 마스크로 하여 과산화수소수(H2O2)를 이용한 에칭을 실시하여 장벽층(31)을 제거함으로써, 제 1 절연성수지막(12)의 인덕터소자 형성영역(12a) 상에, 양 단자가 콘택트 홀(13)을 개재하고 패드전극(21)에 접속된 원하는 설계패턴을 갖는 인덕터소자(17)가 형성된다. 이와 동시에 제 1 절연성수지막(12)의 인덕터소자 형성영역(12a)을 제외한 부분 상에, 랜드부(15)와, 한끝이 이 랜드부(15)와 접속되고 다른 끝이 콘택트 홀(13)을 개재하고 패드전극(21)과 접속되는 배선(16)이 형성된다. 여기서 랜드부(15), 배선(16) 및 인덕터소자(17)는 모두, 아래쪽으로부터 순차 형성된 장벽층(31), 도금시드층(32) 및 본체층(33)에 의해 구성된다.
다음으로, 도 6의 (c)에 나타낸 바와 같이 제 1 절연성수지막(12) 상에 패터닝된 인덕터소자(17) 및 랜드부(15) 등을 포함하는 전면에 걸쳐 감광성 수지재료로 이루어진 제 2 절연성수지막(18)을 도포하고, 이어서 리소그래피법으로, 성막된 제 2 절연성수지막(18)에 랜드부(15)를 노출시키는 개구부(18a)를 형성한다. 제 2 절연성수지막(18)의 막 두께는 도포 시의 평탄성이 유지됨과 동시에, 노광처리 및 현상처리가 확실하게 행해지도록 5~10㎛ 정도로 하는 것이 바람직하다.
다음에, 도 6의 (d)에 나타낸 바와 같이, 제 2 절연성수지막(18)으로부터 노출된 랜드부(15) 상에, 예를 들어 인쇄법으로 땜페이스트재를 부착하고, 다시 가열 용융시켜 그 상부를 거의 반구형으로 함으로써, 반도체장치의 외부단자인 볼 범프(14)를 형성한다. 여기서 볼 범프(14)는, 인쇄법(인쇄용융법)에 한정되지 않으며, 땜볼 재료를 개구부(18a)에 탑재한 후, 가열로 용융시켜 형성해도 된다. 이어서 반도체 웨이퍼(11A)의 소정 절단선(11b)을 다이싱 소로 절단하여, 복수의 반도체칩(11)으로 분할한다.
이상 설명한 바와 같이 본 실시예에 관한 제조방법에 의하면, 반도체 웨이퍼(11A)의 집적회로를 피복하는 제 1 절연성수지막(12) 상에 인덕터소자(17)를 형성하기 전에, 제 1 절연성수지막(12)의 인덕터소자 형성영역(12a)의 막 두께를, 콘택트 홀(13) 형성부분보다 크게 하는 방법으로서, 제 1 절연성수지막(12)에 포지티브형 감광성 수지재료를 이용함과 동시에, 제 1 회 노광 및 현상공정에서 인덕터소자 형성영역(12a)을 패터닝하고, 제 2 회 노광 및 현상공정에서 패드전극(21)을 노출시키는 콘택트 홀(13)을 패터닝한다. 그 후 일괄시켜 제 1 절연성수지막(12)을 열경화(포스트 큐어)하므로, 제조공정을 간략화할 수 있어 보다 저원가의 반도체장치를 실현할 수 있다.
또한 제 1 회 노광 시에는 제 1 절연성수지막(12)의 표면 근방에 노광광의 초점을 맞추고, 제 2 회 노광 시에는 인덕터소자 형성영역(12a)의 패터닝에 의해 그 상부가 선택적으로 제거된 제 1 절연성수지막(12)의 표면 근방에 노광광의 초점을 맞춤으로써, 인덕터소자 형성영역(12a)과 콘택트 홀(13) 모두에 대하여 미세한 가공을 실행할 수 있다. 그 결과, 콘택트 홀(13)은, 이를 형성하는 노광 및 현상공정에서 제 1 절연성수지막(12)의 성막 시 막 두께 제한을 받을 필요가 없어진다. 더구나 제 1 절연성수지막(12)의 인덕터소자 형성영역(12a) 막 두께는, 인덕터소자(17)에 의한 리크손실을 충분히 억제할 수 있을 정도로 두껍게 할 수 있다.
여기서 본 실시예에서는, 인덕터소자 형성영역(12a)을 제 1 절연성수지막(12)과 일체로 형성하지만, 반드시 일체로 할 필요는 없으며 예를 들어, 균일한 막 두께를 갖는 제 1 절연성수지막의 인덕터소자 형성영역에 별개의 절연막을 형성함으로써, 인덕터소자 형성영역을 그 주변부 막 두께보다 두껍게 해도 된다.
또 랜드부(15), 배선(16) 및 인덕터소자(17)를 전계도금법으로 형성하지만, 이에 한정됨 없이 스퍼터링법을 이용해도 된다.
본 발명에 관한 반도체장치 및 그 제조방법에 의하면, 제 1 절연막의 인덕터소자 형성영역의 막 두께가 콘택트 홀 형성부분의 막 두께보다 크기 때문에, 고주파신호가 인덕터소자로부터 제 1 절연막을 통해 반도체칩으로 누설됨에 따른 리크손실을 저감할 수 있다. 역으로, 제 1 절연막의 콘택트 홀 형성부분의 막 두께는 인덕터소자 형성영역보다 작기 때문에, 콘택트 홀을 형성할 때 제 1 절연막이 감광성 수지재료로 된 경우라도 이 콘택트 홀 해상도의 상한에 영향을 받지 않으므로, 콘택트 홀을 확실하게 형성할 수 있다. 그 결과 높은 Q값을 갖는 인덕터소자가 실현되므로, 고주파 반도체장치로서의 동작특성이 확실하게 향상된다.
도 1은 본 발명의 실시예에 관한 반도체장치를 나타내며, 인덕터소자 및 일부 배선이 노출되도록 외부절연막을 부분적으로 벗긴 사시도.
도 2의 (a) 및 (b)는 본 발명의 실시예에 관한 반도체장치를 나타내며, (a)는 도 1의 일부를 확대시킨 단면 사시도이고, (b)는 (a)의 Ⅱb-Ⅱb선에서의 구성단면도.
도 3은 본 발명의 실시예에 관한 반도체장치에서 인덕터소자 형성영역의 막 두께를 파라미터로 한 인덕터소자에서 Q값의 주파수 의존성을 종래예와 비교한 그래프.
도 4의 (a)~(d)는 본 발명의 실시예에 관한 반도체장치의 제조방법을 나타내는 공정순 구성단면도.
도 5의 (a)~(d)는 본 발명의 실시예에 관한 반도체장치의 제조방법을 나타내는 공정순 구성단면도.
도 6의 (a)~(d)는 본 발명의 실시예에 관한 반도체장치의 제조방법을 나타내는 공정순 구성단면도.
도 7은 종래의 WL-CSP형 반도체장치를 나타내며, 인덕터소자 및 일부 배선이 노출되도록 외부절연막을 부분적으로 벗긴 사시도.
도 8은 WL-CSP형 반도체장치의 인덕터소자 형성영역 막 두께를 파라미터로 한 인덕터소자에서 Q값의 주파수 의존성을 나타내는 그래프.
* 도면의 주요 부분에 대한 부호의 설명 *
11 : 반도체칩 11A : 반도체 웨이퍼
11b : 절단선 12 : 제 1 절연성수지막(제 1 절연막)
12a : 인덕터소자 형성영역 12A : 제 1 감광부
12B : 제 2 감광부 13 : 콘택트 홀
14 : 볼 범프(돌기전극) 15 : 랜드부
16 : 배선 17 : 인덕터소자
18 : 제 2 절연성수지막(제 2 절연막)
18a : 개구부 20 : 보호절연막
21 : 패드전극(반도체소자 전극)
31 : 장벽층 32 : 도금시드(seed)층
33 : 본체층 51 : 제 1 마스크
52 : 제 2 마스크 53 : 레지스트패턴
Claims (14)
- 주면에 형성된 집적회로부 및 상기 주면 상에 형성되며 또 상기 집적회로부와 전기적으로 접속된 복수의 패드전극을 갖는 반도체칩과,상기 반도체칩 주면 상에 형성되고, 상기 집적회로부를 피복함과 동시에 상기 각 패드전극 상에 형성된 복수의 콘택트 홀을 갖는 절연성수지재료로 이루어지는 제 1 절연막과,상기 제 1 절연막의 인덕터소자 형성영역 상에 형성되며, 그 양 단자가 상기 콘택트 홀을 개재하고 각각 상기 패드전극과 접속된 인덕터소자를 구비하며,상기 제 1 절연막의 상기 인덕터소자 형성영역의 두께는, 상기 콘택트 홀 주변영역의 형성부분 두께보다 커지도록 형성되는 것을 특징으로 하는 반도체장치.
- 제 1 항에 있어서,상기 인덕터소자 형성영역의 두께는 5㎛ 이상 50㎛ 이하이며, 상기 콘택트 홀 주변영역의 형성부분 두께는 4㎛ 이상 6㎛ 이하인 것을 특징으로 하는 반도체장치.
- 제 1 항에 있어서,상기 제 1 절연막 상에 형성된 랜드부와,한끝이 상기 콘택트 홀을 개재하고 상기 패드전극과 접속되며, 다른 끝이 상기 랜드부와 접속된 배선을 추가로 구비하는 것을 특징으로 하는 반도체장치.
- 제 3 항에 있어서,상기 랜드부 상에 형성된 돌기전극을 추가로 구비하는 것을 특징으로 하는 반도체장치.
- 제 3 항에 있어서,상기 제 1 절연막 상에 형성되며, 상기 인덕터소자 및 배선을 피복하는 절연성 수지재료로 이루어지는 제 2 절연막을 추가로 구비하는 것을 특징으로 하는 반도체장치.
- 주면에 형성된 복수의 집적회로부 및 상기 주면 상에 형성되고 또 각각이 상기 복수의 집적회로부와 전기적으로 접속된 복수의 패드전극을 갖는 반도체 웨이퍼의 상기 주면 상에 상기 각 패드전극을 포함하는 전면에 걸쳐 제 1 절연막을 성막시키는 제 1 공정과,상기 제 1 절연막의 인덕터소자 형성영역을 마스킹하여, 상기 제 1 절연막의 상기 인덕터소자 형성영역을 제외한 영역의 상부를 제거하는 제 2 공정과,상부가 선택적으로 제거된 상기 제 1 절연막의 상기 각 패드전극의 위쪽부분에 상기 각 패드전극을 노출시키는 복수의 콘택트 홀을 형성하는 제 3 공정과,상기 제 1 절연막의 상기 인덕터소자 형성영역 상에, 그 양 단자가 상기 콘택트 홀을 개재하고 각각 상기 패드전극과 접속된 인덕터소자를 형성하는 제 4 공정을 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 6 항에 있어서,상기 제 1 절연막은, 포지티브형 감광성 수지재료로 이루어지는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 7 항에 있어서,상기 제 2 공정은, 상기 감광성 수지재료의 상기 인덕터소자 형성영역을 마스킹하여 상기 감광성 수지재료를 노광한 후, 상기 감광성 수지재료의 노광부분을 현상에 의해 제거하는 공정을 포함하며,상기 제 3 공정은, 현상에 의해 그 상부가 선택적으로 제거된 상기 감광성 수지재료의 상기 각 패드전극 위쪽부분을 선택적으로 노광한 후, 그 노광부분을 현상에 의해 제거하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 8 항에 있어서,상기 제 2 공정에서의 상기 감광성 수지재료의 노광부분 두께는, 상기 감광성 수지재료 하부가 상기 패드전극 위쪽부분에 소정의 해상도를 얻을 수 있을 정도의 두께가 되도록 설정하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 7 항 내지 제 9 항 중 어느 한 항에 있어서,상기 제 2 공정은, 상기 감광성 수지재료의 표면 근방에 초점을 맞추는 공정을 포함하며,상기 제 3 공정은, 상부가 선택적으로 제거된 상기 감광성 수지재료의 표면 근방에 초점을 맞추는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 7 항 내지 제 9 항 중 어느 한 항에 있어서,상기 감광성 수지재료는, 상기 제 3 공정 후에 경화시키는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 6 항에 있어서,상기 제 4 공정은,상기 제 1 절연막 상에 상기 콘택트 홀을 포함하는 전면에 걸쳐 도금시드층을 형성하는 공정과,상기 도금시드층의 상기 인덕터소자 형성영역 상에 상기 인덕터소자의 소자패턴과, 상기 도금시드층의 상기 인덕터소자 형성영역을 제외한 영역 상에 랜드부 및 배선의 각 패턴을 갖는 레지스트패턴을 형성하는 공정과,상기 레지스트패턴을 마스크로 하여 상기 도금시드층 상에 금속막을 도금법으로 성막하는 공정과,상기 레지스트패턴을 제거한 후, 상기 금속막을 마스크로 상기 도금시드층을 에칭으로 제거함으로써, 상기 금속막으로 상기 인덕터소자, 랜드부 및 배선을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 12 항에 있어서,상기 제 4 공정보다 후에, 상기 제 1 절연막 상에 상기 인덕터소자, 랜드부 및 배선을 포함하는 전면에 걸쳐 제 2 절연막을 형성하는 공정과,상기 제 2 절연막의 상기 랜드부 위쪽부분에 개구부를 형성한 후, 형성된 개구부에 상기 랜드부와 접속되고 또 그 상부가 상기 제 2 절연막으로부터 튀어나오도록 돌기전극을 형성하는 공정을 추가로 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 6 항 내지 제 9 항, 제 12 항 및 제 13 항 중 어느 한 항에 있어서,상기 반도체 웨이퍼는, 상기 복수의 집적회로부를 서로 구획하는 절단선이 배치되며,상기 제 4 공정보다 후에, 상기 반도체 웨이퍼를 상기 절단선으로 분할시켜 복수의 반도체칩을 형성하는 공정을 추가로 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
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