JP5414219B2 - ウエハレベルｃｓｐにおける絶縁性テスト方法及びこれに用いるｔｅｇパターン - Google Patents

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Description

本発明は、本発明はウエハレベルＣＳＰにおける絶縁性テスト方法及び、これに使用されるＴＥＧ（Test
Element Group）パターンに関する。
近年、半導体装置（半導体パッケージ）は、電子機器の小型化及び高機能化に伴って、パッケージ自体の小型化及び高密度化により多端子化を要求され、小型で且つ多端子を有するパッケージとして種々のチップスケールパッケージ（ＣＳＰ）が開発されている。
特に、複数の集積回路が形成された半導体ウエハの全面に、絶縁性樹脂膜を形成しておき、形成した絶縁性樹脂膜の上にコンタクトホールを介して集積回路のパッド電極とバンプ等の外部端子とを電気的に接続する配線を形成し、さらに、最終工程において、半導体ウエハをチップ状に分割して形成するウエハレベルＣＳＰ（ＷＬ−ＣＳＰ）は、ベアチップと同等の究極の小型パッケージを実現可能とする技術として近年注目されている。
加えて、従来は半導体チップとは別体で、いわゆる外づけ部品であったインダクタ素子を、ＷＬ−ＣＳＰ型の半導体装置における絶縁性樹脂膜の上に外部端子との配線材を利用して形成する半導体パッケージが発表されている。このインダクタ素子を有するＷＬ−ＣＳＰ型の半導体装置は、携帯機器又は無線ＬＡＮ装置等の数百ＭＨｚから数ＧＨｚのアプリケーションに適用できる超小型の半導体パッケージとしても期待されている。
以下、集積回路部を覆う絶縁性樹脂膜上に形成されたインダクタ素子を有する従来のＷＬ−ＣＳＰ型の半導体装置について簡単に説明する。
集積回路が形成された半導体チップの主面上には、パッシベーション膜を介して、絶縁性樹脂膜が形成される。絶縁性樹脂膜には、集積回路のパッド電極（図示せず）を露出する複数のコンタクトホールが形成される。絶縁性樹脂膜の上には、平面円形状の複数のランド部が形成される。また、それぞれの一端が各コンタクトホールと接続され、他端が各ランド部と接続された配線が形成される。さらに、複数のランド部が疎な領域上には、両端子がそれぞれコンタクトホールを介してパッド電極と接続されたインダクタ素子が形成される。
絶縁性樹脂膜の上には、配線及びインダクタ素子を覆うと共に、各ランド部を露出する複数の開口部を有する他の絶縁性樹脂膜が形成されており、各開口部の上には、印刷法を用いた半田ペースト材からなる外部端子が形成される。
特開２００３−３４７４１０号公報
ところで、ウエハレベルＣＳＰにおいては、通常ＴＥＧ（Test Element Group）チップを用いて半導体チップの絶縁性を確認する。図１に従来のＴＥＧチップにおける絶縁性確認パターンを示す。図１において、再配線において電位の異なる配線１２がくし刃状に対向して配置されている。電位の異なる２本の配線１２は、再配線１６上に形成されたポスト１８に接続されている。そして、これらの配線１２は最終的に半田端子に接続されて電気的な絶縁性を確認するようになっている。
しかしながら、従来のようにくし刃状の絶縁性確認パターン１２では渦巻き状の再配線パターンを有するインダクタ製品の絶縁性確認が取れないという問題点があった。渦巻き状の再配線パターンは、くし刃状の再配線パターンに比較してＵＢＭ（Under Bump Metal）膜エッチング液の攪拌性が悪い。このため、特に中心部付近のＵＢＭ膜の成形精度が低くなり、絶縁性能が劣化し易い。したがって、ＴＥＧチップのくし刃状のパターン１２を用いて「絶縁性が良好」と判定されても、製品チップのインダクタ素子の部分で実際には絶縁不良が発生している恐れがある。
本発明は上記のような状況に鑑みてなされたものであり、絶縁性能の判定精度の向上を図り得るＴＥＧチップを提供することを目的とする。
上記目的を達成するために、本発明に係る半導体装置の絶縁性テスト方法は、パッシベーション膜で被覆された回路が形成された半導体基板を準備する工程と、前記パッシベーション膜を絶縁膜で被覆する工程と、第１導電層および前記第１導電層上の第２導電層とからなる渦巻き状にレイアウトされた第１配線と前記第１配線と離間し対向した渦巻き状にレイアウトされた前記第１導電層および前記第２導電層とからなる第２配線とを含む配線対と、インダクタ素子と、を前記絶縁膜上に形成する配線形成工程と、前記配線対と前記インダクタ素子とを覆う封止部を形成する封止工程と、前記第１配線に接続される第１半田端子と前記第２配線に接続される第２半田端子とを形成する半田端子形成工程と、前記第１半田端子と前記第２半田端子とに異なる電位を与え、前記第１配線と前記第２配線との絶縁性を測定する測定工程と、を含み、前記配線形成工程において、前記第１配線と前記第２配線との距離が互いに異なる複数の配線対を形成することを特徴とする。
また、本発明に係る半導体装置は、パッシベーション膜で被覆された回路が形成された半導体基板と、前記パッシベーション膜を覆う絶縁膜と、前記絶縁膜上に形成された再配線層と、前記絶縁膜と前記再配線層とを覆う封止部と、前記封止部表面に形成され且つ前記再配線層に接続された半田端子と、を含む半導体装置であって、前記再配線層は、第１導電層および前記第１導電層上の第２導電層からなる渦巻き状にレイアウトされた第１配線と前記第１配線と離間し対向した渦巻き状にレイアウトされた前記第１導電層および前記第２導電層からなる第２配線とを各々が有する複数の配線対と、インダクタ素子と、を含み、前記複数の配線対の第１配線と第２配線との離間した距離が各々異なることを特徴とする。
上記のように、ＴＥＧパターンを渦巻き状に成形することにより、インダクタ素子を有するウエハレベルＣＳＰの絶縁性能を正確に確認することが可能となる。即ち、インダクタ素子と同様の渦巻き状のパターンを使用することにより、同一又は極めて類似の条件で絶縁性のテストを行うことができ、実際に即した結果が得られる。
図２は、本発明に適用されるＴＥＧチップの配置を示すウエハ平面図である。図に示すように、ウエハ上には実際にウエハレベルＣＳＰとなる多数のチップ１０２の他にＴＥＧチップ１１０が５カ所に形成されている。ＴＥＧチップ１１０の数及び配置は図２に示すものに限らず他の形式を採用することができる。
図３は、本発明に適用されるウエハレベルＣＳＰの構造を示す断面図である。図に示すように、シリコン基板１２０上に配線層（ＡｌやＣｕ等）１２２が設けられ、回路が形成される。配線層１２２上には、保護用の絶縁膜であるＰＶ膜１２４が形成されている。ここまでは一般的な半導体デバイスの製造方法と同じである。次に、ウエハ状態で、ＰＶ膜１２４の上にポリイミドなどの絶縁膜１２６が形成される。絶縁膜１２６の上には、ＵＢＭ（アンダー・バンプ・メタル）膜（Ｔｉ／Ｃｕ）１１１が形成され、更にその上に再配線層（Ｃｕ等）１１６が形成される。続いて、再配線層１１６の上にはポスト１１８が形成され、その周囲を封止材１３０によって封止する。その後、ポスト１１８の上に半田端子１２８を形成する。そして、ウエハをダイシングによって個片化し、個々のチップを完成させる。
図４は、本発明の第１実施例に係るＴＥＧチップ１１０の構造を示す平面図である。図４に示すＴＥＧチップ１１０は、図３に示す構造であり、再配線層１１６として渦巻き状の絶縁性確認パターン１１２が形成されている。絶縁性確認パターン１１２は、電位の異なる２本の配線が互いに離間しながら渦巻き状に対向してレイアウトされている。これらの配線１１２は、それぞれポスト１１８に接続されており、最終的にはんだ端子１２８（図３参照）に接続されている。ここで、一方の渦巻き状の配線の一端（ポスト１１８とは接続していない方の一端）は、他方の渦巻き状の配線の一端（他のポスト１１８とは接続していない方の一端）に対して近接して配置されており、渦巻き状の絶縁性確認パターン１１２の中央付近から外側に向かって、一方の渦巻き状配線と他方の渦巻き状配線とが交互に配置されるように渦巻き状の絶縁性確認パターン１１２が形成されている。なお、渦巻き状のＴＥＧパターン１１２のＬ／Ｓ（ライン・アンド・スペース）は、２０／２０μｍとする。
次に、本実施例に係るＴＥＧチップ１１０の製造工程について説明する。まず、ウエハレベルＣＳＰ製造時において、ＵＢＭ膜１１１をウェットエッチングする。この時、エッチングが不十分であると再配線１１６がショートしてしまい不良となる。絶縁性確認パターン１１２は配線ショートをモニターするためのパターンであり、ＵＢＭ膜１１１のエッチングが不十分であると、渦巻き状に対向にてレイアウトされている再配線１１２がショートする。チップの組み立て後、それぞれの配線１１２に接続されているはんだ端子１２８間の抵抗を測定して抵抗値を確認することにより絶縁性の確認が可能となる。
以上のように、本発明の第１の実施例によれば、電位の異なる配線を渦巻き状に対向してレイアウトすることにより絶縁性確認パターン１１２を形成しているため、インダクタ配線等の微細配線があるウエハレベルＣＳＰが形成された同一ウエハ上において当該ウエハレベルＣＳＰの絶縁性確認の精度向上を図ることができる。
図５は、本発明の第２実施例に係るＴＥＧチップ２１０の構造を示す平面図である。図５に示すＴＥＧチップ２１０は、図３に示す構造であり、再配線層１１６として渦巻き状の絶縁性確認パターン２１２ａ、２１２ｂが形成されている。絶縁性確認パターン２１２ａ、２１２ｂの各々は、電位の異なる２本の配線が互いに離間しながら渦巻き状に対向してレイアウトされている。これらの配線２１２ａ、２１２ｂは、それぞれポスト２１８ａ，２１８ｂに接続されており、最終的にはんだ端子１２８（図３参照）に接続されている。ここで、渦巻き状の絶縁性確認パターン２１２ａに関して、一方の渦巻き状の配線の一端（ポスト２１８ａとは接続していない方の一端）は、他方の渦巻き状の配線の一端（他のポスト２１８ａとは接続していない方の一端）に対して近接して配置されており、渦巻き状の絶縁性確認パターン２１２ａの中央付近から外側に向かって、一方の渦巻き状配線と他方の渦巻き状配線とが交互に配置されるように渦巻き状の絶縁性確認パターン２１２ａが形成されている。渦巻き状の絶縁性確認パターン２１２ｂについても、渦巻き状の絶縁性確認パターン２１２ａと同様に形成されている。なお、一方の渦巻き状ＴＥＧパターン２１２ａのＬ／Ｓ（ライン・アンド・スペース）は２０／２０μｍとし、他方の渦巻き状ＴＥＧパターン２１２ｂのＬ／Ｓ（ライン・アンド・スペース）は１５／１０μｍとする。このように、本実施例においては、Ｌ／Ｓの異なる複数のＴＥＧパターンを１つのＴＥＧチップ２１０内に形成している。
本実施例に係るＴＥＧチップ２１０の製造工程は、上述した第１実施例の場合と同様であり、重複した説明は省略する。
以上のように、本発明の第２の実施例によれば、上述した第１実施例の場合と同様に、電位の異なる配線を渦巻き状に対向してレイアウトすることにより絶縁性確認パターン２１２ａ、２１２ｂを形成しているため、インダクタ配線等の微細配線があるウエハレベルＣＳＰが形成された同一ウエハ上において当該ウエハレベルＣＳＰの絶縁性確認の精度向上を図ることができる。
更に、Ｌ／Ｓの異なる複数のＴＥＧパターンを採用することにより、絶縁性レベルの確認が更に正確にモニターできるという効果がある。
図６は、本発明に適用可能なＴＥＧパターンの他の態様を示す平面図である。本発明に係るＴＥＧパターンは、上述した第位置及び第２実施例に示す円形渦巻き状のほかに、図６（Ａ）や（Ｂ）に示すような矩形３１４や多角形状４１４とすることができる。
以上、本発明の実施例について説明したが、本発明はこれらの実施例に何ら限定されるものではなく、特許請求の範囲に示された技術的思想の範疇において変更可能なものである。本発明は、ウエハレベルＣＳＰの他にリアルサイズＣＳＰにも適用可能である。また、渦巻き状のＴＥＧパターンをＴＥＧチップ上に形成する他、テスト用ではない通常のウエハレベルＣＳＰ上に形成することも可能である。
図１は、従来のＴＥＧチップの構造を示す平面図である。 図２は、本発明に適用されるＴＥＧチップの配置を示すウエハ平面図である。 図３は、本発明に適用されるウエハレベルＣＳＰの構造を示す断面図である。 図４は、本発明の第１実施例に係るＴＥＧチップの構造を示す平面図である。 図５は、本発明の第２実施例に係るＴＥＧチップの構造を示す平面図である。 図６は、本発明に適用可能なＴＥＧパターンの他の態様を示す平面図である。
符号の説明
１１０，２１０：ＴＥＧチップ
１１２，２１２ａ，２１２ｂ，３１４，４１４：ＴＥＧパターン
１１４，２１４ａ，２１４ｂ：パターン形成領域

Claims (5)

  1. パッシベーション膜で被覆された回路が形成された半導体基板を準備する工程と、
    前記パッシベーション膜を絶縁膜で被覆する工程と、
    第１導電層および前記第１導電層上の第２導電層とからなる渦巻き状にレイアウトされた第１配線と前記第１配線と離間し対向した渦巻き状にレイアウトされた前記第１導電層および前記第２導電層とからなる第２配線とを含む配線対と、インダクタ素子と、を前記絶縁膜上に形成する配線形成工程と、
    前記配線対と前記インダクタ素子とを覆う封止部を形成する封止工程と、
    前記第１配線に接続される第１半田端子と前記第２配線に接続される第２半田端子とを形成する半田端子形成工程と、
    前記第１半田端子と前記第２半田端子とに異なる電位を与え、前記第１配線と前記第２配線との絶縁性を測定する測定工程と、を含み、
    前記配線形成工程において、前記第１配線と前記第２配線との距離が互いに異なる複数の配線対を形成することを特徴とする半導体装置の絶縁性テスト方法。
  2. 前記第１導電層をウェットエッチングにより加工する第１導電層加工工程を更に含むことを特徴とする、請求項１に記載の半導体装置の絶縁性テスト方法。
  3. パッシベーション膜で被覆された回路が形成された半導体基板と、前記パッシベーション膜を覆う絶縁膜と、前記絶縁膜上に形成された再配線層と、前記絶縁膜と前記再配線層とを覆う封止部と、前記封止部表面に形成され且つ前記再配線層に接続された半田端子と、を含む半導体装置であって、
    前記再配線層は、第１導電層および前記第１導電層上の第２導電層からなる渦巻き状にレイアウトされた第１配線と前記第１配線と離間し対向した渦巻き状にレイアウトされた前記第１導電層および前記第２導電層からなる第２配線とを各々が有する複数の配線対と、インダクタ素子と、を含み、前記複数の配線対の第１配線と第２配線との離間した距離が各々異なることを特徴とする半導体装置。
  4. 前記半田端子は、前記第１配線と接続された第１半田端子と、前記第２配線に接続された第２半田端子とを含み、前記第１半田端子と前記第２半田端子とには異なる電位が与えられ、前記第１配線と前記第２配線との絶縁性を測定することを特徴とする請求項３に記載の半導体装置。
  5. 前記第１導電層は、ウェットエッチングにより加工されることを特徴とする請求項３に記載の半導体装置。
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TWI512851B (zh) * 2012-09-01 2015-12-11 Alpha & Omega Semiconductor 帶有厚底部基座的晶圓級封裝器件及其製備方法
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0574910A (ja) * 1991-09-13 1993-03-26 Fujitsu Ltd 半導体集積回路装置
JP3176667B2 (ja) * 1991-10-30 2001-06-18 シャープ株式会社 マイクロ波回路
JP2625368B2 (ja) * 1993-12-16 1997-07-02 日本電気株式会社 半導体基板
JP2002026100A (ja) * 2000-07-04 2002-01-25 Hitachi Ltd 半導体基板および電気回路製造プロセスの検査方法並びに電気回路装置の製造方法
JP3949976B2 (ja) * 2001-04-04 2007-07-25 株式会社村田製作所 集中定数フィルタ、アンテナ共用器、および通信装置
JP3871609B2 (ja) * 2002-05-27 2007-01-24 松下電器産業株式会社 半導体装置及びその製造方法
JP2005030822A (ja) * 2003-07-09 2005-02-03 Hitachi Ltd 膜計測方法及びその装置
JP2005150452A (ja) * 2003-11-17 2005-06-09 Fujikura Ltd 半導体パッケージの製造方法
JP2005340573A (ja) * 2004-05-28 2005-12-08 Fujikura Ltd 半導体素子、半導体装置、及び半導体素子の製造方法
JP2007299904A (ja) * 2006-04-28 2007-11-15 Ebara Corp 半導体装置及びその検査方法
JP2007109989A (ja) * 2005-10-17 2007-04-26 Consortium For Advanced Semiconductor Materials & Related Technologies Ｃｍｐ方法
JP2007116041A (ja) * 2005-10-24 2007-05-10 Seiko Epson Corp 半導体装置の製造方法及び半導体装置

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