JP2010050283A - ウエハレベルcspにおける絶縁性テスト方法及びこれに用いるtegパターン - Google Patents

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Abstract

【課題】本発明の課題は、絶縁性能の判定精度の向上を図り得るTEGチップを提供することにある。
【解決手段】本発明の第1の態様は、TEGパターンを用いたウエハレベルCSPの絶縁性テスト方法において、渦巻き状のTEGパターンを用いたことを特徴とする。また、本発明の第2の態様は、インダクタ素子を有するウエハレベルCSPの絶縁性テストに使用されるTEGパターンにおいて、前記TEGパターンは、渦巻き状に成形されていることを特徴とする。
【選択図】図3

Description

本発明は、本発明はウエハレベルCSPにおける絶縁性テスト方法及び、これに使用されるTEG(Test
Element Group)パターンに関する。
近年、半導体装置(半導体パッケージ)は、電子機器の小型化及び高機能化に伴って、パッケージ自体の小型化及び高密度化により多端子化を要求され、小型で且つ多端子を有するパッケージとして種々のチップスケールパッケージ(CSP)が開発されている。
特に、複数の集積回路が形成された半導体ウエハの全面に、絶縁性樹脂膜を形成しておき、形成した絶縁性樹脂膜の上にコンタクトホールを介して集積回路のパッド電極とバンプ等の外部端子とを電気的に接続する配線を形成し、さらに、最終工程において、半導体ウエハをチップ状に分割して形成するウエハレベルCSP(WL−CSP)は、ベアチップと同等の究極の小型パッケージを実現可能とする技術として近年注目されている。
加えて、従来は半導体チップとは別体で、いわゆる外づけ部品であったインダクタ素子を、WL−CSP型の半導体装置における絶縁性樹脂膜の上に外部端子との配線材を利用して形成する半導体パッケージが発表されている。このインダクタ素子を有するWL−CSP型の半導体装置は、携帯機器又は無線LAN装置等の数百MHzから数GHzのアプリケーションに適用できる超小型の半導体パッケージとしても期待されている。
以下、集積回路部を覆う絶縁性樹脂膜上に形成されたインダクタ素子を有する従来のWL−CSP型の半導体装置について簡単に説明する。
集積回路が形成された半導体チップの主面上には、パッシベーション膜を介して、絶縁性樹脂膜が形成される。絶縁性樹脂膜には、集積回路のパッド電極(図示せず)を露出する複数のコンタクトホールが形成される。絶縁性樹脂膜の上には、平面円形状の複数のランド部が形成される。また、それぞれの一端が各コンタクトホールと接続され、他端が各ランド部と接続された配線が形成される。さらに、複数のランド部が疎な領域上には、両端子がそれぞれコンタクトホールを介してパッド電極と接続されたインダクタ素子が形成される。
絶縁性樹脂膜の上には、配線及びインダクタ素子を覆うと共に、各ランド部を露出する複数の開口部を有する他の絶縁性樹脂膜が形成されており、各開口部の上には、印刷法を用いた半田ペースト材からなる外部端子が形成される。
特開2003−347410号公報
ところで、ウエハレベルCSPにおいては、通常TEG(Test Element Group)チップを用いて半導体チップの絶縁性を確認する。図1に従来のTEGチップにおける絶縁性確認パターンを示す。図1において、再配線において電位の異なる配線12がくし刃状に対向して配置されている。電位の異なる2本の配線12は、再配線16上に形成されたポスト18に接続されている。そして、これらの配線12は最終的に半田端子に接続されて電気的な絶縁性を確認するようになっている。
しかしながら、従来のようにくし刃状の絶縁性確認パターン12では渦巻き状の再配線パターンを有するインダクタ製品の絶縁性確認が取れないという問題点があった。渦巻き状の再配線パターンは、くし刃状の再配線パターンに比較してUBM(Under Bump Metal)膜エッチング液の攪拌性が悪い。このため、特に中心部付近のUBM膜の成形精度が低くなり、絶縁性能が劣化し易い。したがって、TEGチップのくし刃状のパターン12を用いて「絶縁性が良好」と判定されても、製品チップのインダクタ素子の部分で実際には絶縁不良が発生している恐れがある。
本発明は上記のような状況に鑑みてなされたものであり、絶縁性能の判定精度の向上を図り得るTEGチップを提供することを目的とする。
上記目的を達成するために、本発明の第1の態様は、TEGパターンを用いたウエハレベルCSPの絶縁性テスト方法において、渦巻き状のTEGパターンを用いたことを特徴とする。ここで、「渦巻き状」とはインダクタ素子と同様の螺旋状を意味し、インダクタ素子のL/Sに適合させることが好ましい。
また、本発明の第2の態様は、インダクタ素子を有するウエハレベルCSPの絶縁性テストに使用されるTEGパターンにおいて、前記TEGパターンは、渦巻き状に成形されていることを特徴とする。
上記のように、TEGパターンを渦巻き状に成形することにより、インダクタ素子を有するウエハレベルCSPの絶縁性能を正確に確認することが可能となる。即ち、インダクタ素子と同様の渦巻き状のパターンを使用することにより、同一又は極めて類似の条件で絶縁性のテストを行うことができ、実際に即した結果が得られる。
図2は、本発明に適用されるTEGチップの配置を示すウエハ平面図である。図に示すように、ウエハ上には実際にウエハレベルCSPとなる多数のチップ102の他にTEGチップ110が5カ所に形成されている。TEGチップ110の数及び配置は図2に示すものに限らず他の形式を採用することができる。
図3は、本発明に適用されるウエハレベルCSPの構造を示す断面図である。図に示すように、シリコン基板120上に配線層(AlやCu等)122が設けられ、回路が形成される。配線層122上には、保護用の絶縁膜であるPV膜124が形成されている。ここまでは一般的な半導体デバイスの製造方法と同じである。次に、ウエハ状態で、PV膜124の上にポリイミドなどの絶縁膜126が形成される。絶縁膜126の上には、UBM(アンダー・バンプ・メタル)膜(Ti/Cu)111が形成され、更にその上に再配線層(Cu等)116が形成される。続いて、再配線層116の上にはポスト118が形成され、その周囲を封止材130によって封止する。その後、ポスト118の上に半田端子128を形成する。そして、ウエハをダイシングによって個片化し、個々のチップを完成させる。
図4は、本発明の第1実施例に係るTEGチップ110の構造を示す平面図である。図4に示すTEGチップ110は、図3に示す構造であり、再配線層116として渦巻き状の絶縁性確認パターン112が形成されている。絶縁性確認パターン112は、電位の異なる2本の配線が互いに離間しながら渦巻き状に対向してレイアウトされている。これらの配線112は、それぞれポスト118に接続されており、最終的にはんだ端子128(図3参照)に接続されている。ここで、一方の渦巻き状の配線の一端(ポスト118とは接続していない方の一端)は、他方の渦巻き状の配線の一端(他のポスト118とは接続していない方の一端)に対して近接して配置されており、渦巻き状の絶縁性確認パターン112の中央付近から外側に向かって、一方の渦巻き状配線と他方の渦巻き状配線とが交互に配置されるように渦巻き状の絶縁性確認パターン112が形成されている。なお、渦巻き状のTEGパターン112のL/S(ライン・アンド・スペース)は、20/20μmとする。
次に、本実施例に係るTEGチップ110の製造工程について説明する。まず、ウエハレベルCSP製造時において、UBM膜111をウェットエッチングする。この時、エッチングが不十分であると再配線116がショートしてしまい不良となる。絶縁性確認パターン112は配線ショートをモニターするためのパターンであり、UBM膜111のエッチングが不十分であると、渦巻き状に対向にてレイアウトされている再配線112がショートする。チップの組み立て後、それぞれの配線112に接続されているはんだ端子128間の抵抗を測定して抵抗値を確認することにより絶縁性の確認が可能となる。
以上のように、本発明の第1の実施例によれば、電位の異なる配線を渦巻き状に対向してレイアウトすることにより絶縁性確認パターン112を形成しているため、インダクタ配線等の微細配線があるウエハレベルCSPが形成された同一ウエハ上において当該ウエハレベルCSPの絶縁性確認の精度向上を図ることができる。
図5は、本発明の第2実施例に係るTEGチップ210の構造を示す平面図である。図5に示すTEGチップ210は、図3に示す構造であり、再配線層116として渦巻き状の絶縁性確認パターン212a、212bが形成されている。絶縁性確認パターン212a、212bの各々は、電位の異なる2本の配線が互いに離間しながら渦巻き状に対向してレイアウトされている。これらの配線212a、212bは、それぞれポスト218a,218bに接続されており、最終的にはんだ端子128(図3参照)に接続されている。ここで、渦巻き状の絶縁性確認パターン212aに関して、一方の渦巻き状の配線の一端(ポスト218aとは接続していない方の一端)は、他方の渦巻き状の配線の一端(他のポスト218aとは接続していない方の一端)に対して近接して配置されており、渦巻き状の絶縁性確認パターン212aの中央付近から外側に向かって、一方の渦巻き状配線と他方の渦巻き状配線とが交互に配置されるように渦巻き状の絶縁性確認パターン212aが形成されている。渦巻き状の絶縁性確認パターン212bについても、渦巻き状の絶縁性確認パターン212aと同様に形成されている。なお、一方の渦巻き状TEGパターン212aのL/S(ライン・アンド・スペース)は20/20μmとし、他方の渦巻き状TEGパターン212bのL/S(ライン・アンド・スペース)は15/10μmとする。このように、本実施例においては、L/Sの異なる複数のTEGパターンを1つのTEGチップ210内に形成している。
本実施例に係るTEGチップ210の製造工程は、上述した第1実施例の場合と同様であり、重複した説明は省略する。
以上のように、本発明の第2の実施例によれば、上述した第1実施例の場合と同様に、電位の異なる配線を渦巻き状に対向してレイアウトすることにより絶縁性確認パターン212a、212bを形成しているため、インダクタ配線等の微細配線があるウエハレベルCSPが形成された同一ウエハ上において当該ウエハレベルCSPの絶縁性確認の精度向上を図ることができる。
更に、L/Sの異なる複数のTEGパターンを採用することにより、絶縁性レベルの確認が更に正確にモニターできるという効果がある。
図6は、本発明に適用可能なTEGパターンの他の態様を示す平面図である。本発明に係るTEGパターンは、上述した第位置及び第2実施例に示す円形渦巻き状のほかに、図6(A)や(B)に示すような矩形314や多角形状414とすることができる。
以上、本発明の実施例について説明したが、本発明はこれらの実施例に何ら限定されるものではなく、特許請求の範囲に示された技術的思想の範疇において変更可能なものである。本発明は、ウエハレベルCSPの他にリアルサイズCSPにも適用可能である。また、渦巻き状のTEGパターンをTEGチップ上に形成する他、テスト用ではない通常のウエハレベルCSP上に形成することも可能である。
図1は、従来のTEGチップの構造を示す平面図である。 図2は、本発明に適用されるTEGチップの配置を示すウエハ平面図である。 図3は、本発明に適用されるウエハレベルCSPの構造を示す断面図である。 図4は、本発明の第1実施例に係るTEGチップの構造を示す平面図である。 図5は、本発明の第2実施例に係るTEGチップの構造を示す平面図である。 図6は、本発明に適用可能なTEGパターンの他の態様を示す平面図である。
符号の説明
110,210:TEGチップ
112,212a,212b,314,414:TEGパターン
114,214a,214b:パターン形成領域

Claims (9)

  1. TEGパターンを用いたウエハレベルCSPの絶縁性テスト方法において、
    渦巻き状のTEGパターンを用いたことを特徴とする絶縁性テスト方法。
  2. 前記ウエハレベルCSPは、インダクタ素子を有することを特徴とする請求項1に記載の絶縁性テスト方法。
  3. 前記TEGパターンは、テスト用のTEGチップ内に形成されていることを特徴とする請求項1又は2に記載の絶縁性テスト方法。
  4. 前記TEGパターンは、1つのチップにL/S(ライン・アンド・スペース)の異なる複数のパターンを有することを特徴とする請求項3に記載の絶縁性テスト方法。
  5. 前記TEGパターンは、通常のウエハレベルCSP用チップ内に形成されていることを特徴とする請求項1又は2に記載の絶縁性テスト方法。
  6. インダクタ素子を有するウエハレベルCSPの絶縁性テストに使用されるTEGパターンにおいて、
    前記TEGパターンは、渦巻き状に成形されていることを特徴とするTEGパターン。
  7. 前記TEGパターンは、テスト用のTEGチップ内に形成されていることを特徴とする請求項5又は6に記載のTEGパターン。
  8. 前記TEGパターンは、1つのチップにL/S(ライン・アンド・スペース)の異なる複数のパターンを有することを特徴とする請求項7に記載のTEGパターン。
  9. 前記TEGパターンは、通常のウエハレベルCSP用チップ内に形成されていることを特徴とする請求項5又は6に記載のTEGパターン。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI512851B (zh) * 2012-09-01 2015-12-11 Alpha & Omega Semiconductor 帶有厚底部基座的晶圓級封裝器件及其製備方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9721854B2 (en) 2012-12-05 2017-08-01 International Business Machines Corporation Structure and method for in-line defect non-contact tests
KR20210000530A (ko) 2019-06-25 2021-01-05 삼성전자주식회사 칩 적층 반도체 패키지 및 그 제조 방법

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0574910A (ja) * 1991-09-13 1993-03-26 Fujitsu Ltd 半導体集積回路装置
JPH05121908A (ja) * 1991-10-30 1993-05-18 Sharp Corp マイクロ波回路
JPH07169816A (ja) * 1993-12-16 1995-07-04 Nec Corp 半導体装置及びその選別方法
JP2002026100A (ja) * 2000-07-04 2002-01-25 Hitachi Ltd 半導体基板および電気回路製造プロセスの検査方法並びに電気回路装置の製造方法
JP2003347410A (ja) * 2002-05-27 2003-12-05 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2005030822A (ja) * 2003-07-09 2005-02-03 Hitachi Ltd 膜計測方法及びその装置
JP2005150452A (ja) * 2003-11-17 2005-06-09 Fujikura Ltd 半導体パッケージの製造方法
JP2005340573A (ja) * 2004-05-28 2005-12-08 Fujikura Ltd 半導体素子、半導体装置、及び半導体素子の製造方法
JP2007109989A (ja) * 2005-10-17 2007-04-26 Consortium For Advanced Semiconductor Materials & Related Technologies Cmp方法
JP2007116041A (ja) * 2005-10-24 2007-05-10 Seiko Epson Corp 半導体装置の製造方法及び半導体装置
JP2007299904A (ja) * 2006-04-28 2007-11-15 Ebara Corp 半導体装置及びその検査方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3949976B2 (ja) * 2001-04-04 2007-07-25 株式会社村田製作所 集中定数フィルタ、アンテナ共用器、および通信装置

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0574910A (ja) * 1991-09-13 1993-03-26 Fujitsu Ltd 半導体集積回路装置
JPH05121908A (ja) * 1991-10-30 1993-05-18 Sharp Corp マイクロ波回路
JPH07169816A (ja) * 1993-12-16 1995-07-04 Nec Corp 半導体装置及びその選別方法
JP2002026100A (ja) * 2000-07-04 2002-01-25 Hitachi Ltd 半導体基板および電気回路製造プロセスの検査方法並びに電気回路装置の製造方法
JP2003347410A (ja) * 2002-05-27 2003-12-05 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2005030822A (ja) * 2003-07-09 2005-02-03 Hitachi Ltd 膜計測方法及びその装置
JP2005150452A (ja) * 2003-11-17 2005-06-09 Fujikura Ltd 半導体パッケージの製造方法
JP2005340573A (ja) * 2004-05-28 2005-12-08 Fujikura Ltd 半導体素子、半導体装置、及び半導体素子の製造方法
JP2007109989A (ja) * 2005-10-17 2007-04-26 Consortium For Advanced Semiconductor Materials & Related Technologies Cmp方法
JP2007116041A (ja) * 2005-10-24 2007-05-10 Seiko Epson Corp 半導体装置の製造方法及び半導体装置
JP2007299904A (ja) * 2006-04-28 2007-11-15 Ebara Corp 半導体装置及びその検査方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI512851B (zh) * 2012-09-01 2015-12-11 Alpha & Omega Semiconductor 帶有厚底部基座的晶圓級封裝器件及其製備方法

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