TWI795617B - 半導體元件 - Google Patents

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TWI795617B
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bonding pad
layer
opening
dielectric layer
redistribution
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林員梃
張哲偉
王啟宇
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日月光半導體製造股份有限公司
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Abstract

本發明提供一種半導體元件，其包括一第一半導體晶粒、一第二半導體晶粒、一介電層、一第一重布層及一第二重布層。該第一半導體晶粒包括一第一接合墊及一第二接合墊。該第二半導體晶粒包括一第三接合墊及一第四接合墊。該介電層覆蓋該第一半導體晶粒及該第二半導體晶粒，且界定曝露該第一接合墊及該第二接合墊之一第一開口及曝露該第三接合墊及該第四接合墊之一第二開口。該第一重布層位於該介電層上，且電連接該第一接合墊與該第三接合墊。該第二重布層位於該介電層上，且電連接該第二接合墊與該第四接合墊。

Description

半導體元件
本發明係關於半導體元件及製造方法，且係關於包括界定曝露複數個接合墊之開口的介電層的半導體元件，及其製造方法。
習知地，扇出型晶圓級封裝結構(fan-out wafer level packaging structure)含有多個半導體晶粒、環繞半導體晶粒之封裝體(encapsulant)，及電連接半導體晶粒之至少一個重布層(redistribution layer)，其中該重布層配置於在半導體晶粒及封裝體上之介電層上。介電層可界定曝露晶粒之至少一個接合墊的開口，且重布層可延伸至該開口中以接觸接合墊。然而，介電層之開口之側壁上的重布層之間的短路並不會直接被偵測到。
在一些實施例中，一種半導體元件包括一第一半導體晶粒、一第二半導體晶粒、一介電層、一第一重布層及一第二重布層。該第一半導體晶粒包括一第一接合墊及一第二接合墊。該第二半導體晶粒包括一第三接合墊及一第四接合墊。該介電層覆蓋該第一半導體晶粒及該第二半導體晶粒，且界定曝露該第一接合墊及該第二接合墊之一第一開口及曝 露該第三接合墊及該第四接合墊之一第二開口。該第一重布層位於該介電層上，且電連接該第一接合墊與該第三接合墊。該第二重布層位於該介電層上，且電連接該第二接合墊與該第四接合墊。
在一些實施例中，一種半導體元件包括一半導體晶粒及一介電層。該半導體晶粒具有一表面，且包括一第一接合墊、一第二接合墊及一第一鈍化層。該第一接合墊鄰近於該半導體晶粒之表面。該第二接合墊鄰近於該半導體晶粒之表面。該第一鈍化層鄰近於該半導體晶粒之表面。該第一鈍化層環繞並曝露該第一接合墊及該第二接合墊。該介電層覆蓋該半導體晶粒，且界定曝露該第一接合墊及該第二接合墊之一第一開口及在一非接合墊區中之一量測開口。
在一些實施例中，一種用於製造一半導體元件之方法包括：(a)提供一第一半導體晶粒，其包括一第一接合墊及一第二接合墊；(b)安置一第二半導體晶粒鄰近於該第一半導體晶粒，其中該第二半導體晶粒包括一第三接合墊及一第四接合墊；(c)形成一介電層以覆蓋該第一半導體晶粒及該第二半導體晶粒；及(d)在該介電層中形成一第一開口、一第二開口及一量測開口，其中該第一開口曝露該第一接合墊及該第二接合墊，該第二開口曝露該第三接合墊及該第四接合墊，且該量測開口係在一非接合墊區中。
1:半導體元件
1a:半導體元件
1b:半導體元件
1c:半導體元件
1d:半導體元件
2:第一半導體晶粒
3:第二半導體晶粒
4:半導體封裝結構
12:第一介電層
13:圖案化電路層
13a:圖案化電路層
13c:上部圖案化電路層
14:第一重布層
14a:第一重布層
14c:第一重布層
15:第二介電層
16:第二重布層
16a:第二重布層
16c:第二重布層
17:保護層
18:封裝體
19:量測電路
19a:第一梳形電路
19b:第二梳形電路
19c:量測電路
20:第一主體
22:第一接合墊
23:第一鈍化層
24:第二接合墊
30:第二主體
32:第三接合墊
32':第三接合墊
32a:第三接合墊
33:第二鈍化層
34:第四接合墊
34':第四接合墊
34a:第四接合墊
42:基板
44:底填充料
46:外部連接元件
52:載體
54:接著層
56:切割線
58:單元
60:金屬層
122:第一開口
124:第二開口
124a:第二開口
126:第三開口
128:量測開口
141:第一部分
142:第二部分
143:第三部分
152:第一開口
154:第二開口
158:量測開口
161:第一部分
162:第二部分
163:第三部分
171:開口
181:頂面
182:底面
191:第一導電片段
192:第二導電片段
193:第一連接片段
194:第二連接片段
195:第一測試襯墊
196:第二測試襯墊
197:第三測試襯墊
198:第四測試襯墊
201:頂面
202:底面
231:開口
301:頂面
302:底面
331:開口
521:第一表面
522:第二表面
1221:側壁
1281:第一側壁
1282:第二側壁
1283:底面
當結合附圖閱讀時，自以下詳細描述最佳地理解本發明之一些實施例的態樣。應注意，各種結構可能未按比例繪製，且各種結構之尺寸可出於論述清晰起見任意增大或減小。
圖1說明根據本發明之一些實施例之半導體元件的俯視 圖。
圖2說明圖1中所展示之區域「A」的放大視圖。
圖3說明圖2中所展示之區域「B」的放大視圖。
圖4說明圖3之立體圖。
圖5說明沿圖1中所展示之半導體元件之線5-5截得的截面圖。
圖6說明圖1之半導體元件之量測電路的立體放大視圖。
圖7說明根據本發明之一些實施例之半導體元件的俯視圖。
圖8說明根據本發明之一些實施例之半導體元件的俯視圖。
圖9說明根據本發明之一些實施例之半導體元件的俯視圖。
圖10說明沿圖9中所展示之半導體元件之線10-10截得的截面圖。
圖11說明根據本發明之一些實施例之半導體元件的截面圖。
圖12說明根據本發明之一些實施例之半導體封裝結構的截面圖。
圖13說明根據本發明之一些實施例之用於製造半導體元件的方法之實例的一或多個階段。
圖14說明根據本發明之一些實施例之用於製造半導體元件的方法之實例的一或多個階段。
圖15說明根據本發明之一些實施例之用於製造半導體元件的方法之實例的一或多個階段。
圖16說明根據本發明之一些實施例之用於製造半導體元件的方法之實例的一或多個階段。
圖17說明根據本發明之一些實施例之用於製造半導體元件的方法之實例的一或多個階段。
圖18說明根據本發明之一些實施例之用於製造半導體元件的方法之實例的一或多個階段。
圖19說明圖18之俯視圖
圖20說明根據本發明之一些實施例之用於製造半導體元件的方法之實例的一或多個階段。
圖21說明根據本發明之一些實施例之用於製造半導體元件的方法之實例的一或多個階段。
圖22說明圖21之俯視圖。
貫穿該等圖式及實施方式使用共同參考編號以指示相同或類似組件。自結合隨附圖式獲取之以下實施方式將容易理解本發明之實施例。
以下揭示內容提供用於實施所提供的標的物之不同特徵的許多不同實施例或實例。在下文描述組件及配置之特定實例以闡明本發明之特定態樣。當然，此等組件及配置僅為實例且不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或上之形成可包括第一特徵及第二特徵直接接觸地形成或安置之實施例，且亦可包括額外特徵可在 第一特徵與第二特徵之間形成或安置，使得第一特徵及第二特徵可不直接接觸之實施例。另外，本發明可在各種實例中重複參考編號及/或字母。此重複係出於簡單性及清晰之目的且本身不指示所論述之各種實施例及/或組態之間的關係。
扇出型晶圓級封裝結構可含有多個半導體晶粒、環繞該等半導體晶粒之一封裝體及電連接該等半導體晶粒之至少一個重布層。該等半導體晶粒中之每一者可包括複數個接合墊及一鈍化層。該鈍化層可界定對應於該等接合墊中之各別者的複數個開口以曝露該等接合墊中之各別者。在對比實施例中，扇出型晶圓級封裝結構可進一步含有覆蓋半導體晶粒之鈍化層及封裝體的介電層。重布層可配置於介電層上。介電層可界定複數個開口以曝露該等半導體晶粒中之每一者的至少一個接合墊，且重布層可延伸至介電層之開口中以接觸接合墊。在一個實例中，介電層之開口的寬度可小於鈍化層之開口的寬度，且介電層之開口可位於鈍化層之開口內。因此，介電層之一些部分可延伸至鈍化層之開口中。然而，在另一實例中，鈍化層之開口的寬度可減小至相對較小值(諸如小於30微米)，而介電層之開口可並不減小至此較小值。因此，介電層之開口的寬度可大於鈍化層之開口的寬度，且介電層可不延伸至鈍化層之開口中。
然而，接合墊之密度增大；因此，接合墊之間的間距(pitch)(亦即，鈍化層之開口之間的間距)減小。重布層難以牢固地立於兩個接合墊之間(亦即，鈍化層之兩個開口之間)的空間。另外，重布層可經以下步驟而形成。整個金屬層可形成於介電層之頂面上及介電層之開口中。接著，金屬層之部分可被蝕刻掉以便形成包括複數個重布層之圖案化電路層。然而，在蝕刻製程期間，可不完全移除待蝕刻的金屬層之部分。 亦即，待蝕刻的金屬層之一些部分可能會殘留。因此，殘餘金屬可引起介電層之頂面上的重布層與介電層之開口的側壁上的重布層之間的短路，如此會導致扇出型晶圓級封裝結構發生故障。然而，通常不會藉由將測試裝置之探針實施至重布層而直接偵測到此短路，此係由於重布層在與探針接觸之後會被損壞。
本發明之至少一些實施例提供一種包括界定曝露半導體晶粒之複數個接合墊的複數個開口之介電層的半導體元件。在一些實施例中，介電層可進一步界定在非接合墊區中之量測開口以供量測電路安置。可針對量測電路進行電流洩漏量測(current leakage measurement)以模擬重布層之情況。本發明之至少一些實施例進一步提供用於製造半導體元件之技術。
圖1說明根據本發明之一些實施例之半導體元件1的俯視圖。圖2說明圖1中所展示之區域「A」的放大視圖。圖3說明圖2中所展示之區域「B」的放大視圖。圖4說明圖3之立體圖。圖5說明沿圖1中所展示之半導體元件1之線5-5截得的截面圖。半導體元件1包括第一半導體晶粒2、第二半導體晶粒3、第一介電層12、圖案化電路層13及封裝體18。
如圖1及圖5中所展示，第一半導體晶粒2包括第一主體20、複數個接合墊(包括例如第一接合墊22及第二接合墊24)及第一鈍化層23。第一主體20之材料可包括矽。第一主體20具有頂面201及與頂面201相對之底面202。第一主體20之頂面201可為主動表面(active surface)，且第一主體20之底面202可為背側表面(backside surface)。接合墊(包括例如第一接合墊22及第二接合墊24)之材料可為諸如金、鋁或銅之導電金屬。接合墊(包括例如第一接合墊22及第二接合墊24)鄰近於第一主體20之 頂面201而安置。第一鈍化層23之材料可包括氮化矽或氧化矽。第一鈍化層23鄰近於第一主體20之頂面201而形成或安置以覆蓋接合墊(包括例如第一接合墊22及第二接合墊24)之部分。第一鈍化層23界定複數個開口231以曝露接合墊(包括例如第一接合墊22及第二接合墊24)中之各別者。亦即，第一鈍化層23環繞並曝露接合墊(包括例如第一接合墊22及第二接合墊24)。
第二半導體晶粒3之大小可與第一半導體晶粒2之大小相同或不同。第二半導體晶粒3包括第二主體30、複數個接合墊(包括例如第三接合墊32及第四接合墊34)及第二鈍化層33。第二主體30之材料可包括矽。第二主體30具有頂面301及與頂面301相對之底面302。第二主體30之頂面301可為主動表面，且第二主體30之底面302可為背側表面。接合墊(包括例如第三接合墊32及第四接合墊34)之材料可為諸如金、鋁或銅之導電金屬。接合墊(包括例如第三接合墊32及第四接合墊34)鄰近於第二主體30之頂面301而安置。第二鈍化層33之材料可包括氮化矽或氧化矽。第二鈍化層33鄰近於第二主體30之頂面301而形成或安置以覆蓋接合墊(包括例如第三接合墊32及第四接合墊34)之部分。第二鈍化層33界定複數個開口331以曝露接合墊(包括例如第三接合墊32及第四接合墊34)中之各別者。亦即，第二鈍化層33環繞並曝露接合墊(包括例如第三接合墊32及第四接合墊34)。在一個實施例中，第二半導體晶粒3之第二鈍化層33的頂面可與第一半導體晶粒2之第一鈍化層23的頂面大致上共面。
封裝體18(例如，模製化合物(molding compound))覆蓋第一半導體晶粒2之至少一部分、第二半導體晶粒3之至少一部分及第一介電層12之至少一部分。封裝體18具有頂面181及與頂面181相對之底面 182。如圖5中所示，封裝體18之頂面181並不與第一半導體晶粒2之第一鈍化層23的頂面及第二半導體晶粒3之第二鈍化層33的頂面共面。封裝體18之頂面181低於第一半導體晶粒2之第一鈍化層23的頂面及第二半導體晶粒3之第二鈍化層33的頂面。封裝體18之底面182低於第一半導體晶粒2之第一主體20的底面202及第二半導體晶粒3之第二主體30的底面302。因此，封裝體18覆蓋第一半導體晶粒2之底部部分及第二半導體晶粒3之底部部分。
第一介電層12形成或位於第一半導體晶粒2之第一鈍化層23、第二半導體晶粒3之第二鈍化層33及封裝體18上，以便覆蓋並接觸第一半導體晶粒2之第一鈍化層23、第二半導體晶粒3之第二鈍化層33及封裝體18。第一介電層12之材料可包括固化光可成像介電質(photoimageable dielectric,PID)材料，諸如環氧樹脂或包括光引發劑之聚醯亞胺(polyimide，PI)或另一樹脂材料。第一介電層12可界定複數個開口(包括例如第一開口122、第二開口124、第三開口126及量測開口128)。如圖2、圖3及圖5中所示，第一開口122曝露第一半導體晶粒2之複數個接合墊(包括例如第一接合墊22及第二接合墊24)、第一鈍化層23之複數個開口231及第一鈍化層23之一部分。亦即，第一半導體晶粒2之複數個接合墊(包括例如第一接合墊22及第二接合墊24)、第一鈍化層23之複數個開口231及第一鈍化層23之一部分位於第一介電層12之第一開口122中。第一介電層12之第一開口122的大小(例如寬度)大於第一鈍化層23之開口231的大小。第一介電層12不延伸至第一鈍化層23之開口231中以接觸第一半導體晶粒2之接合墊(包括例如第一接合墊22及第二接合墊24)。
如圖2中所示，第二開口124曝露第二半導體晶粒3之複數 個接合墊(包括例如第三接合墊32及第四接合墊34)、第二鈍化層33之複數個開口331，及第二鈍化層33之一部分。亦即，第二半導體晶粒3之複數個接合墊(包括例如第三接合墊32及第四接合墊34)、第二鈍化層33之複數個開口331及第二鈍化層33之一部分位於第一介電層12之第二開口124中。第一介電層12之第二開口124的大小(例如寬度)大於第二鈍化層33之開口331的大小。第一介電層12不延伸至第二鈍化層33之開口331中以接觸第二半導體晶粒3之接合墊(包括例如第三接合墊32及第四接合墊34)。在一個實施例中，第二開口124之大小(例如寬度及深度)可大致上等於第一開口122之大小。
如圖2中所示，第三開口126鄰近於第一開口122及第二開口124而安置。如圖2及圖5中所示，第三開口126曝露第二半導體晶粒3之複數個接合墊(包括例如第三接合墊32a及第四接合墊34a)、第二鈍化層33之複數個開口331，及第二鈍化層33之一部分。亦即，第二半導體晶粒3之複數個接合墊(包括例如第三接合墊32a及第四接合墊34a)、第二鈍化層33之複數個開口331及第二鈍化層33之一部分位於第一介電層12之第三開口126中。第一介電層12之第三開口126的大小(例如寬度)大於第二鈍化層33之開口331的大小。第一介電層12不延伸至第二鈍化層33之開口331中以接觸第二半導體晶粒3之接合墊(包括例如第三接合墊32a及第四接合墊34a)。在一個實施例中，第三開口126之大小(例如寬度及深度)可大致上等於第二開口124之大小。
如圖1中所示，第一開口122、第二開口124及第三開口126位於接合墊區(bonding pad region)中。亦即，在第一開口122、第二開口124及第三開口126內或對應於第一開口122、第二開口124及第三開口 12之位置具有接合墊。相對而言，量測開口128位於非接合墊區中。亦即，在量測開口128內或對應於量測開口128之位置並不具有或不存在接合墊。在一個實施例中，量測開口128位於對應於第一半導體晶粒2及第二半導體晶粒3外部的位置處。因此，量測開口128可曝露第一介電層12之一部分或封裝體18之一部分。在一個實施例中，量測開口128之大小(例如寬度及深度)可大致上等於第一開口122之大小。
如圖1及圖5中所展示，圖案化電路層13位於第一介電層12上。圖案化電路層13之材料可為銅。圖案化電路層13包括複數個重布層(包括例如第一重布層14及第二重布層16)及量測電路19。在一個實施例中，重布層(包括例如第一重布層14及第二重布層16)及量測電路19可在同一層且同時形成。第一重布層14位於第一介電層12上，且電連接第一開口122中之第一接合墊22及第二開口124中之第三接合墊32。第一重布層14可包括跡線部分(trace portion)及襯墊部分(pad portion)。如圖1中所示，第一重布層14之一個末端向下延伸至第一開口122中以覆蓋及接觸第一接合墊22，且第一重布層14之另一末端向上延伸至第二開口124中以覆蓋及接觸第三接合墊32。因此，第一重布層14之兩個末端的延伸方向彼此不同。類似地，第二重布層16位於第一介電層12上，且電連接第一開口122中之第二接合墊24及第二開口124中之第四接合墊34。第二重布層16可包括跡線部分及襯墊部分。如圖1中所示，第二重布層16之一個末端向下延伸至第一開口122中以覆蓋及接觸第二接合墊24，且第二重布層16之另一末端向上延伸至第二開口124中以覆蓋及接觸第四接合墊34。因此，第二重布層16之兩個末端的延伸方向彼此不同。在一個實施例中，第二重布層16與第一重布層14大致上平行，且第二重布層16之長度大致上 等於第一重布層14之長度。另外，量測電路19位於第一介電層12上並延伸至量測開口128中。
如圖3及圖4中所示，第一重布層14包括第一部分141、第二部分142及第三部分143。第一部分141位於第一介電層12上。第二部分142位於第一開口122中並接觸第一接合墊22及第一鈍化層23。第三部分143連接第一部分141及第二部分142。第三部分143位於第一介電層12之頂面及第一開口122之側壁1221上並接觸第一介電層12之頂面及第一開口122之側壁1221。第一部分141可經界定為跡線部分。第二部分142及第三部分143可經界定為襯墊部分。類似地，第二重布層16包括第一部分161、第二部分162及第三部分163。第一部分161位於第一介電層12上。第二部分162位於第一開口122中並接觸第二接合墊24及第一鈍化層23。第三部分163連接第一部分161及第二部分162。第三部分163位於第一介電層12之頂面及第一開口122之側壁1221上並接觸第一介電層12之頂面及第一開口122之側壁1221。第一部分161可經界定為跡線部分。第二部分162及第三部分163可經界定為襯墊部分。第一重布層14之第一部分141及第二重布層16之第一部分161位於第一開口122與第二開口124之間，或第二開口124與第三開口126之間的第一介電層12之部分上。
圖6說明圖1之半導體元件1之量測電路19的立體放大視圖。量測電路19位於第一介電層12上及位於量測開口128中。量測開口128可具有第一側壁1281、與第一側壁1281相對之第二側壁1282，及底面1283。在一個實施例中，量測電路19可包括一叉指形結構(interdigitated structure)，該叉指形結構包括第一梳形電路(comb circuit)19a及面向第一梳形電路19a之第二梳形電路19b。第一梳形電路19a包括複數個第一 導電片段(conductive segments)191、第一連接片段(connecting segment)193、第一測試襯墊(testing pad)195及第三測試襯墊197。第一導電片段191中之每一者位於第一介電層12上並延伸至量測開口128中。亦即，第一導電片段191中之每一者位於第一介電層12之頂面、量測開口128之第一側壁1281、量測開口128之底面1283及量測開口128之第二側壁1282上並接觸第一介電層12之頂面、量測開口128之第一側壁1281、量測開口128之底面1283及量測開口128之第二側壁1282。第一連接片段193僅位於第一介電層12之頂面上。所有第一導電片段191連接至第一連接片段193。第一測試襯墊195及第三測試襯墊197分別連接至第一連接片段193之兩個末端。類似地，第二梳形電路19b包括複數個第二導電片段192、第二連接片段194、第二測試襯墊196及第四測試襯墊198。第二導電片段192中之每一者位於第一介電層12上並延伸至量測開口128中。亦即，第二導電片段192中之每一者位於第一介電層12之頂面、量測開口128之第一側壁1281、量測開口128之底面1283及量測開口128之第二側壁1282上並接觸第一介電層12之頂面、量測開口128之第一側壁1281、量測開口128之底面1283及量測開口128之第二側壁1282。第二連接片段194僅位於第一介電層12之頂面上。所有第二導電片段192連接至第二連接片段194。第二測試襯墊196及第四測試襯墊198分別連接至第二連接片段194之兩個末端。
如圖6中所示，第一導電片段191及第二導電片段192彼此錯開，且彼此分離或絕緣。亦即，第一導電片段191不連接至第二梳形電路19b，且第二導電片段192不連接至第一梳形電路19a。因此，第一梳形電路19a及第二梳形電路19b彼此分離或絕緣。在一個實施例中，量測電 路19之第一導電片段191及第二導電片段192的線寬可大致上等於第一重布層14之第一部分141或第二重布層16之第一部分161的線寬。另外，量測電路19之第一導電片段191與第二導電片段192之間的間隙(gap)(亦即，線間隔(line spacing))可大致上等於或小於第一介電層12上第一重布層14之第一部分141與第二重布層16之第一部分161之間的間隙。
在圖1至圖6中所說明之實施例中，第一開口122、第二開口124、第三開口126及量測開口128同時形成；且量測電路19及重布層(包括例如第一重布層14及第二重布層16)同時形成。因此，第一開口122之側壁1221、第二開口124之側壁及第三開口126之側壁的表面狀態(surface condition)可大致上與量測開口128之表面狀態相同。量測電路19可模擬在蝕刻製程之後的重布層(包括例如第一重布層14及第二重布層16)之狀態。在較差情況(worse case)的蝕刻製程期間，待蝕刻之濺鍍金屬層的部分可能不會完全被移除，亦即，待蝕刻之濺鍍金屬層的一些部分可能會殘留。因此，殘餘金屬(residual metal)可能會導致第一介電層12之頂面上與第一介電層12之開口之側壁(包括例如第一開口122之側壁1221、第二開口124之側壁及第三開口126之側壁)上的重布層(包括例如第一重布層14及第二重布層16)之間的短路。因此，可能會導致半導體元件1之故障或失效。然而，此短路可藉由將測試裝置之探針實施至量測電路19而偵測，如下所述。測試裝置之第一探針、第二探針、第三探針及第四探針分別經實施或提供以接觸第一測試襯墊195、第二測試襯墊196、第三測試襯墊197及第四測試襯墊198。若第一探針與第二探針之間的電流大於或等於預定值(例如900皮安(picoamperes,PA))，則此意味著短路發生在第一梳形電路19a與第二梳形電路19b之間。亦即，殘餘金屬可能殘留 在鄰近於量測開口128之第一介電層12的頂面、量測開口128之第一側壁1281、量測開口128之底面1283及/或非接合墊區處的量測開口128之第二側壁1282上。同時，可假設殘餘金屬殘留在鄰近於接合墊區(bonding pad region)的開口(包括例如第一開口122、第二開口124及第三開口126)的第一介電層12之頂面上，及/或第一介電層12之接合墊區處的開口(包括例如第一開口122之側壁1221、第二開口124之側壁及第三開口126之側壁)之側壁上。因此，可以假設短路發生在重布層(包括例如第一重布層14及第二重布層16)之間，且重布層(包括例如第一重布層14及第二重布層16)之蝕刻製程的品質經判定為不合格(unqualified)或異常(abnormal)。接著，藉由另一蝕刻製程或其他合適製程來實施補償製程。
若第一探針與第二探針之間的電流小於預定值(例如900皮安(PA))，則此意味著斷路(open circuit)發生在第一梳形電路19a與第二梳形電路19b之間。亦即，在非接合墊區處在鄰近於量測開口128的第一介電層12之頂面、量測開口128之第一側壁1281、量測開口128之底面1283及/或量測開口128之第二側壁1282上不殘留殘餘金屬。同時，可以推定沒有殘餘金屬殘留在鄰近於接合墊區處的開口(包括例如第一開口122、第二開口124及第三開口126)的第一介電層12之頂面上，及第一介電層12之接合墊區處的開口(包括例如第一開口122之側壁1221、第二開口124之側壁及第三開口126之側壁)之側壁上。因此，可以推定斷路發生在重布層(包括例如第一重布層14及第二重布層16)之間，且重布層(包括例如第一重布層14及第二重布層16)之蝕刻製程的品質經判定為合格(qualified)或正常(normal)。
類似地，第一探針與第四探針之間的電流、第二探針與第三探針之間的電流、第二探針與第四探針之間的電流可用於藉由如上所陳述之方法推定重布層(包括例如第一重布層14及第二重布層16)之蝕刻製程的品質。因此，在蝕刻製程之後重布層(包括例如第一重布層14及第二重布層16)之品質可得以確保或改善。應注意，測試裝置之探針(第一探針、第二探針、第三探針及第四探針)不直接接觸重布層(包括例如第一重布層14及第二重布層16)，因此，重布層(包括例如第一重布層14及第二重布層16)可不受到損害。
圖7說明根據本發明之一些實施例之半導體元件1a的俯視圖。除了圖案化電路層13a之佈局以外，半導體元件1a類似於圖1中所展示之半導體元件1。除了重布層(包括例如第一重布層14a及第二重布層16a)之方向以外，圖案化電路層13a類似於圖1中所展示之圖案化電路層13。第一重布層14a位於第一介電層12上，且電連接第一開口122中之第一接合墊22及第二開口124a中之第三接合墊32'。如圖7中所示，第一重布層14a之一個末端向下延伸至第一開口122中以覆蓋及接觸第一接合墊22，且第一重布層14之另一末端向上延伸至第二開口124a中以覆蓋及接觸第三接合墊32'。因此，第一重布層14a之兩個末端的延伸方向係相同的。第一重布層14a大致上呈倒「U」形狀。類似地，第二重布層16a位於第一介電層12上，且電連接第一開口122中之第二接合墊24及第二開口124a中之第四接合墊34'。如圖7中所示，第二重布層16a之一個末端向下延伸至第一開口122中以覆蓋及接觸第二接合墊24，且第二重布層16a之另一末端向下延伸至第二開口124a中以覆蓋及接觸第四接合墊34'。因此，第二重布層16a之兩個末端的延伸方向係相同的。因此，第二重布層16a之長度大 於第一重布層14a之長度。
圖8說明根據本發明之一些實施例之半導體元件1b的俯視圖。除了量測開口128及量測電路19之位置以外，半導體元件1b類似於圖1中所展示之半導體元件1。量測開口128位在對應於第二半導體晶粒3之內部的位置處。亦即，量測開口128自截面圖來看位於第二半導體晶粒3正上方。因此，量測開口128可曝露在第二半導體晶粒3之第二主體30的頂面301上的第二鈍化層33之一部分或第一介電層12之一部分。量測電路19位於第一介電層12上及位於量測開口128中。在一個實施例中，量測開口128可位於對應於第一半導體晶粒2之內部的位置處。亦即，量測開口128自截面圖來看可位於第一半導體晶粒2正上方。因此，量測開口128可曝露在第一半導體晶粒2之第一主體20的頂面201上的第一鈍化層23之一部分或第一介電層12之一部分。
圖9說明根據本發明之一些實施例之半導體元件1c的俯視圖。圖10說明沿圖9中所展示之半導體元件1c之線10-10截得的截面圖。除了另外包括第二介電層15及上部圖案化電路層13c以外，半導體元件1c類似於圖1至圖5中所展示的半導體元件1。第二介電層15之材料可與第一介電層12之材料相同或不同。第二介電層15形成或位於第一介電層12上及第一介電層12之開口(包括例如第一開口122、第二開口124、第三開口126及量測開口128)中。因此，第二介電層15覆蓋並接觸第一介電層12之頂面、圖案化電路層13、第一鈍化層23之一部分及第二鈍化層33之一部分。另外，第二介電層15界定複數個開口(包括例如第一開口152、第二開口154及量測開口158)以曝露第一介電層12之一部分及圖案化電路層13之部分。
上部圖案化電路層13c位於第二介電層15上。上部圖案化電路層13c之材料可為銅。上部圖案化電路層13c包括複數個重布層(包括例如第一重布層14c及第二重布層16c)及量測電路19c。在一個實施例中，重布層(包括例如第一重布層14c及第二重布層16c)及量測電路19c可在同一層且同時形成。第一重布層14c之一部分位於第二介電層15上。第一重布層14c之一個末端延伸至第一開口152中以覆蓋及接觸第一開口152中之圖案化電路層13之部分。第一重布層14c可包括跡線部分及襯墊部分。類似地，第二重布層16c之一部分位於第二介電層15上。第二重布層16c之一個末端延伸至第一開口152中以覆蓋及接觸第一開口152中之圖案化電路層13之部分。第二重布層16c可包括跡線部分及襯墊部分。另外，量測電路19c類似於量測電路19，且位於第二介電層15上並延伸至量測開口158中。
圖11說明根據本發明之一些實施例之半導體元件1d的截面圖。除了另外包括保護層17、複數個凸塊下金屬(UBM)191及複數個連接凸塊19以外，半導體元件1d類似於圖10中展示的半導體元件1c。保護層17之材料可與第二介電層15之材料相同或不同。保護層17形成或位於第二介電層15上及第二介電層15之開口(包括例如第一開口152、第二開口154及量測開口158)中。因此，保護層17覆蓋並接觸第二介電層15之頂面及上部圖案化電路層13c。另外，保護層17界定複數個開口171以曝露上部圖案化電路層13c之部分。UBM 191位於保護層17上及保護層17之開口171中的一各別者中以接觸上部圖案化電路層13c之曝露部分。連接凸塊19(例如焊料球或焊料凸塊)位於UBM 191中之各別者上。
圖12說明根據本發明之一些實施例之半導體封裝結構4的 截面圖。半導體封裝結構4包括半導體元件1d、基板42、底填充料(underfill)44及複數個外部連接元件46。半導體元件1d可與圖11中展示之半導體元件1d相同，且可包括複數個連接凸塊19。半導體元件1d經由連接凸塊19結合至及電連接至基板42之頂面。底填充料44位於半導體元件1d與基板42之頂面之間以覆蓋及保護連接凸塊19。外部連接元件46(例如焊料球或焊料凸塊)位於基板42之底面上以用於外部連接。在一個實施例中，半導體封裝結構4可經由外部連接元件46電連接及結合至母板，諸如印刷電路板(PCB)。
圖13至圖22說明根據本發明之一些實施例之一種用於製造半導體元件的方法。在一些實施例中，該方法係用於製造圖1至圖6中所展示之半導體元件1及圖11中所展示之半導體元件1d。
參看圖13，提供載體52。載體52可以是面板類型(panel type)或晶圓類型(wafer type)。載體52具有第一表面521及與第一表面521相對的第二表面522。另外，安置接著層54鄰近於載體52之第二表面522。
參看圖14，安置第一半導體晶粒2及第二半導體晶粒3鄰近於接著層54。第一半導體晶粒2鄰近於第二半導體晶粒3並排安置。第一半導體晶粒2包括第一主體20、複數個接合墊(包括例如第一接合墊22及第二接合墊24)及第一鈍化層23。第一主體20具有頂面201及與頂面201相對之底面202。第一主體20之頂面201可為主動表面，且第一主體20之底面202可為背側表面。接合墊(包括例如第一接合墊22及第二接合墊24)鄰近於第一主體20之頂面201。第一鈍化層23鄰近於第一主體20之頂面201而形成或安置以覆蓋接合墊(包括例如第一接合墊22及第二接合墊24)之部 分。第一鈍化層23界定複數個開口231以曝露接合墊(包括例如第一接合墊22及第二接合墊24)中之各別者。第二半導體晶粒3包括第二主體30、複數個接合墊(包括例如第三接合墊32及第四接合墊34)及第二鈍化層33。第二主體30具有頂面301及與頂面301相對之底面302。第二主體30之頂面301可為主動表面，且第二主體30之底面302可為背側表面。接合墊(包括例如第三接合墊32及第四接合墊34)鄰近於第二主體30之頂面301。第二鈍化層33鄰近於第二主體30之頂面301而形成或安置以覆蓋接合墊(包括例如第三接合墊32及第四接合墊34)之部分。第二鈍化層33界定複數個開口331以曝露接合墊(包括例如第三接合墊32及第四接合墊34)中之各別者。
第一半導體晶粒2之頂面及第二半導體晶粒3之頂面大致上面向接著層54。第一半導體晶粒2及第二半導體晶粒3下沉至接著層54中。因此，第一半導體晶粒2之一部分及第二半導體晶粒3之一部分可嵌入於接著層54中。在所說明之實施例中，第一半導體晶粒2之頂面及第二半導體晶粒3之頂面可高於接著層54之底面。
參看圖15，施加封裝體18以覆蓋第一半導體晶粒2、第二半導體晶粒3及接著層54之底面。因此，封裝體18環繞第一半導體晶粒2之至少一部分及第二半導體晶粒3之至少一部分並填充第一半導體晶粒2與第二半導體晶粒3之間的空間之至少一部分。
參看圖16，藉由熱製程或其他合適製程移除載體52。
參看圖17，藉由熱製程或其他合適製程移除接著層54。
參看圖18及圖19，其中圖19說明圖18之俯視圖，第一介電層12形成或位於第一半導體晶粒2之第一鈍化層23、第二半導體晶粒3之第二鈍化層33及封裝體18上，以便覆蓋及接觸第一半導體晶粒2之第一鈍 化層23、第二半導體晶粒3之第二鈍化層33及封裝體18。接著，藉由曝光及顯影製程形成複數個開口(包括例如第一開口122、第二開口124、第三開口126及量測開口128)於第一介電層12中。第一開口122曝露第一半導體晶粒2之複數個接合墊(包括例如第一接合墊22及第二接合墊24)、第一鈍化層23之複數個開口231及第一鈍化層23之一部分。第二開口124曝露第二半導體晶粒3之複數個接合墊(包括例如第三接合墊32及第四接合墊34)、第二鈍化層33之複數個開口331及第二鈍化層33之一部分。第三開口126鄰近於第一開口122及第二開口124。第三開口126曝露第二半導體晶粒3之複數個接合墊(包括例如第三接合墊32a及第四接合墊34a)、第二鈍化層33之複數個開口331及第二鈍化層33之一部分。如圖19中所示，第一開口122、第二開口124及第三開口126位於接合墊區中。相對而言，量測開口128位於非接合墊區中。第一開口122、第二開口124、第三開口126及量測開口128可同時形成。在一個實施例中，第一介電層12上具有複數個切割線56以界定複數個單元58。量測開口128可位於單元58內，因此，量測開口128之位置對應於第一半導體晶粒2或第二半導體晶粒3。因此，量測開口128可在單體化製程之後留存於最終產品(亦即，半導體元件1(圖1))中。然而，在另一實施例中，量測開口128可位在單元58外部；因此，量測開口128之位置遠離第一半導體晶粒2或第二半導體晶粒3。因此，量測開口128可能不留存於最終產品(亦即，半導體元件1(圖1))中。
參看圖20，金屬層60藉由濺鍍或其他合適製程形成或安置於第一介電層12上及第一介電層12之開口(包括例如第一開口122、第二開口124、第三開口126及量測開口128)中，以覆蓋及接觸接合墊(包括例如第一接合墊22、第二接合墊24、第三接合墊、第四接合墊34、第三接合 墊32a及第四接合墊34a)。
參看圖21及圖22，其中圖22為圖21之俯視圖，藉由選擇性蝕刻或其他合適製程移除金屬層60之部分以形成圖案化電路層13在第一介電層12上。圖案化電路層13包括複數個重布層(包括例如第一重布層14及第二重布層16)及量測電路19。在一個實施例中，重布層(包括例如第一重布層14及第二重布層16)及量測電路19可在同一層且同時形成。第一重布層14延伸至第一開口122中以電連接第一接合墊22，並延伸至第二開口124中以電連接第三接合墊32。第二重布層16延伸至第一開口122中以電連接第二接合墊24，並延伸至第二開口124中以電連接第四接合墊34。量測電路19位於第一介電層12上並延伸至量測開口128中。第一重布層14及第二重布層16之一部分的立體圖如圖4所展示，且量測電路19之立體圖如圖6所展示。
接著，針對量測電路19(圖6)進行電流洩漏量測(current leakage measurement)，如下所述。由於第一開口122、第二開口124、第三開口126及量測開口128同時形成，所以第一開口122之側壁1221、第二開口124之側壁及第三開口126之側壁的表面狀態可與量測開口128之表面狀態大致上相同。另外，由於量測電路19及重布層(包括例如第一重布層14及第二重布層16)同時形成，量測電路19可在蝕刻製程之後模擬重布層(包括例如第一重布層14及第二重布層16)之狀態。測試裝置之第一探針、第二探針、第三探針及第四探針分別實施或提供以接觸第一測試襯墊195、第二測試襯墊196、第三測試襯墊197及第四測試襯墊198。若第一探針與第二探針之間的電流大於或等於預定值(例如900皮安(PA))，則此意味著短路發生在第一梳形電路19a與第二梳形電路19b之間。因此，可 推定短路發生在重布層(包括例如第一重布層14及第二重布層16)之間，且重布層(包括例如第一重布層14及第二重布層16)之蝕刻製程的品質經判定為不合格或異常。接著，藉由另一蝕刻製程或其他合適製程實施補償製程。
若第一探針與第二探針之間的電流小於預定值(例如900皮安(PA))，則此意味著斷路發生在第一梳形電路19a與第二梳形電路19b之間。因此，可推定斷路發生在重布層(包括例如第一重布層14及第二重布層16)之間，且重布層(包括例如第一重布層14及第二重布層16)之蝕刻製程的品質經判定為合格或正常。類似地，第一探針與第四探針之間的電流、第二探針與第三探針之間的電流、第二探針與第四探針之間的電流可用於藉由如上所述之方法推定重布層(包括例如第一重布層14及第二重布層16)之蝕刻製程的品質。因此，在蝕刻製程之後圖案化電路層13之重布層(包括例如第一重布層14及第二重布層16)的品質可得以確保或改善。
接著，沿切割線56實施單體化製程以獲得圖1至圖6之半導體元件1。
在一個實施例中，在單體化製程之前，可另外形成或安置第二介電層15、上部圖案化電路層13c、保護層17、複數個凸塊下金屬(UBM)191及複數個連接凸塊19於第一介電層12(如圖11中所示)上。第二介電層15形成或安置於第一介電層12上及第一介電層12之開口(包括例如第一開口122、第二開口124、第三開口126及量測開口128)中。接著，形成複數個開口(包括例如第一開口152、第二開口154及量測開口158)於第二介電層15中以曝露第一介電層12之一部分，及圖案化電路層13之部分。上部圖案化電路層13c位於第二介電層15上。上部圖案化電路層13c 包括複數個重布層(包括例如第一重布層14c及第二重布層16c)及量測電路19c。接著，針對量測電路19c進行電流洩漏量測以確保或改善上部圖案化電路層13c之重布層(包括例如第一重布層14c及第二重布層16c)之蝕刻品質。
接著，形成或安置保護層17於第二介電層15上及第二介電層15之開口(包括例如第一開口152、第二開口154及量測開口158)中。接著，形成複數個開口171於保護層17中以曝露上部圖案化電路層13c之部分。接著，形成或安置UBM 191於保護層17上及保護層17之開口171中的各別者中以接觸上部圖案化電路層13c之曝露部分。接著，安置連接凸塊19(例如焊料球或焊料凸塊)於UBM 191中之各別者上。接著，沿切割線56實施單體化製程以獲得圖11之半導體元件1d。
除非另外規定，否則諸如「上方」、「下方」、「向上」、「左邊」、「右邊」、「向下」、「頂部」、「底部」、「豎直」、「水平」、「側」、「較高」、「較低」、「上部」、「上方」、「下面」等空間描述係關於圖中所展示之定向加以指示。應理解，本文中所使用之空間描述僅出於說明之目的，且本文中所描述之結構的實際實施可以任何定向或方式在空間上配置，其限制條件為本發明之實施例的優點不因此配置而有偏差。
如本文中所使用，術語「大約」、「大致上」、「大體」及「約」用以描述及考慮小變化。當與事件或情形結合使用時，術語可指其中事件或情形明確發生的例子以及其中事件或情形極近似於發生的例子。舉例而言，當結合數值使用時，術語可指小於或等於彼數值之±10%的變化範圍，諸如，小於或等於±5%、小於或等於±4%、小於或等於±3%、小於或等於±2%、小於或等於±1%、小於或等於±0.5%、小於或等於±0.1% 或者小於或等於±0.05%之變化範圍。舉例而言，若兩個數值之間的差小於或等於該等值之平均值的±10%，諸如小於或等於±5%、小於或等於±4%、小於或等於±3%、小於或等於±2%、小於或等於±1%、小於或等於±0.5%、小於或等於±0.1%、或小於或等於±0.05%，則可認為該兩個數值「大致上」相同。
若兩個表面之間的移位不大於5微米、不大於2微米、不大於1微米或不大於0.5微米，則可認為兩個表面共面或大致上共面。
除非上下文另外明確規定，否則如本文中所用，單數術語「一」及「該」可包括複數個指示物。
如本文中所使用，術語「導電(conductive)」、「導電(electrically conductive)」及「導電率」指代傳送電流之能力。導電材料通常指示展現對於電流流動之極小或零阻力之彼等材料。電導率之一個量度為西門子每米(S/m)。通常，導電材料係具有大於約104S/m(諸如至少105S/m或至少106S/m)之電導率的一種材料。材料之電導率有時可隨溫度而變化。除非另外規定，否則材料之電導率係在室溫下量測。
另外，有時在本文中按範圍格式呈現量、比率及其他數值。應理解，此類範圍格式用於便利及簡潔起見，且應靈活地理解為不僅包括明確地指定為範圍限制之數值，而且包括涵蓋於彼範圍內之所有個別數值或子範圍，如同明確地指定每一數值及子範圍一般。
雖然本發明已關於其特定實施例進行描述及說明，但此等描述及說明並不為限制性的。熟習此項技術者應理解，在不脫離如由所附申請專利範圍界定的本發明之真實精神及範疇的情況下，可作出各種改變且可取代等效物。圖示可未必按比例繪製。歸因於製造製程及容限，本發 明中之藝術再現與實際裝置之間可存在區別。可存在並未特定說明的本發明之其他實施例。應將本說明書及圖式視為說明性而非限制性的。可做出修改，以使特定情形、材料、物質組成、方法或製程適應於本發明之目標、精神及範疇。所有此等修改均意欲在此處所附申請專利範圍之範疇內。雖然已關於按特定次序執行之特定操作描述本文中所揭示的方法，但應理解，在不脫離本發明之教示的情況下，可組合、再細分，或重新定序此等操作以形成等效方法。因此，除非本文中特定指示，否則操作的次序及分組並非本發明之限制。
1:半導體元件
2:第一半導體晶粒
3:第二半導體晶粒
12:第一介電層
13:圖案化電路層
14:第一重布層
16:第二重布層
19:量測電路
122:第一開口
124:第二開口
126:第三開口
128:量測開口

Claims (19)

  1. 一種半導體元件，其包含：一第一半導體晶粒，其包括一第一接合墊、一第二接合墊及一第一鈍化層，其中該第一接合墊設置為鄰近該第一半導體晶粒之一表面，該第二接合墊設置為鄰近該第一半導體晶粒之該表面，該第一鈍化層設置為鄰近該第一半導體晶粒之該表面，且環繞及曝露該第一接合墊及該第二接合墊；一第二半導體晶粒，其包括一第三接合墊及一第四接合墊；一介電層，其覆蓋該第一半導體晶粒及該第二半導體晶粒，且界定曝露該第一接合墊及該第二接合墊之一第一開口及曝露該第三接合墊及該第四接合墊之一第二開口，其中該介電層進一步在一非接合墊區域中界定一量測開口；一第一重布層，其位於該介電層上，且電連接該第一接合墊與該第三接合墊；及一第二重布層，其位於該介電層上，且電連接該第二接合墊與該第四接合墊。
  2. 如請求項1之半導體元件，其中該第一鈍化層之一部分位於該介電層之該第一開口中。
  3. 如請求項2之半導體元件，其中該第一重布層包括一第一部分及一第二部分，該第一部分位於該介電層上，且該第二部分位於該第一開口中且 接觸該第一接合墊及該第一鈍化層。
  4. 如請求項3之半導體元件，其中該第一重布層進一步包括一第三部分，其連接該第一部分與該第二部分，且該第三部分位於該介電層之一表面及該第一開口之一側壁上。
  5. 如請求項1之半導體元件，其進一步包含一封裝體，其覆蓋該第一半導體晶粒之至少一部分、該第二半導體晶粒之至少一部分及該介電層之至少一部分。
  6. 如請求項1之半導體元件，其中該量測開口曝露該第一半導體晶粒之該表面上的該第一鈍化層之一部分。
  7. 如請求項1之半導體元件，其中該量測開口位於對應於該第一半導體晶粒之一外部的一位置處。
  8. 如請求項1之半導體元件，其中該量測開口之一深度大致上等於該第一開口之一深度。
  9. 如請求項1之半導體元件，其進一步包含：一量測電路，其位於該介電層上且延伸至該量測開口中。
  10. 如請求項9之半導體元件，其中該量測電路包括一叉指形結構。
  11. 如請求項9之半導體元件，其中該量測電路包括至少二個導電片段，且該量測電路之該等導電片段之間的一間隙大致上等於或小於該介電層上該第一重布層與該第二重布層之間的一間隙。
  12. 如請求項11之半導體元件，其中該量測電路之該等導電片段彼此分離。
  13. 如請求項9之半導體元件，其中該第一重布層之一部分接觸該第一開口之一側壁，且該量測電路之一部分接觸該量測開口之一側壁。
  14. 如請求項9之半導體元件，其中該第一重布層、該第二重布層及該量測電路同時形成。
  15. 如請求項1之半導體元件，其中該量測開口曝露該介電層之一部分。
  16. 如請求項1之半導體元件，其中該第一重布層之兩個末端的延伸方向彼此不同，該第二重布層之兩個末端的延伸方向彼此不同，該第二重布層與該第一重布層大致上平行，且該第二重布層之長度大致上等於該第一重布層之長度。
  17. 一種半導體元件，其包含： 一第一半導體晶粒，其包括一第一接合墊及一第二接合墊；一第二半導體晶粒，其包括一第三接合墊及一第四接合墊；一介電層，其覆蓋該第一半導體晶粒及該第二半導體晶粒，且界定曝露該第一接合墊及該第二接合墊之一第一開口及曝露該第三接合墊及該第四接合墊之一第二開口；一第一重布層，其位於該介電層上，且電連接該第一接合墊與該第三接合墊；一第二重布層，其位於該介電層上，且電連接該第二接合墊與該第四接合墊；一第二介電層，其位於該介電層上及該第一開口與該第二開口中，以覆蓋該第一重布層及該第二重布層，其中該第二介電層界定一上量測開口及複數個開口，以曝露該介電層之一部分及該第一重布層與該第二重布層之部分；及一上圖案化電路層，其位於該第二介電層上，其中該上圖案化電路層包括複數個重布層及一上量測電路，該上圖案化電路層之一部分接觸該第一重布層與該第二重布層之該曝露部分，該上量測電路位於該第二介電層上且延伸至該上量測開口中。
  18. 如請求項17之半導體元件，其進一步包含：一保護層，其位於該第二介電層上及該第二介電層之該等開口中，其中該保護層界定複數個開口，以曝露該上圖案化電路層之部分。
  19. 一種半導體元件，其包含： 一第一半導體晶粒，其包括一第一接合墊、一第二接合墊及一第一鈍化層，該第一鈍化層環繞及曝露該第一接合墊及該第二接合墊；一第二半導體晶粒，其包括一第三接合墊及一第四接合墊；一介電層，其覆蓋該第一半導體晶粒及該第二半導體晶粒，且界定曝露該第一接合墊及該第二接合墊之一第一開口、曝露該第三接合墊及該第四接合墊之一第二開口及鄰近該第二開口之一第三開口，其中該第一鈍化層之一部分位於該介電層之該第一開口中；一第一重布層，其位於該介電層上，且電連接該第一接合墊與該第三接合墊，其中該第一重布層包括一第一部份及一第二部份，該第一重布層之該第一部份位於介在該第二開口與該第三開口之間的該介電層之一部分上，該第一重布層之該第二部份位於該第一開口中，且接觸該第一接合墊及該第一鈍化層；及一第二重布層，其位於該介電層上，且電連接該第二接合墊與該第四接合墊。
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