CN114695297A - 封装结构、组合件结构及其制造方法 - Google Patents

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Abstract

本公开涉及封装结构、组合件结构和其制造方法。所述封装结构包含至少一个电子装置、保护层和封装体。所述电子装置具有第一表面，且包含安置为邻近于其所述第一表面的多个凸块。所述凸块中的每一个具有第一表面。所述保护层覆盖所述电子装置的所述凸块和所述第一表面，且具有第一表面。所述封装体覆盖所述保护层和所述电子装置的至少一部分，且具有第一表面。所述凸块的所述第一表面、所述保护层的所述第一表面和所述封装体的所述第一表面与彼此大体上共平面。

Description

封装结构、组合件结构及其制造方法
技术领域
本公开涉及封装结构、组合件结构和制造方法，并且涉及包含被封装体覆盖的至少一个电子装置的封装结构、包含所述封装结构的组合件结构及其制造方法。
背景技术
在芯片最后处理(chip-last process)过程中，半导体裸片可以通过多个铜凸块与布线结构的电路层的多个衬垫电连接。由于布线结构的热膨胀系数(coefficient ofthermal expansion,CTE)大于半导体裸片的CTE，所以在回焊过程(reflow process)中，电路层的外围衬垫可能会由于热膨胀而相对于中心衬垫产生较大的向外移位，从而导致布线结构的外围衬垫和半导体裸片的铜凸块之间错位。在可靠性测试期间，所述错位可能会导致铜凸块开裂。在最坏的情况下，半导体裸片的一些铜柱凸块可能没有接合到电路层的预定衬垫上。
发明内容
在一些实施例中，一种封装结构包含至少一个电子装置、保护层和封装体。电子装置具有第一表面，且包含安置为邻近于其第一表面的多个凸块。每一个凸块具有第一表面。保护层覆盖电子装置的凸块和第一表面，且具有第一表面。封装体覆盖保护层及电子装置的至少一部分，且具有第一表面。凸块的第一表面、保护层的第一表面及封装体的第一表面彼此大体上共平面。
在一些实施例中，一种组合件结构包含封装结构和布线结构。封装结构包含至少一个电子装置、保护层和封装体。电子装置具有第一表面，且包含安置为邻近于其第一表面的多个凸块。每一个凸块具有第一表面。保护层覆盖电子装置的凸块和第一表面，且具有第一表面。封装体覆盖保护层和电子装置的至少一部分，且具有第一表面。凸块的第一表面、保护层的第一表面及封装体的第一表面彼此大体上共平面。布线结构安置在封装结构的第一表面上且电连接到电子装置的凸块。
在一些实施例中，一种制造方法包含：(a)提供载体；(b)在载体上形成基底电路层；(c)提供包含多个连接元件的至少一个电子装置；(d)通过自对准材料将所述至少一个电子装置的连接元件附接到基底电路层上；(e)形成封装体以覆盖所述至少一个电子装置的至少一部分；(f)移除载体；以及(g)在封装体上形成布线结构。
附图说明
当结合附图阅读时，根据以下详细描述，可以容易理解本公开的一些实施例的各方面。应注意，各种结构可能未按比例绘制，且各种结构的尺寸可出于论述的清楚起见而任意增大或减小。
图1示出根据本公开的一些实施例的封装结构的截面视图。
图2示出图1中的区域“A”的放大视图。
图3示出根据本公开的一些实施例的封装结构的截面视图。
图4示出根据本公开的一些实施例的封装结构的截面视图。
图5示出根据本公开的一些实施例的组合件结构的截面视图。
图6示出根据本公开的一些实施例的组合件结构的截面视图。
图7示出根据本公开的一些实施例的组合件结构的截面视图。
图8示出根据本公开的一些实施例的组合件结构的截面视图。
图9示出根据本公开的一些实施例的组合件结构的截面视图。
图10示出根据本公开的一些实施例的用于制造组合件结构的方法的实例的一或多个阶段。
图11示出根据本公开的一些实施例的用于制造组合件结构的方法的实例的一或多个阶段。
图12示出根据本公开的一些实施例的用于制造组合件结构的方法的实例的一或多个阶段。
图13示出根据本公开的一些实施例的用于制造组合件结构的方法的实例的一或多个阶段。
图14示出根据本公开的一些实施例的用于制造组合件结构的方法的实例的一或多个阶段。
图15示出根据本公开的一些实施例的用于制造组合件结构的方法的实例的一或多个阶段。
图16示出根据本公开的一些实施例的用于制造组合件结构的方法的实例的一或多个阶段。
图17示出根据本公开的一些实施例的用于制造组合件结构的方法的实例的一或多个阶段。
图18示出根据本公开的一些实施例的用于制造组合件结构的方法的实例的一或多个阶段。
图19示出根据本公开的一些实施例的用于制造组合件结构的方法的实例的一或多个阶段。
图20示出根据本公开的一些实施例的用于制造组合件结构的方法的实例的一或多个阶段。
图21示出根据本公开的一些实施例的用于制造组合件结构的方法的实例的一或多个阶段。
图22示出根据本公开的一些实施例的用于制造组合件结构的方法的实例的一或多个阶段。
图23示出根据本公开的一些实施例的用于制造组合件结构的方法的实例的一或多个阶段。
图24示出根据本公开的一些实施例的用于制造组合件结构的方法的实例的一或多个阶段。
图25示出根据本公开的一些实施例的用于制造组合件结构的方法的实例的一或多个阶段。
图26示出根据本公开的一些实施例的用于制造组合件结构的方法的实例的一或多个阶段。
图27示出根据本公开的一些实施例的用于制造组合件结构的方法的实例的一或多个阶段。
图28示出根据本公开的一些实施例的用于制造组合件结构的方法的实例的一或多个阶段。
具体实施方式
在整个附图和详细描述中使用公共参考标号来指示相同或相似的组件。通过结合附图进行的以下详细描述，可以容易地理解本公开的实施例。
以下公开内容提供用于实施所提供主题的不同特征的许多不同实施例或实例。下文描述组件和布置的具体实例，以解释本公开的某些方面。当然，这些仅是实例且并不希望为限制性的。例如，在以下描述中，第一特征在第二特征上方或之上形成可包含第一特征和第二特征直接接触地形成或安置的实施例，且还可包含额外特征可在第一特征与第二特征之间形成或安置使得第一特征和第二特征可以不直接接触的实施例。另外，本公开可在各种实例中重复参考标号和/或字母。此重复是出于简化和清晰的目的，本身并不指示所论述的各种实施例和/或配置之间的关系。
本公开的至少一些实施例提供一种具有改进的抗翘曲(warpage resistance)的封装结构。在一些实施例中，一种组合件结构包含此类封装结构，以提高其良率。本公开的至少一些实施例还提供用于制造封装结构和组合件结构的技术。
图1示出根据本公开的一些实施例的封装结构1的截面视图。图2示出图1中的区域“A”的放大视图。封装结构1可具有第一表面11及与第一表面11相对的第二表面10。封装结构1可包含至少一个电子装置(electronic device)12、保护层14和封装体(encapsulant)16。
所述至少一个电子装置12可包含并排安置的第一电子装置12a和第二电子装置12b，并且第一电子装置12a和第二电子装置12b之间的间隙可以在2μm到50μm或2μm到10μm范围内。第一电子装置12a的功能和大小可以与第二电子装置12b的功能和大小相同或不同。在一些实施例中，第一电子装置12a具有第一表面121、与第一表面121相对的第二表面122，及在第一表面121和第二表面122之间延伸的外围侧面123。第一电子装置12a可包含主体124、多个衬垫125、钝化层126、多个凸块下金属(under bump metallurgy,UBM)127和多个凸块(bump)128。主体124的材料可包含硅、锗和/或其它合适材料。衬垫125可以安置在主体124的第一表面1241上。可替代地，衬垫125可以接近或嵌入并暴露在第一电子装置12a的第一表面121处。在一些实施例中，衬垫125可以包含在电路层中，电路层的材料是铝、铜或合金或铝铜混合物。钝化层126覆盖衬垫125及主体124的第一表面1241，并界定多个开口以暴露每一个衬垫125的一部分。钝化层126可以是焊料掩模(solder mask)(其材料是例如PI)、氧化物层或氮化物层。UBM127安置在钝化层126的开口处，并接触衬垫125。凸块128安置在UBM 127上。因此，凸块128安置为邻近于第一电子装置12a的第一表面121。每一个凸块128具有第一表面1281和外围表面1283。
在一些实施例中，每一个凸块128可以是整体结构(integral structure)或单体结构(monolithic structure)。每一个凸块128的外围表面1283的截面大体上是直线。可替代地，每一个凸块128的外围表面1283的截面的曲率是连续的。此外，凸块128的材料可包含大体上纯金属，例如铜、铝、金或其它合适材料。也就是说，凸块128在其第一表面1281上可以不进一步包含额外材料(例如，接合材料(solder material)(AgSn合金))。
保护层14(例如，底部填充物(underfill))可覆盖每一个凸块128的外围表面1283及第一电子装置12a和第二电子装置12b的第一表面121。如图1所示，保护层14可进一步延伸到第一电子装置12a和第二电子装置12b之间的间隙中。保护层14可具有第一表面141。在一些实施例中，保护层14从保护层14的第一表面141朝向第二电子装置12b和第一电子装置12a逐渐变窄(taper)。也就是说，保护层14向上逐渐变窄。另外，保护层14可包含多个填充物144。如图1所示，保护层14可包含多个截断填充物(truncated filler)145，所述截断填充物145在保护层14的第一表面141上暴露的。也就是说，每一个截断填充物145的平坦端部表面与保护层14的第一表面141大体上共平面。
封装体16(例如，模制原料(molding compound))可覆盖保护层14及第一电子装置12a和第二电子装置12b的至少部分。如图1所示，封装体16可具有第一表面161和与第一表面161相对的第二表面162。在一些实施例中，凸块128的第一表面1281、保护层14的第一表面141和封装体16的第一表面161彼此大体上共平面，因为它们可以在研磨阶段同时形成。另外，封装体16可包含多个填充物164。如图1所示，封装体16可包含在封装体16的第一表面161上暴露的多个截断填充物165。也就是说，每一个截断填充物165的平坦端部表面与封装体16的第一表面161大体上共平面。在一些实施例中，保护层14的填充物144的颗粒大小(particle size)小于封装体16的填充物164的颗粒大小。例如，保护层14的填充物144的颗粒大小可以小于5μm、3μm或1μm，且封装体16的填充物164的颗粒大小可以大于5μm、10μm或15μm。在一些实施例中，保护层14可以不包含任何填充物。
如图1所示的实施例中所示，封装结构1的第一表面11可包含凸块128的第一表面1281、保护层14的第一表面141和封装体16的第一表面161。封装结构1的第一表面11的平坦度可以小于15μm、10μm或5μm，且封装结构1的第一表面11的表面粗糙度(Ra)可以小于0.1μm。因此，可以在封装结构1的第一表面11上形成细线电路层(fine line circuit layer)。例如，细线电路层可具有5μm/5μm、2μm/2μm或更小的线宽/线距(line width/line space,L/S)。另外，保护层14的填充物144的颗粒大小可小于封装体16的填充物164的颗粒大小，因此，封装体16的填充物164的较大颗粒大小在研磨阶段期间不会损坏凸块128。
图3示出根据本公开的一些实施例的封装结构1a的截面视图。图3的封装结构1a类似于图1和图2的封装结构1，但是另外包含多个自对准材料(self-aligning material)17、基底介电层18和基底电路层19。基底介电层18可包含以下或由以下形成：光致抗蚀剂层(photoresist layer)、经固化光敏材料(cured photosensitive material)、经固化光可成像介电(photoimageable dielectric,PID)材料(例如聚酰胺(polyamide,PA)、味之素堆积膜(Ajinomoto build-up film,ABF)、双马来酰亚胺-三嗪(bismaleimide-triazine,BT)、聚酰亚胺(polyimide,PI)、环氧树脂或聚苯并噁唑(polybenzoxazole,PBO))，或其中两个或多个的组合。如图3所示，基底介电层18可具有第一表面181和与第一表面181相对的第二表面182，并且可界定延伸穿过基底介电层18的多个开口184。基底介电层18可以是单层。基底电路层19可包含多个衬垫191，它们嵌入在基底介电层18的开口184中和/或从基底介电层18的第二表面182突出。
第一电子装置12a和第二电子装置12b的凸块128通过自对准材料17(例如，接合材料(solder material))附接或接合到基底电路层19的衬垫191上。在一些实施例中，保护层14(例如，底部填充物)可覆盖每一个凸块128的外围表面1283、第一电子装置12a和第二电子装置12b的第一表面121、自对准材料17(例如，接合材料)及基底介电层18的第二表面182的一部分。封装体16(例如，模制原料)可覆盖保护层14、第一电子装置12a和第二电子装置12b的至少部分，及基底介电层18的第二表面182的一部分。如图3所示，基底介电层18的开口184(或基底电路层19的衬垫191)向下逐渐变窄，并且基底介电层18的第一表面181是封装结构1a的第一表面11。
图4示出根据本公开的一些实施例的封装结构1b的截面视图。图4的封装结构1b类似于图1和图2的封装结构1，但另外包含多个导柱(pillar)129和多个自对准材料17a，且省略了保护层14。导柱129可以安置在第一电子装置12a和第二电子装置12b的第二表面122上。在一些实施例中，导柱129可以是不具有电功能的虚设导柱(dummy pillar)。也就是说，导柱129可以不电连接到第一电子装置12a和第二电子装置12b的任何电路层。自对准材料17a(例如，接合材料)可以安置在导柱129中的相应导柱上。每一个自对准材料17a的顶端可以从封装体16的第二表面162暴露和/或与其共平面。
图5示出根据本公开的一些实施例的组合件结构2的截面视图。组合件结构2可包含封装结构1、布线结构(wiring structure)3和多个外部连接器22。图5的封装结构1可与图1和图2的封装结构1相同。布线结构3可以在封装结构1的第一表面11上形成、附接或安置，并且电连接到所述至少一个电子装置12(例如，第一电子装置12a和/或第二电子装置12b)的凸块128。
布线结构3可以是布设结构(routing structure)或重新分布层(redistributionlayer,RDL)，并且具有第一表面31和与第一表面31相对的第二表面32。布线结构3的第二表面32可接触封装结构1的第一表面11。布线结构3可包含至少一个介电层(包含例如第一介电层34、第二介电层36、第三介电层38和第四介电层40)、与介电层34、36、38、40接触或插入在所述介电层之间的至少一个电路层(包含例如第一电路层35、第二电路层37和第三电路层39)，及嵌入在介电层34、36、38、40中的多个导电通孔(包含例如多个第一导电通孔353、多个第二导电通孔373和多个第三导电通孔393)。
在一些实施例中，每一个介电层(包含例如第一介电层34、第二介电层36、第三介电层38和第四介电层40)可包含以下或由以下形成：光致抗蚀剂层、钝化层、经固化光敏材料、经固化光可成像介电(PID)材料(例如环氧树脂、聚丙烯(PP)或包含光引发剂的聚酰亚胺(PI))，或其中两个或多个的组合。
每一个电路层35、37、39可包含多个迹线和多个衬垫。电路层35、37、39通过导电通孔(包含例如第一导电通孔353、第二导电通孔373和第三导电通孔393)电连接到彼此。例如，第一介电层34是形成或安置于封装结构1的第一表面11上的最外部介电层。因此，第一介电层34直接接触保护层14和封装体16。此外，第一介电层34可界定延伸穿过第一介电层34且对应于凸块128的多个开口。第一电路层35是形成或安置于第一介电层34上的最外部电路层。第一导电通孔353安置在第一介电层34的开口中，并且延伸穿过第一介电层34以直接接触凸块128。因此，凸块128通过第一导电通孔353电连接到第一电路层35。在一些实施例中，第一电路层35和第一导电通孔353一体且同时形成。也就是说，第一导电通孔353是第一电路层35的部分。在一些实施例中，第一电路层35和第一导电通孔353可包含晶种层351和安置在晶种层351上的导电层352。如图5所示，至少一个电子装置12(例如，第一电子装置12a和/或第二电子装置12b)的凸块128直接接触布线结构3的最外部电路层(即，第一电路层35)的第一导电通孔353的晶种层351。另外，第一导电通孔353可朝向所述至少一个电子装置12(例如，第一电子装置12a和/或第二电子装置12b)的凸块128逐渐变窄，并且第一导电通孔353的顶部部分的宽度可小于或等于所述至少一个电子装置12(例如，第一电子装置12a和/或第二电子装置12b)的凸块128的宽度。因此，第一电路层35的L/S可以减小。
第二介电层36形成或安置于第一介电层34上以覆盖第一电路层35。此外，第二介电层36可界定延伸穿过第二介电层36的多个开口。第二电路层37形成或安置于第二介电层36上。第二导电通孔373安置在第二介电层36的开口中，并且延伸穿过第二介电层36以接触第一电路层35。因此，第二电路层37通过第二导电通孔373电连接到第一电路层35。在一些实施例中，第二电路层37和第二导电通孔373一体且同时形成。在一些实施例中，第二电路层37和第二导电通孔373可包含晶种层371和安置在晶种层371上的导电层372。另外，第二导电通孔373可向上逐渐变窄。
第三介电层38形成或安置于第二介电层36上以覆盖第二电路层37。此外，第三介电层38可界定延伸穿过第三介电层38的多个开口。第三电路层39形成或安置于第三介电层38上。第三导电通孔393安置在第三介电层38的开口中，并且延伸穿过第三介电层38以接触第二电路层37。因此，第三电路层39通过第三导电通孔393电连接到第二电路层37。在一些实施例中，第三电路层39和第三导电通孔393一体且同时形成。在一些实施例中，第三电路层39和第三导电通孔393可包含晶种层391和安置在晶种层391上的导电层392。另外，第三导电通孔393可向上逐渐变窄。
第四介电层40形成或安置于第三介电层38上以覆盖第三电路层39。此外，第四介电层40可界定延伸穿过第四介电层40的多个开口。外部连接器22(例如，接合材料)安置在第四介电层40的开口中并从第四介电层40突出以用于外部连接。
图6示出根据本公开的一些实施例的组合件结构2a的截面视图。组合件结构2a可包含封装结构1a、布线结构3和多个外部连接器22。图6的封装结构1a可与图3的封装结构1a相同。图6的布线结构3和外部连接器22可分别与图5的布线结构3和外部连接器22相同。如图6所示，布线结构3可以在封装结构1a的第一表面11(即，基底介电层18的第一表面181)上形成、附接或安置，并且电连接到基底电路层19和所述至少一个电子装置12(例如，第一电子装置12a和/或第二电子装置12b)的凸块128。
在一些实施例中，布线结构3的第一介电层34(即，最外部介电层)形成或安置于封装结构1a的第一表面11上。因此，第一介电层34直接接触基底介电层18。此外，第一介电层34可界定延伸穿过第一介电层34且对应于基底电路层19的衬垫191的多个开口。第一电路层35形成或安置于第一介电层34上。第一导电通孔353安置在第一介电层34的开口中，并且延伸穿过第一介电层34以直接接触基底电路层19。如图6所示，基底电路层19的晶种层直接接触布线结构3的最外部电路层(即，第一电路层35)的第一导电通孔353的晶种层351。另外，布线结构3的第一导电通孔353的逐渐变窄方向(tapering direction)可不同于基底电路层19的衬垫191的逐渐变窄方向。
图7示出根据本公开的一些实施例的组合件结构2b的截面视图。组合件结构2b可包含封装结构1b、布线结构3和多个外部连接器22。图7的封装结构1b可与图4的封装结构1b相同。图7的布线结构3和外部连接器22可分别与图5的布线结构3和外部连接器22相同。如图7所示，布线结构3可以在封装结构1b的第一表面11上形成、附接或安置，并且电连接到所述至少一个电子装置12(例如，第一电子装置12a和/或第二电子装置12b)的凸块128。因此，布线结构3的第二表面32可直接接触封装结构1a的第一表面11。
图8示出根据本公开的一些实施例的组合件结构2c的截面视图。图8的组合件结构2c类似于图7的组合件结构2b，但另外包含重新分布层(RDL)结构6和多个穿导孔(throughvia)24。RDL结构6可以形成或安置于封装体16的第二表面162上，并且可包含至少一个介电层(包含例如第一介电层64和第二介电层66)、与介电层64、66接触或插入在所述介电层之间的至少一个电路层(包含例如第一电路层65)。在一些实施例中，第一电路层65可包含晶种层651和安置在晶种层651上的导电层652，并且可延伸穿过第一介电层64以接触自对准材料17a。另外，导柱129可以是具有电功能的功能导柱。如图8所示，穿导孔24可延伸穿过封装体16以电连接RDL结构6的第一电路层65和布线结构3的第一电路层35。
图9示出根据本公开的一些实施例的组合件结构2d的截面视图。组合件结构2d可包含封装结构1、布线结构3、多个上部电子装置13(例如，第一上部电子装置13a和上部第二电子装置13b)及上部保护层14a、上部封装体16a、多个穿导孔50、下部布线结构4和多个外部连接器22。图9的封装结构1和布线结构3可分别与图5的封装结构1和布线结构3相同。如图9所示，电子装置12c可以是用于连通上部电子装置13(例如，第一上部电子装置13a和上部第二电子装置13b)的单个裸片或单个芯片。也就是说，电子装置12c可以是桥式裸片(bridge die)或桥式芯片(bridge chip)。
上部电子装置13(例如，第一上部电子装置13a和上部第二电子装置13b)可以通过多个凸块138和多个自对准材料137(例如，接合材料)电连接到布线结构3的第三电路层39。第一上部电子装置13a和上部第二电子装置13b中的一个可以是处理器裸片(processordie)，且第一上部电子装置13a和上部第二电子装置13b中的另一个可以是存储器裸片(memory die)。上部保护层14a(例如，底部填充物)可覆盖每一个凸块138的外围表面和上部电子装置13的第一表面。上部封装体16a(例如，模制原料)可覆盖上部保护层14a及上部电子装置13的至少部分。
下部布线结构4可以在封装结构1的第二表面10(例如，封装体16的第二表面162上)形成、安置或附接。下部布线结构4可包含至少一个介电层44、与介电层44接触或插入在所述介电层之间的至少一个电路层45，及嵌入在介电层44中的多个导电通孔453。在一些实施例中，每一个介电层44可包含以下或由以下形成：光致抗蚀剂层、钝化层、经固化光敏材料、经固化光可成像介电(PID)材料(例如环氧树脂、聚丙烯(PP)或包含光引发剂的聚酰亚胺(PI))，或其中两个或多个的组合。每一个电路层45可包含多个迹线和多个衬垫。电路层45通过导电通孔453电连接到彼此。另外，导电通孔453可朝向电子装置12c逐渐变窄。因此，布线结构3的导电通孔(包含例如第一导电通孔353、第二导电通孔373和第三导电通孔393)的逐渐变窄方向可不同于下部布线结构4的导电通孔453的逐渐变窄方向。另外，外部连接器22(例如，接合材料)附接到下部布线结构4上以用于外部连接。
图10到图19示出根据本公开的一些实施例的用于制造组合件结构的方法。在一些实施例中，所述方法是用以制造图1和图2所示的封装结构1、图3所示的封装结构1a和图5所示的组合件结构2。
参考图10，提供载体52。
参考图11，在载体52上形成或安置释放层54。
参考图12，在载体52上的释放层54上形成或安置基底电路层19。在一些实施例中，基底介电层18形成或安置于载体52上的释放层54上。基底介电层18可具有第一表面181和与第一表面181相对的第二表面182。接着，在基底介电层18中形成延伸穿过基底介电层18的多个开口184。基底介电层18的开口184可向下逐渐变窄。接着，在基底介电层18上且在开口184中形成或安置基底电路层19。如图12所示，基底电路层19可包含多个衬垫191，它们嵌入在基底介电层18的开口184中以接触载体52上的释放层54和/或从基底介电层18的第二表面182突出。
参考图13，提供至少一个电子装置12(包含例如第一电子装置12a和第二电子装置12b)。在一些实施例中，第一电子装置12a具有第一表面121、与第一表面121相对的第二表面122，及在第一表面121和第二表面122之间延伸的外围侧面123。第一电子装置12a可包含主体124、多个衬垫125、钝化层126、多个凸块下金属(UBM)127和多个连接元件(例如，凸块128)。衬垫125可以安置在主体124的第一表面1241上。可替代地，衬垫125可以邻近、嵌入和暴露在第一电子装置12a的第一表面121处。在一些实施例中，衬垫125可以包含在电路层中。钝化层126覆盖衬垫125和主体124的第一表面1241，并且界定多个开口以暴露每一个衬垫125的一部分。UBM 127安置在钝化层126的开口处，并接触衬垫125。连接元件(例如，凸块128)安置在UBM 127上。因此，连接元件(例如，凸块128)安置为邻近于第一电子装置12a的第一表面121。每一个连接元件(例如，凸块128)具有第一表面1281和外围表面1283。
接着，所述至少一个电子装置12(包含例如第一电子装置12a和第二电子装置12b)的连接元件(例如，凸块128)通过自对准材料17(例如，接合材料)附接到基底电路层19的衬垫191上。在回焊过程之前，由于取放设备(pick-and-place apparatus)的公差，至少一个电子装置12(包含例如第一电子装置12a和第二电子装置12b)的连接元件(例如，凸块128)和基底电路层19的衬垫191之间可能存在偏移或错位。也就是说，连接元件(例如，凸块128)和预定位置(即，衬垫191)之间可能存在移位误差(displacement error)(例如，X方向/Y方向定位误差)和/或旋转误差(rotation error)(例如，角度定位误差)。在回焊过程期间，由于自对准材料17(例如，接合材料)的内聚力，所述至少一个电子装置12(包含例如第一电子装置12a和第二电子装置12b)的连接元件(例如，凸块128)被拉到预定位置(即，衬垫191)。因此，在回焊过程之后，所述至少一个电子装置12(包含例如第一电子装置12a和第二电子装置12b)的连接元件(例如，凸块128)与衬垫191对准。如图13所示，第一电子装置12a和第二电子装置12b并排安置，并且第一电子装置12a和第二电子装置12b之间的间隙可以在2μm到50μm或2μm到10μm范围内。
参考图14，可以在所述至少一个电子装置12(包含例如第一电子装置12a和第二电子装置12b)和基底介电层18之间的空间中形成或安置保护层14(例如，底部填充物)。因此，保护层14可覆盖每一个连接元件(例如，凸块128)的外围表面1283、第一电子装置12a和第二电子装置12b的第一表面121、自对准材料17，及基底介电层18的第二表面182的一部分。
参考图15，可以形成或安置封装体16(例如，模制原料)以覆盖保护层14、第一电子装置12a和第二电子装置12b的至少部分及基底介电层18的第二表面182的一部分。
参考图16，移除释放层54和载体52。在一些实施例中，可以进行分离过程(singulation process)，如此可以获得图3中示出的封装结构1a。
参考图17，通过例如研磨移除基底电路层19、基底介电层18和自对准材料17。同时，可以获得图1和图2所示的封装结构1。在一些实施例中，可以在研磨过程期间进一步移除凸块128的底端，使得所有凸块128都暴露出来。因此，图17的凸块128的长度可短于图16的凸块128的长度。另外，保护层14可包含在保护层14的第一表面141上暴露的多个截断填充物145。封装体16可包含在封装体16的第一表面161上暴露的多个截断填充物165。在一些实施例中，保护层14的填充物144(图2)的颗粒大小小于封装体16的填充物164(图2)的颗粒大小。因此，封装体16的填充物164的较大颗粒大小在研磨阶段期间不会损坏凸块128。
在一些实施例中，凸块128的第一表面1281、保护层14的第一表面141和封装体16的第一表面161彼此大体上共平面，因为它们可以在研磨阶段同时形成。此外，封装结构1的第一表面11可包含凸块128的第一表面1281、保护层14的第一表面141和封装体16的第一表面161。封装结构1的第一表面11的平坦度可以小于15μm、10μm或5μm，并且封装结构1的第一表面11的表面粗糙度(Ra)可以小于0.1μm。因此，可以在封装结构1的第一表面11上形成细线电路层。
参考图18，在封装结构1的第一表面11上形成或安置布线结构3以通过凸块128电连接所述至少一个电子装置12(包含例如第一电子装置12a和第二电子装置12b)。在一些实施例中，布线结构3可以在保护层14的第一表面141和封装体16的第一表面161上形成或者可直接接触这两个第一表面。如图18所示，布线结构3可具有第一表面31和与第一表面31相对的第二表面32。布线结构3的第二表面32可接触封装结构1的第一表面11。布线结构3可包含至少一个介电层(包含例如第一介电层34、第二介电层36、第三介电层38和第四介电层40)、与介电层34、36、38、40接触或插入在所述介电层之间的至少一个电路层(包含例如第一电路层35、第二电路层37和第三电路层39)，及嵌入在介电层34、36、38、40中的多个导电通孔(包含例如多个第一导电通孔353、多个第二导电通孔373和多个第三导电通孔393)。
例如，第一介电层34是形成或安置于封装结构1的第一表面11上的最外部介电层。因此，第一介电层34直接接触保护层14和封装体16。此外，第一介电层34可界定延伸穿过第一介电层34且对应于凸块128的多个开口。第一电路层35是形成或安置于第一介电层34上的最外部电路层。第一导电通孔353安置在第一介电层34的开口中，且延伸穿过第一介电层34以直接接触凸块128。因此，凸块128通过第一导电通孔353电连接到第一电路层35。
在一些实施例中，第一电路层35和第一导电通孔353一体且同时形成。也就是说，第一导电通孔353是第一电路层35的部分。如图18所示，所述至少一个电子装置12(例如，第一电子装置12a和/或第二电子装置12b)的凸块128直接接触布线结构3的最外部电路层(即，第一电路层35)的第一导电通孔353的晶种层351。另外，第一导电通孔353可朝向所述至少一个电子装置12(例如，第一电子装置12a和/或第二电子装置12b)的凸块128逐渐变窄，并且第一导电通孔353的顶部部分的宽度可小于或等于所述至少一个电子装置12(例如，第一电子装置12a和/或第二电子装置12b)的凸块128的宽度。因此，第一电路层35的L/S可以减小。
在一些实施例中，布线结构3的最外部电路层(即，第一电路层35)的第一导电通孔353的电路布线(layout)可大体上与基底电路层19的衬垫191的电路布线相同。因此，所述至少一个电子装置12(例如，第一电子装置12a和/或第二电子装置12b)的凸块128可与基底电路层19的衬垫191对准。
参考图19，外部连接器22(例如，接合材料)形成或安置于第四介电层40的开口中并从第四介电层40突出以用于外部连接。接着，可以进行分离过程，以获得多个图5所示的组合件结构2。
图20到图28示出根据本公开的一些实施例的用于制造组合件结构的方法。在一些实施例中，所述方法是用以制造图4所示的封装结构1b、图7所示的组合件结构2b和图8所示的组合件结构2c。
参考图20，提供载体52。
参考图21，在载体52上形成或安置释放层54。
参考图22，在载体52上的释放层54上形成或安置基底电路层19。在一些实施例中，基底介电层18和基底电路层19形成或安置于载体52上的释放层54上。基底介电层18可具有第一表面181和与第一表面181相对的第二表面182，并且界定多个开口184。基底电路层19形成或安置于基底介电层18上及开口184中。基底电路层19可包含多个衬垫191，它们嵌入在基底介电层18的开口184中以接触载体52上的释放层54，和/或从基底介电层18的第二表面182突出。
参考图23，提供至少一个电子装置12(包含例如第一电子装置12a和第二电子装置12b)。在一些实施例中，第一电子装置12a具有第一表面121、与第一表面121相对的第二表面122，及在第一表面121和第二表面122之间延伸的外围侧面123。第一电子装置12a可包含主体124、多个衬垫125、钝化层126、多个凸块下金属(UBM)127、多个凸块128和多个连接元件(例如，虚设导柱129)。衬垫125可以安置在主体124的第一表面1241上。钝化层126覆盖衬垫125及主体124的第一表面1241，并且界定多个开口以暴露每一个衬垫125的一部分。UBM127安置在钝化层126的开口处，并接触衬垫125。凸块128安置在UBM 127上。因此，凸块128安置为邻近于第一电子装置12a的第一表面121。每一个凸块128具有第一表面1281和外围表面1283。连接元件(例如，虚设导柱129)安置在至少一个电子装置12(包含例如第一电子装置12a和第二电子装置12b)的第二表面122上。
接着，所述至少一个电子装置12(包含例如第一电子装置12a和第二电子装置12b)的连接元件(例如，虚设导柱129)通过自对准材料17a(例如，接合材料)附接到基底电路层19的衬垫191上。
参考图24，可以形成或安置封装体16(例如，模制原料)以覆盖所述至少一个电子装置12(包含例如第一电子装置12a和第二电子装置12b)、连接元件(例如，虚设导柱129)、自对准材料17a、凸块128和基底介电层18的第二表面182的一部分。
参考图25，可以通过例如研磨使封装体16变薄，使得凸块128从封装体16的第一表面161暴露出来。
参考图26，移除释放层54和载体52。接着，通过例如研磨移除基底电路层19和基底介电层18。此时，可以获得图4所示的封装结构1b。在一些实施例中，可以进一步移除自对准材料17a和/或连接元件(例如，虚设导柱129)。
参考图27，在封装体16的第一表面161上形成或安置布线结构3以通过凸块128电连接所述至少一个电子装置12(包含例如第一电子装置12a和第二电子装置12b)。在一些实施例中，布线结构3可以在封装体16的第一表面161上形成或者可以直接接触所述第一表面161。如图27所示，布线结构3可具有第一表面31和与第一表面31相对的第二表面32。布线结构3的第二表面32可接触封装体16的第一表面161。布线结构3可包含至少一个介电层(包含例如第一介电层34、第二介电层36、第三介电层38和第四介电层40)、与介电层34、36、38、40接触或插入在所述介电层之间的至少一个电路层(包含例如第一电路层35、第二电路层37和第三电路层39)，及嵌入在介电层34、36、38、40中的多个导电通孔(包含例如多个第一导电通孔353、多个第二导电通孔373和多个第三导电通孔393)。
在一些实施例中，布线结构3的最外部电路层(即，第一电路层35)的第一导电通孔353的电路布线可大体上与基底电路层19的衬垫191的电路布线相同。因此，所述至少一个电子装置12(例如，第一电子装置12a和/或第二电子装置12b)的凸块128可与基底电路层19的衬垫191对准。
接着，外部连接器22(例如，接合材料)形成或安置于第四介电层40的开口中并从第四介电层40突出以用于外部连接。接着，在一些实施例中，可以进行分离过程，以获得多个图7所示的组合件结构2b。
参考图28，可以形成延伸穿过封装体16的多个穿导孔24。接着，可以在封装体16的第二表面162上形成或安置重新分布层(RDL)结构6。重新分布层(RDL)结构6可包含至少一个介电层(包含例如第一介电层64和第二介电层66)、与介电层64、66接触或插入在所述介电层之间的至少一个电路层(包含例如第一电路层65)。在一些实施例中，第一电路层65可包含晶种层651和安置在晶种层651上的导电层652，并且可延伸穿过第一介电层64以接触自对准材料17a。另外，导柱129可以是具有电功能的功能导柱。如图28所示，穿导孔24可电连接RDL结构6的第一电路层65和布线结构3的第一电路层35。接着，在一些实施例中，可以进行分离过程，以获得多个图8所示的组合件结构2c。
除非另外规定，否则例如“上方”、“下方”、“上”、“左”、“右”、“下”、“顶部”、“底部”、“竖直”、“水平”、“侧面”、“高于”、“低于”、“上部”、“上方”、“下面”等等的空间描述是相对于图中所示的定向来指示的。应理解，本文中所使用的空间描述仅出于说明的目的，且本文中所描述的结构的实际实施方案可以任何定向或方式在空间上布置，其限制条件为本公开的实施例的优点是不会因此类布置而有偏差。
如本文所使用，术语“大约”、“大体上”、“大体”及“约”用于描述及解释小的变化。当与事件或情况结合使用时，所述术语可以指事件或情况精确发生的例子以及事件或情况极近似地发生的例子。例如，当结合数值使用时，所述术语可以指小于或等于所述数值的±10％的变化范围，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％，或小于或等于±0.05％。例如，如果两个数值之间的差小于或等于所述值的平均值的±10％，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％，或小于或等于±0.05％，那么可认为所述两个数值“大体上”相同或相等。
如果两个表面之间的移位不大于5μm，不大于2μm，不大于1μm或不大于0.5μm，那么可认为所述两个表面共平面或大体上共平面。
如本文中所使用，除非上下文另外明确规定，否则单数术语“一(a/an)”和“所述”可包含多个提及物。
如本文中所使用，术语“导电(conductive/electrically conductive)”和“电导率”指代输送电流的能力。导电材料通常指示呈现对于电流流动的极少或零对抗的那些材料。电导率的一个量度是西门子/米(S/m)。通常，导电材料为电导率大于约104S/m(例如至少105S/m或至少106S/m)的一种材料。材料的电导率有时可随温度而改变。除非另外指定，否则材料的电导率是在室温下测量的。
此外，有时在本文中以范围格式呈现量、比率和其它数值。应理解，此范围格式是为了便利和简洁而使用的，且应灵活理解为不仅包含明确地指定为范围极限的数值，而且还包含涵盖于那个范围内的所有个别数值或子范围，如同明确地指定每一数值和子范围一般。
虽然已参考本公开的具体实施例描述并说明本公开，但这些描述和说明并非限制性的。所属领域的技术人员应理解，可在不脱离如由所附权利要求书界定的本公开的真实精神和范围的情况下，进行各种改变且取代等效物。图示可能未必按比例绘制。归因于制造过程和公差，本公开中的工艺再现与实际设备之间可能存在区别。可存在未特定说明的本公开的其它实施例。说明书和附图应视为说明性的而不是限制性的。可进行修改，以使特定情形、材料、物质组成、方法或工艺适宜于本公开的目标、精神和范围。所有此类修改都既定在所附权利要求书的范围内。虽然本文中公开的方法已参考按特定次序执行的特定操作加以描述，但应理解，可在不脱离本公开的教示的情况下组合、细分或重新排序这些操作以形成等效方法。因此，除非本文中特别指示，否则操作的次序和分组并不限制本公开。

Claims (20)

1.一种封装结构，其包括：
至少一个电子装置，其具有第一表面，并且包含多个凸块，所述凸块安置为邻近于所述至少一个电子装置的所述第一表面，其中所述凸块中的每一个具有第一表面；
保护层，其覆盖所述至少一个电子装置的所述凸块和所述第一表面，且具有第一表面；以及
封装体，其覆盖所述保护层和所述至少一个电子装置的至少一部分，且具有第一表面，其中所述凸块的所述第一表面、所述保护层的所述第一表面和所述封装体的所述第一表面与彼此大体上共平面。
2.根据权利要求1所述的封装结构，其中所述凸块中的每一个是整体结构。
3.根据权利要求1所述的封装结构，其中所述凸块中的每一个的外围表面的截面大体上是直线。
4.根据权利要求1所述的封装结构，其中所述凸块的材料包含大体上纯金属。
5.根据权利要求1所述的封装结构，其中所述保护层从所述保护层的所述第一表面朝向所述至少一个电子装置逐渐变窄。
6.根据权利要求1所述的封装结构，其中所述保护层包含多个填充物，所述封装体包含多个填充物，且所述保护层的所述填充物的颗粒大小小于所述封装体的所述填充物的颗粒大小。
7.根据权利要求1所述的封装结构，其中所述保护层包含多个截断填充物，其暴露在所述保护层的所述第一表面上。
8.根据权利要求1所述的封装结构，其中所述凸块的所述第一表面、所述保护层的所述第一表面和所述封装体的所述第一表面通过研磨形成。
9.一种组合件结构，其包括：
封装结构，其包括：
至少一个电子装置，其具有第一表面，并且包含多个凸块，所述凸块安置为邻近于所述至少一个电子装置的所述第一表面，其中所述凸块中的每一个具有第一表面；
保护层，其覆盖所述至少一个电子装置的所述凸块和所述第一表面，且具有第一表面；以及
封装体，其覆盖所述保护层和所述至少一个电子装置的至少一部分，且具有第一表面，其中所述凸块的所述第一表面、所述保护层的所述第一表面和所述封装体的所述第一表面彼此大体上共平面以形成所述封装结构的第一表面；以及
布线结构，其安置在所述封装结构的所述第一表面上且电连接到所述至少一个电子装置的所述凸块。
10.根据权利要求9所述的组合件结构，其中所述布线结构的最外部电路层包含晶种层和安置在所述晶种层上的导电层，并且所述至少一个电子装置的所述凸块直接接触所述布线结构的所述最外部电路层的所述晶种层。
11.根据权利要求9所述的组合件结构，其中所述布线结构进一步包含多个导电通孔，其延伸穿过所述布线结构的最外部介电层且接触所述至少一个电子装置的所述凸块，并且所述导电通孔的宽度小于或等于所述至少一个电子装置的所述凸块的宽度。
12.一种制造方法，其包括：
(a)提供载体；
(b)在所述载体上形成基底电路层；
(c)提供包含多个连接元件的至少一个电子装置；
(d)通过自对准材料将所述至少一个电子装置的所述连接元件附接到所述基底电路层上；
(e)形成封装体以覆盖所述至少一个电子装置的至少一部分；
(f)移除所述载体；以及
(g)在所述封装体上形成布线结构。
13.根据权利要求12所述的制造方法，其中(b)包含：
(b1)在所述载体上形成基底介电层；
(b2)在所述基底介电层中形成多个开口；以及
(b3)在所述基底介电层的所述开口中形成所述基底电路层。
14.根据权利要求12所述的制造方法，其中在(c)中，所述连接元件是凸块，其安置为邻近于所述至少一个电子装置的第一表面；
其中在(g)中，所述布线结构通过所述凸块电连接到所述至少一个电子装置。
15.根据权利要求12所述的制造方法，其中在(c)中，所述至少一个电子装置具有第一表面和与所述第一表面相对的第二表面，所述连接元件是安置在所述至少一个电子装置的所述第二表面上的虚设导柱，并且所述至少一个电子装置进一步包含多个凸块，其安置为邻近于所述至少一个电子装置的所述第一表面；
其中在(g)中，所述布线结构通过所述凸块电连接到所述至少一个电子装置。
16.根据权利要求12所述的制造方法，其中在(d)中，所述自对准材料是接合材料。
17.根据权利要求12所述的制造方法，其中在(f)之后，所述方法进一步包括：
(f1)移除所述基底电路层和所述自对准材料。
18.根据权利要求17所述的制造方法，其中所述基底电路层和所述自对准材料通过研磨移除。
19.根据权利要求18所述的制造方法，其中所述布线结构包含至少一个介电层和与所述介电层接触的至少一个电路层，并且所述至少一个电子装置包含多个凸块，其直接接触所述布线结构的最外部电路层。
20.根据权利要求19所述的制造方法，其中所述布线结构的所述最外部电路层的电路布线大体上与(b)的所述基底电路层的电路布线相同。
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