KR20210000530A - 칩 적층 반도체 패키지 및 그 제조 방법 - Google Patents

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KR20210000530A
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detection
pad
semiconductor package
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KR1020190075789A
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김효은
조용회
서선경
연승훈
한상욱
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Abstract

본 발명의 칩 적층 반도체 패키지는 제1 검출 패드 및 제2 검출 패드를 포함하는 제1 칩; 상기 제1 칩 상에 적층되고, 상기 제1 검출 패드 및 제2 검출 패드에 각각 대향한 제3 검출 패드 및 제4 검출 패드를 포함하는 제2 칩; 및 상기 제1 칩과 제2 칩 사이에 위치하고, 상기 제1 검출 패드 및 제3 검출 패드를 연결하는 매개부와 상기 제2 검출 패드와 상기 제4 검출 패드를 연결하지 않는 비매개부를 포함한다.

Description

칩 적층 반도체 패키지 및 그 제조 방법{chip stacked semiconductor package and method of manufacturing the same}
본 발명의 기술적 사상은 반도체 패키지 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 칩 적층 반도체 패키지 및 그 제조 방법에 관한 것이다.
전자 기기의 고용량, 고기능 및 다기능화에 대응하기 위하여, 복수의 칩(반도체 칩)을 수직 방향으로 적층하는 칩 적층 반도체 패키지가 사용되고 있다. 제1 칩 상에 제2 칩을 적층하여 칩 적층 반도체 패키지를 제조하는 인라인 공정에서, 제1 칩과 제2 칩간의 적층 정확도(stacking accuracy)를 계측하거나 제1 칩 및 제2 칩간의 접합 간격(joint gap)을 측정 또는 검출함으로써 적층 품질(stacking quality)을 평가하는 것이 필요하다. 적층 품질에 따라 칩 적층 반도체 패키지의 신뢰성(reliability)이 결정될 수 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 제1 칩과 제2 칩간의 적층 정확도(stacking accuracy)나 제1 칩과 제2 칩 사이의 접합 간격(joint gap)을 검출할 수 있는 칩 적층 반도체 패키지를 제공하는 데 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 상술한 칩 적층 반도체 패키지의 제조 방법을 제공하는 데 있다.
상술한 과제를 해결하기 위하여, 본 발명의 기술적 사상의 일 실시예에 의한 칩 적층 반도체 패키지는 제1 검출 패드 및 제2 검출 패드를 포함하는 제1 칩; 상기 제1 칩 상에 적층되고, 상기 제1 검출 패드 및 제2 검출 패드에 각각 대향한 제3 검출 패드 및 제4 검출 패드를 포함하는 제2 칩; 및 상기 제1 칩과 제2 칩 사이에 위치하고, 상기 제1 검출 패드 및 제3 검출 패드를 연결하는 매개부와 상기 제2 검출 패드와 상기 제4 검출 패드를 연결하지 않는 비매개부를 포함한다.
본 발명의 기술적 사상의 일 실시예에 의한 칩 적층 반도체 패키지는 제1 검출 패드, 제2 검출 패드, 및 상기 제1 검출 패드 및 제2 검출 패드에 각각 전기적으로 연결된 제1 테스트 단자 및 제2 테스트 단자를 포함하는 제1 칩; 및 상기 제1 칩과 이격되어 적층되고, 상기 제1 검출 패드 및 제2 검출 패드에 각각 대향하는 제3 검출 패드 및 제4 검출 패드를 포함하는 제2 칩을 구비하되, 상기 제3 검출 패드는 상기 제1 검출 패드 상에 겹쳐지고 매개부에 의해 전기적으로 연결되고, 상기 제4 검출 패드는 상기 제2 검출 패드와 연결되지 않으면서 상기 제3 검출 패드와는 도전 라인을 통해 전기적으로 연결되고, 상기 제1 테스트 단자 및 제2 테스트 단자를 통해 상기 제2 검출 패드와 제4 검출 패드간의 커패시턴스를 측정할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 칩 적층 반도체 패키지는 관통 실리콘 비아들의 일면에 상기 관통 실리콘 비아들과 전기적으로 연결된 제1 연결 부재들과, 상기 관통 실리콘 비아들의 타면에 상기 관통 실리콘 비아들과 전기적으로 연결된 제1 칩 패드들을 포함하는 제1 칩; 상기 제1 칩 상에 적층되고, 상기 제1 칩 패드들에 전기적으로 연결된 제2 연결 부재들을 구비하고, 상기 제2 연결 부재들은 범프들과 제2 칩 패드들을 포함하는 제2 칩; 및 상기 제1 칩과 제2 칩 사이의 상기 제2 연결 부재들 및 제1 칩 패드들 사이를 밀봉하는 밀봉재를 포함한다.
상기 제1 칩 패드들중 일부는 제1 검출 패드 및 제2 검출 패드로 구성되고, 상기 제2 칩 패드들중 일부는 상기 제1 검출 패드와 연결되는 제3 검출 패드와, 상기 제2 검출 패드와 연결되지 않고 상기 제3 검출 패드와는 도전 라인을 통해 전기적으로 연결된 제4 검출 패드로 구성된다.
본 발명의 기술적 사상의 일 실시예에 의한 칩 적층 반도체 패키지의 제조 방법은 제1 검출 패드, 제2 검출 패드, 및 상기 제1 검출 패드 및 제2 검출 패드에 각각 전기적으로 연결된 제1 테스트 단자 및 제2 테스트 단자를 포함하는 제1 칩을 제조하는 단계; 상기 제1 칩 상에 이격되어 제2 칩을 적층하되, 상기 제2 칩은 상기 제1 검출 패드 및 제2 검출 패드에 각각 대향하는 제3 검출 패드 및 제4 검출 패드를 포함하되, 상기 제3 검출 패드는 상기 제1 검출 패드 상에 겹쳐지고 매개부에 의해 연결되고, 상기 제4 검출 패드는 상기 제2 검출 패드와 연결되지 않으면서 상기 제3 검출 패드와는 도전 라인을 통해 전기적으로 연결되게 제조하는 단계와, 상기 제1 테스트 단자 및 제2 테스트 단자를 통해 상기 제2 검출 패드와 제4 검출 패드간의 커패시턴스를 측정하는 단계를 포함한다.
본 발명의 칩 적층 반도체 패키지는 제1 칩의 검출 패드과 제2 칩의 검출 패드간의 커패시턴스를 측정하여 제1 칩의 검출 패드 및 제2 칩의 검출 패드의 켭쳐진 면적을 근거로 제1 칩과 제2 칩간의 적층 정확도(stacking accuracy)를 검출한다. 이에 따라, 본 발명의 칩 적층 패키지는 제조 과정 중에 인라인 상에서 적층 정확도를 검출할 수 있다.
본 발명의 칩 적층 반도체 패키지는 제1 칩의 검출 패드과 제2 칩의 검출 패드간의 커패시턴스를 측정하여 제1 칩과 제2 칩 사이의 접합 간격(joint gap)을 검출한다. 이에 따라, 본 발명의 칩 적층 반도체 패키지는 접합 간격(joint gap)을 비파괴적으로 제조 과정 중에 인라인에서 측정하여 얻을 수 있다.
도 1 및 도 2는 본 발명의 기술적 사상에 의한 칩 적층 반도체 패키지의 기본 구조, 및 이를 이용한 칩들간의 적층 정확도(stacking accuracy) 및 접합 간격(joint gap)을 검출하는 방법을 설명하기 위한 도면들이다.
도 3은 도 1 및 도 2의 칩 적층 반도체 패키지의 커패시턴스를 측정하는 것을 설명하기 위한 도면이다.
도 4a 내지 도 4c는 도 1 및 도 2의 칩 적층 반도체 패키지의 적층 정확도를 설명하기 위한 평면도들이다.
도 5a 내지 도 5c는 도 1 및 도 2의 칩 적층 반도체 패키지의 접합 간격을 설명하기 위한 단면도들이다.
도 6 및 도 7은 본 발명의 기술적 사상의 일 실시예에 의한 칩 적층 반도체 패키지의 레이아웃도들이다.
도 8 및 도 9는 본 발명의 기술적 사상의 일 실시예에 의한 칩 적층 반도체 패키지의 레이아웃도들이다.
도 10a 및 도 10b는 본 발명의 기술적 사상의 일 실시예에 의한 칩 적층 반도체 패키지의 칩 패드 및 검출 패드의 모양 및 크기를 도시한 평면도들이다.
도 11은 본 발명의 기술적 사상의 일 실시예에 의한 칩 적층 반도체 패키지의 단면도이다.
도 12a 내지 도 12g는 도 11의 칩 적층 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 13 및 도 14는 본 발명의 기술적 사상의 일 실시예에 의한 칩 적층 반도체 패키지를 포함하는 반도체 패키지 시스템의 단면도이다.
도 15 및 도 16은 본 발명의 기술적 사상의 일 실시예에 의한 칩 적층 반도체 패키지의 단면도들이다.
도 17a 내지 도 17g는 도 15의 칩 적층 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 18 및 도 19은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지 시스템의 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이하의 본 발명의 실시예들은 어느 하나로만 구현될 수도 있고, 또한, 이하의 실시예들은 하나 이상을 조합하여 구현될 수도 있다. 따라서, 본 발명의 기술적 사상을 하나의 실시예에 국한하여 해석되지는 않는다.
본 명세서의 기재에서 "제1" 및 "제2"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다. 또한, 어느 부재의 "상"에 위치하거나 "상부", "하부", 또는 "측면"에 위치한다는 기재는 상대적인 위치 관계를 의미하는 것이지 그 부재에 직접 접촉하거나 또는 사이 계면에 다른 부재가 더 도입되는 특정한 경우를 한정하는 것은 아니다.
또한, 어느 한 구성 요소가 다른 구성요소에 "연결되어 있다"거나 "접속되어 있다"의 기재는, 다른 구성 요소에 전기적 또는 기계적으로 직접 연결되어 있거나 또는 접속되어 있을 수 있으며, 또는, 중간에 다른 별도의 구성 요소들이 개재되어 연결 관계 또는 접속 관계를 구성할 수도 있다.
도 1 및 도 2는 본 발명의 기술적 사상에 의한 칩 적층 반도체 패키지의 기본 구조, 및 이를 이용한 칩들간의 적층 정확도(stacking accuracy) 및 접합 간격(joint gap)을 검출하는 방법을 설명하기 위한 도면들이다.
구체적으로, 도 1 및 도 2의 칩 적층 반도체 패키지(CSP)는 각각 제1 칩(12) 상에 적층된 제2 칩(22)을 보여주는 사시도 및 단면도이다. 도 2는 도 1의 Y 방향에 따른 단면도일 수 있다. 도 1 및 도 2는 제1 칩(12)의 제1 검출 패드 그룹(MPD1) 및 제2 칩(22)의 제2 검출 패드 그룹(MPD2)을 이용하여 제1 칩(12)과 제2 칩(22) 간의 적층 정확도 및 접합 간격을 검출하는 것을 설명하기 위한 도면이다.
도 1 및 도 2에서, X 방향 및 Y 방향은 제1 칩(12) 및 제2 칩(22)의 표면과 수평한 수평 방향을 나타내며, Z 방향은 제1 칩(12) 및 제2 칩(22)의 표면과 수직한 방향을 나타낸다.
제1 칩(12)은 제1 칩 영역(13, first chip region) 및 제1 칩 영역(13)의 주위에 제1 스크라이브 레인 영역(15, first scribe lane region)를 포함할 수 있다. 도 1에서는 제1 스크라이브 레인 영역(15)을 편의상 하나만 도시하였다. 제1 칩(12)은 웨이퍼 레벨 또는 칩 레벨의 칩일 수 있다. 제1 스트라이브 레인 영역(15)은 칩 적층 반도체 패키지(CSP)의 최종 구조물에서는 절단되어 일부만 남아 있거나 모두 제거될 수 도 있다.
제1 칩 영역(13)에는 복수개의 제1 칩 패드들(PD1)이 형성되어 있다. 제1 칩 패드들(PD1)중 일부는 제1 검출 패드 그룹(MPD1)을 구성한다. 제1 검출 패드 그룹(MPD1)은 제1 검출 패드(14) 및 제2 검출 패드(16)로 구성될 수 있다.
일부 실시예에서, 제1 검출 패드(14)는 제2 검출 패드(16)와 인접하여 위치할 수 있다. 제1 검출 패드(14) 및 제2 검출 패드(16)의 평면 모양은 원형일 수 있다. 일부 실시에에서, 제1 검출 패드(14) 및 제2 검출 패드(16)의 반지름은 10㎛ 내지 400㎛일 수 있다. 제1 검출 패드(14) 및 제2 검출 패드(16)는 제1 칩 패드(PD1)와 동일한 평면 크기로 형성하였으나, 제1 칩 패드(PD1)의 평면 크기보다 클 수 있다.
예들 들어, 제1 칩 패드(PD1)는 반지름이 10㎛ 내지 20㎛일 경우, 제1 검출 패드(14) 및 제2 검출 패드(16)는 50㎛ 내지 400㎛일 수 있다. 제1 칩 패드들(PD1)은 칩 바디층의 전체 표면에 형성된 것으로 도시하였으나, 모서리 부분 또는 중앙 부분에 형성될 수 있다.
제1 스크라이브 레인 영역(15)에는 테스트 단자 그룹(TPD)이 형성되어 있다. 테스트 단자 그룹(TPD)는 제1 테스트 단자(17) 및 제2 테스트 단자(19)를 포함한다. 제1 테스트 단자(17)은 제1 검출 패드(14)와 제1 도전 라인(29a)에 의해 전기적으로 연결될 수 있다. 제2 테스트 단자(19)는 제2 검출 패드(16)와 제2 도전 라인(29e)에 의해 전기적으로 연결될 수 있다.
제1 도전 라인(29a) 및 제2 도전 라인(29e)은 제1 칩(12)에 형성된 배선 라인일 수 있다. 제조 공정시 제1 스크라이브 레인 영역(15)이 절단될 경우, 칩 적층 반도체 패키지(CSP)의 최종 구조물의 제1 스트라이브 레인 영역(15)에는 제1 테스트 단자(17) 및 제2 테스트 단자(19)의 일부가 남아 있거나, 제1 도전 라인(29a) 및 제2 도전 라인(29e)이 남아 있을 수 있다.
제1 칩(12) 상에 제2 칩(22)이 적층될 수 있다. 제2 칩(22)은 제2 칩 영역(23, second chip region)를 포함할 수 있다. 제2 칩(22)은 칩 레벨의 칩일 수 있다. 제2 칩 영역(23)에는 복수개의 제2 칩 패드들(PD2)이 형성되어 있다. 제2 칩 패드들(PD2)중 일부는 제2 검출 패드 그룹(MPD2)을 구성한다. 제2 검출 패드 그룹(MPD2)은 제3 검출 패드(24) 및 제4 검출 패드(26)로 구성될 수 있다.
일부 실시예에서, 제3 검출 패드(24)은 제4 검출 패드(26)와 인접하여 위치할 수 있다. 제3 검출 패드(24) 및 제4 검출 패드(26)의 평면 모양은 원형일 수 있다. 일부 실시에에서, 제3 검출 패드(24) 및 제4 검출 패드(26)의 반지름은 10㎛ 내지 400㎛일 수 있다.
제3 검출 패드(24) 및 제4 검출 패드(26)는 제2 칩 패드(PD2)와 동일한 평면 크기로 형성하였으나, 제2 칩 패드(PD2)의 평면 크기보다 클 수 있다. 예들 들어, 제2 칩 패드(PD2)는 반지름이 10㎛ 내지 20㎛일 경우, 제3 검출 패드(24) 및 제4 검출 패드(26)는 50㎛ 내지 400㎛일 수 있다. 제2 칩 패드들(PD2)은 칩 바디층의 전체 표면에 형성된 것으로 도시하였으나, 모서리 부분 또는 중앙 부분에 형성될 수 있다. 제3 검출 패드(24)은 제4 검출 패드(26)와 제3 도전 라인(29c)에 의해 전기적으로 연결될 수 있다. 제3 도전 라인(29c)은 제2 칩(22)에 형성된 배선 라인일 수 있다.
제3 검출 패드(24)는 제4 검출 패드(26)는 각각 제1 검출 패드(14) 및 제2 검출 패드(16)와 대향하여 위치할 수 있다. 제1 칩(12)과 제2 칩(22) 사이에 제1 검출 패드(14) 및 제3 검출 패드(16)를 전기적으로 및 물리적으로 연결하는 매개부(18, ME)가 위치할 수 있다. 매개부(18, ME)은 범프, 예컨대 솔더 범프일 수 있다. 이에 따라, 제1 칩(12)의 제1 검출 패드(14)와 제2 칩(22)의 제3 검출 패드(24)는 제4 도전 라인(29b) 상에서 물리적 및 전기적으로 연결될 수 있다.
제1 칩(12)과 제2 칩(22) 사이에 제2 검출 패드(16) 및 제4 검출 패드(26)를 물리적으로 연결하지 않는 비매개부(20, NME)가 위치할 수 있다. 비매개부(20, NME)는 밀봉재로 구성할 수 있다. 이에 따라, 제1 칩(12)의 제2 검출 패드(16)와 제2 칩(22)의 제4 검출 패드(26)는 제5 도전 라인(29d) 상에서 물리적으로 연결되어 있지 않다.
칩 적층 반도체 패키지(CSP)는 제1 칩(12)의 제1 검출 패드 그룹(MPD1) 및 제2 칩(22)의 제2 검출 패드 그룹(MPD2)을 이용하여 제1 칩(12)과 제2 칩(22) 간의 적층 정확도 및 접합 간격을 검출할 수 있다.
보다 구체적으로, 칩 적층 반도체 패키지(CSP)는 테스트 장치(28)을 이용하여 제1 테스트 단자(17) 및 제2 테스트 단자(19)에 전압을 인가하여 제2 검출 패드(16)와 제4 검출 패드(26)간의 커패시턴스를 측정할 수 있다. 예컨대, 테스트 장치(28)에 의해 제1 도전 라인(29a), 제4 도전 라인(29b), 제3 도전 라인(29c), 제5 도전 라인(29d) 및 제2 도전 라인(29e) 방향으로 전압이 인가되어 제2 검출 패드(16)와 제4 검출 패드(26)간의 커패시턴스를 측정할 수 있다.
제2 검출 패드(16)와 제4 검출 패드(26)간의 커패시턴스를 측정할 경우, 제1 칩(12)의 제1 검출 패드(14) 및 제2 칩(22)의 제3 검출 패드(24)가 수평적으로 켭쳐진 면적을 근거로 제1 칩(12)과 제2 칩(22)간의 적층 정확도(stacking accuracy)를 검출할 수 있다. 이에 따라, 본 발명의 칩 적층 반도체 패키지(CSP)는 제2 칩(22)의 절단 공정에 영향을 받지 않고, 제조 과정 중에 인라인 상에서 제1 칩(12)과 제2 칩(22)의 적층 정확도를 검출할 수 있다.
제2 검출 패드(16)와 제4 검출 패드(26)간의 커패시턴스를 측정할 경우, 제1 칩(12)과 제2 칩(22)의 사이의 접합 간격(joint gap)을 검출할 수 있다. 이에 따라, 본 발명의 칩 적층 반도체 패키지(CSP)는 접합 간격(joint gap)을 비파괴적으로 제조 과정 중에 인라인에서 측정하여 얻을 수 있다. 본 발명의 칩 적층 반도체 패키지(CSP)에서 커패시턴스 측정을 통한 적층 정확도 및 접합 간격의 검출에 대하여는 후에 더 자세하게 설명한다.
도 3은 도 1 및 도 2의 칩 적층 반도체 패키지의 커패시턴스를 측정하는 것을 설명하기 위한 도면이다.
구체적으로, 도 3의 설명에서 도 1 및 도 2와 동일한 참조번호는 동일한 부재를 나타낸다. 본 발명의 칩 적층 반도체 패키지(도 1 및 도 2의 CSP)는 간격(d)로 이격되어 있는 제1 칩(12)의 제2 검출 패드(16) 및 제2 칩(22)의 제4 검출 패드(26) 간에 테스트 장치(28)을 이용하여 커패시턴스를 측정할 수 있다.
커패시턴스는 C= ε0 X εr X (A/d)일 수 있다. 여기서, C는 커패시턴스, A는 제2 검출 패드(16)나 제4 검출 패드(26)의 면적, d는 제2 검출 패드(16)와 제4 검출 패드(26) 사이의 거리, 그리고, ε0 는 진공 유전율을 의미하며, εr 는 제2 검출 패드(16) 및 제4 검출 패드(26) 사이에 위치하는 유전체의 상대 유전율일 수 있다.
본 발명의 칩 적층 반도체 패키지(도 1 및 도 2의 CSP)는 제2 검출 패드(16) 및 제4 검출 패드(26)의 평면 모양이 원형일 수 있다. 일부 실시예에서, 제2 검출 패드(16) 및 제4 검출 패드(26)의 반지름은 10㎛ 내지 400㎛일 수 있다.
예를 들어, 제2 검출 패드(16) 및 제4 검출 패드(26)의 반지름이 10㎛이고, 제2 검출 패드(16) 및 제4 검출 패드(26)의 사이의 간격(d)이 8㎛이고, 제2 검출 패드(16) 및 제4 검출 패드(26) 사이에 언더필, 밀봉재 또는 접착제의 상대 유전율이 3.0일 경우 커패시턴스(C)는 다음과 같이 계산되어 대략 0.001pF일 수 있다.
C=8.85 X 10-12 X 3 X (πX(10 X 10-6)2/(8 X 10-6))
또한, 제2 검출 패드(16) 및 제4 검출 패드(26)의 반지름이 100㎛이고, 제2 검출 패드(16) 및 제4 검출 패드(26)의 사이의 간격(d)이 8㎛이고, 제2 검출 패드(16) 및 제4 검출 패드(26) 사이에 언더필, 밀봉재 또는 접착제의 상대 유전율이 3.0일 경우 커패시턴스(C)는 다음과 같이 계산되어 대략 0.1pF일 수 있다.
C=8.85 X 10-12 X 3 X (πX(100 X 10-6)2/(8 X 10-6))
도 4a 내지 도 4c는 도 1 및 도 2의 칩 적층 반도체 패키지의 적층 정확도를 설명하기 위한 평면도들이다.
구체적으로, 도 4a 내지 도 4c의 설명에서 도 1 및 도 2와 동일한 참조번호는 동일한 부재를 나타낸다. 도 4a 내지 도 4c는 도 1에 도시한 제1 칩(12)의 제2 검출 패드(16) 및 제2 칩(22)의 제4 검출 패드(26)의 평면 모양이 원형인 것을 도시한 것이다. 도 4a 내지 도 4c는 제2 검출 패드(16) 및 제4 검출 패드(26) 사이의 간격이 8㎛로 일정하다고 가정하고, 제2 검출 패드(16) 및 제4 검출 패드(26)의 반지름이 10㎛인 것을 예로 들어 설명한다.
제2 검출 패드(16) 및 제4 검출 패드(26) 사이의 간격이 일정할 경우, 제2 검출 패드(16) 및 제4 검출 패드(26) 사이의 커패시턴스를 측정할 경우 제2 검출 패드(16) 및 제4 검출 패드(26)가 겹치는 면적을 계산하여 적층 정확도를 계산 및 평가할 수 있다.
도 4a는 제1 칩(12)의 제2 검출 패드(16) 상에 제2 칩(22)의 제4 검출 패드(26)가 적층되지 않아 평면적으로 겹쳐진 면적이 없는 경우를 나타낸다. 이 경우에는 제1 칩(12)의 중심점(O1)과 제2 칩(22)의 중심점(O2)간의 거리로 표현되는 적층 정확도는 반지름(r)의 2배인 20㎛ 이상이고, 제2 검출 패드(16)와 제4 검출 패드(26) 사이에는 커패시턴스가 측정되지 않는다.
도 4b는 제1 칩(12)의 제2 검출 패드(16) 상에 제2 칩(22)의 제4 검출 패드(26)가 정확히 적층되어 평면적으로 겹쳐진 면적(OLA1)이 제2 검출 패드(16)나 제4 검출 패드(26)의 면적과 동일한 것을 의미한다. 다시 말해, 제2 검출 패드(16) 및 제4 검출 패드(26)가 수평적으로 겹쳐진 기준 면적은 제2 검출 패드(16)나 제4 검출 패드(26)의 면적의 100%일 수 있다. 제2 검출 패드(16) 및 제4 검출 패드(26)가 수평적으로 겹쳐진 기준 면적은 π X r2(여기서, r은 반지름)으로 3.142 r2일 수 있다.
도 4b의 경우, 제1 칩(12)의 중심점(O1)과 제2 칩(22)의 중심점(O2)이 정확히 일치하기 때문에 제1 칩(12)의 중심점(O1)과 제2 칩의 중심점(O2)간의 거리 차이로 표현되는 적층 정확도는 0㎛일 수 있다.
또한, 앞서 도 3에서 설명한 바와 같이 제1 칩(12)의 중심점(O1)과 제2 칩(22)의 중심점(O2)이 정확히 일치할 때 제2 검출 패드(16)와 제4 검출 패드(26) 사이에 측정된 커패시턴스, 즉 기준 커패시턴스(즉 상부 기준 커패시턴스)는 대략 0.001pF일 수 있다. 기준 커패시턴스는 제2 검출 패드(16)와 제4 검출 패드(26)간의 적층 정확도를 검출하는 이용될 수 있다.
도 4c는 제1 칩(12)의 제2 검출 패드(16) 상에 제2 칩(22)의 제4 검출 패드(26)가 반지름(r)만큼 일부 겹쳐진 것을 나탄낸다. 제2 검출 패드(16) 상에 제4 검출 패드(26)가 평면적으로 겹쳐진 면적(OLA2)을 계산하면 2((π/3)-(√3/4)) X r2 이며, 1.228 r2일 수 있다. 도 4c의 겹쳐진 면적(OLA2), 즉 A-O1-B-O2-A에 따른 면적(OLA2)는 도 4b의 겹쳐진 기준 면적(OLA1)의 39%일 수 있다. 도 4c에서, A-O1-B 사이의 내각은 120도일 수 있다.
도 4c의 경우, 제1 칩(12)의 중심점(O1)과 제2 칩(22)의 중심점(O2)간의 거리 차이로 표현되는 적층 정확도는 ±10㎛일 수 있다. 또한, 앞서 도 3에서 설명한 바와 같이 제2 검출 패드(16)와 제4 검출 패드(26) 사이에 측정된 커패시턴스는 기준 커패시턴스(상부 기준 커패시턴스) 0.001pF의 39%인 0.00039pF(하부 기준 커패시턴스)일 수 있다.
제조 공정시 제2 검출 패드(16) 상에 제4 검출 패드(26)의 평면적으로 겹쳐진 면적(OLA2)이 기준 면적(OLA1)의 39% 내지 100%인 경우, 칩 적층 반도체 패키지의 적층 정확도가 우수하여 칩 적층 반도체 패키지의 신뢰성이 높을 수 있다.
이와 같이 본 발명의 칩 적층 반도체 패키지는 제2 검출 패드(16)와 제4 검출 패드(26) 사이에 측정된 커패시턴스에 의해 제2 검출 패드(16)와 제4 검출 패드(26)가 수평적으로 겹쳐진 면적을 얻을 수 있다. 더하여, 제2 검출 패드(16)와 제4 검출 패드(26) 사이에 측정된 커패시턴스나, 제2 검출 패드(16)와 제4 검출 패드(26)가 수평적으로 겹쳐진 면적에 의해 칩 적층 반도체 패키지의 적층 정확도를 결정하고 평가할 수 있다.
예들 들어, 제2 검출 패드(16)나 제4 검출 패드(26)의 반지름이 10㎛ 내지 400㎛일 경우, 제2 검출 패드(16) 상에 제4 검출 패드(26)가 평면적으로 겹쳐진 면적은 314㎛2 내지 5024㎛2 (기준 면적)일 수 있다. 따라서, 제2 검출 패드(16) 상에 제4 검출 패드(26)가 평면적으로 겹쳐진 면적이 앞서 설명한 기준 면적의 39%이상일 경우 칩 적층 반도체 패키지의 적층 정확도는 우수하다고 평가할 수 있다.
도 5a 내지 도 5c는 도 1 및 도 2의 칩 적층 반도체 패키지의 접합 간격을 설명하기 위한 단면도들이다.
구체적으로, 도 5a 내지 도 5c의 설명에서 도 1 및 도 2와 동일한 참조번호는 동일한 부재를 나타낸다. 도 5a 내지 도 5c는 도 1에 도시한 제1 칩(12)의 제2 검출 패드(16) 및 제2 칩(22)의 제4 검출 패드(26)의 평면 모양이 원형인 것을 도시한 것이다. 도 5a 내지 도 5c는 제2 검출 패드(16) 및 제2 칩(22)의 제4 검출 패드(26)의 반지름이 100㎛ 및 이에 따른 제2 검출 패드(16) 및 제2 칩(22)의 제4 검출 패드(26)의 면적이 일정하다고 가정하고, 제2 검출 패드(16) 및 제4 검출 패드(26) 사이의 접합 간격이 기준 접합 간격, 예컨대 8㎛인 경우를 예로 들어 설명한다.
제2 검출 패드(16) 및 제2 칩(22)의 제4 검출 패드(26)의 면적이 일정할 경우, 제2 검출 패드(16) 및 제4 검출 패드(26) 사이의 커패시턴스를 측정하면 제2 검출 패드(16) 및 제4 검출 패드(26) 사이의 접합 간격을 검출할 수 있다.
도 5a는 제1 칩(12)의 제2 검출 패드(16)와 제2 칩(22)의 제4 검출 패드(26)사이의 접합 간격(d1)이 기준 접합 간격, 예컨대 8㎛일 경우, 제2 검출 패드(16)와 제4 검출 패드(26) 사이의 기준 커패시턴스가 0.1pF일 수 있다.
도 5b에서, 제2 검출 패드(16)와 제4 검출 패드(26) 사이의 커패시턴스가 기준 커패시턴스 0.1pF의 200%인 0.2pF일 경우 제2 검출 패드(16)와 제4 검출 패드(26)사이의 접합 간격(d2, 하부 기준 접합 간격)이 기준 접합 간격의 1/2인 4㎛일수 있다.
도 5b에서, 제2 검출 패드(16)와 제4 검출 패드(26) 사이의 커패시턴스가 기준 0.1pF의 67%인 0.067pF일 경우 제2 검출 패드(16)와 제4 검출 패드(26)사이의 접합 간격(d3, 상부 기준 접합 간격)이 기준 접합 간격의 3/2인 12㎛일수 있다.
이와 같이 본 발명의 칩 적층 반도체 패키지는 제2 검출 패드(16)와 제4 검출 패드(26) 사이에 측정된 커패시턴스에 의해 제2 검출 패드(16)와 제4 검출 패드(26) 사의 접합 간격(d1, d2, d3)를 검출할 수 있다.
아울러서, 본 발명의 칩 적층 반도체 패키지는 제2 검출 패드(16)와 제4 검출 패드(26) 사이에 측정된 기준 커패시턴스에 근거하여 제2 검출 패드(16)와 제4 검출 패드(26) 사이의 기준 접합 간격(d1)을 얻을 수 있다.
다시 말해, 제1 칩(12)의 제2 검출 패드(16)과 제2 칩(22)의 제4 검출 패드(26) 사이의 접합 간격(d2, d3)은 제2 검출 패드(16)와 제4 검출 패드(26) 사이의 기준 접합 간격(d1)의 1/2 내지 3/2로 구성할 경우, 칩 적층 반도체 패키지(CSP)의 접합 간격이 우수하다고 평가할 수 있다.
도 6 및 도 7은 본 발명의 기술적 사상의 일 실시예에 의한 칩 적층 반도체 패키지의 레이아웃도들이다.
구체적으로, 도 6은 칩 적층 반도체 패키지(CSP1)의 제1 칩(32)의 레이아웃도이고, 도 7은 도 6의 제1 칩(32) 상에 적층될 수 있는 제2 칩(52)의 레이아웃도일 수 있다. 제1 칩(32)은 도 1 및 도 2의 제1 칩(12)에 해당할 수 있고, 제2 칩(52)는 도 1 및 도 2의 제2 칩(22)에 해당할 수 있다. 도 6 및 도 7에서, 도 1 및 도 2와 동일한 내용은 간단히 설명하거나 생략한다.
제1 칩(32)은 제1 칩 영역(33) 및 제1 칩 영역(33)의 주위에 제1 스크라이브 레인 영역(35)를 포함할 수 있다. 제1 스크라이브 레인 영역(35)은 칩 적층 반도체 패키지(CSP1)의 최종 구조물에서는 절단되어 일부만 남아 있거나 모두 제거될 수 도 있다.
제1 칩 영역(33)에는 모서리 부분에 형성되는 복수개의 제1 칩 패드들(PD1)이 형성되어 있다. 제1 칩 패드들(PD1)중 일부는 복수개의 제1 검출 패드 그룹들(MPD1a, MPD1b)을 구성한다. 제1 검출 패드 그룹들(MPD1a, MPD1b)은 각각 제1 검출 패드(34, 38) 및 제2 검출 패드(36, 40)으로 구성될 수 있다.
제1 검출 패드 그룹들(MPD1a, MPD1b)은 서로 떨어져 있는 제1 서브 검출 패드 그룹(MPD1a) 및 제2 서브 검출 패드 그룹(MPD1b)을 포함한다. 제1 서브 검출 패드 그룹(MPD1a)은 적층 정확도의 검출에 이용될 수 있다. 제2 서브 검출 패드 그룹(MPD1b)은 접합 간격의 검출에 이용될 수 있다.
제1 스크라이브 레인 영역(35)에는 복수개의 테스트 단자 그룹들(TPD1a, TPD1b)이 형성되어 있다. 테스트 단자 그룹들(TPD1a, TPD1b)는 제1 테스트 단자(42, 46) 및 제2 테스트 단자(44, 48)를 포함한다. 테스트 단자 그룹들(TPD1a, TPD1b)은 서로 떨어져 있는 제1 서브 테스트 단자 그룹(TPD1a) 및 제2 서브 테스트 단자 그룹(TPD1b)을 포함한다.
제1 서브 테스트 패드 그룹(TPD1a)은 적층 정확도의 검출에 이용될 수 있다. 제2 서브 테스트 패드 그룹(TPD1b)은 접합 간격의 검출에 이용될 수 있다. 제1 테스트 단자(42, 46)은 제1 검출 패드(34, 38)와 도전 라인(미도시)에 의해 전기적으로 연결될 수 있다. 제2 테스트 단자(44, 48)는 제2 검출 패드(36, 40)와 도전 라인(미도시)에 의해 전기적으로 연결될 수 있다.
제1 칩(32) 상에 제2 칩(52)이 적층될 수 있다. 제2 칩(52)은 제2 칩 영역(53) 및 제2 스크라이브 레인 영역(55)를 포함할 수 있다. 제2 칩 영역(23)에는 모서리 부분에 형성되는 복수개의 제2 칩 패드들(PD2)이 형성되어 있다. 제2 칩 패드들(PD2)중 일부는 복수개의 제2 검출 패드 그룹들(MPD2a, MPD2b)을 구성한다. 제2 검출 패드 그룹들(MPD2a, MPD2b)은 각각 제3 검출 패드(54, 58) 및 제4 검출 패드(56, 60)로 구성될 수 있다.
제2 검출 패드 그룹들(MPD2a, MPD2b)은 서로 떨어져 있는 제3 서브 검출 패드 그룹(MPD3a) 및 제4 서브 검출 패드 그룹(MPD2b)을 포함한다. 제3 서브 검출 패드 그룹(MPD3a)은 적층 정확도의 검출에 이용될 수 있다. 제4 서브 검출 패드 그룹(MPD2b)은 접합 간격의 검출에 이용될 수 있다.
제3 검출 패드(54, 58) 및 제4 검출 패드(56, 60)는 도전 라인(미도시c)에 의해 전기적으로 연결될 수 있다. 제3 검출 패드(54, 58) 및 제4 검출 패드(56, 60)는 각각 제1 검출 패드(34, 38) 및 제2 검출 패드(36, 40)와 대향하여 위치할 수 있다. 앞서 설명한 바와 같이 제1 검출 패드(34, 38)와 제3 검출 패드(54, 58)는 전기적으로 및 물리적으로 연결할 수 있다. 제2 검출 패드(36, 40) 및 제4 검출 패드(56, 60)는 물리적으로 연결하지 않을 수 있다.
도 8 및 도 9는 본 발명의 기술적 사상의 일 실시예에 의한 칩 적층 반도체 패키지의 레이아웃도들이다.
구체적으로, 도 8은 칩 적층 반도체 패키지(CSP2)의 제1 칩(62)의 레이아웃도이고, 도 9은 도 8의 제1 칩(62) 상에 적층될 수 있는 제2 칩(82)의 레이아웃도일 수 있다. 제1 칩(62)은 도 1 및 도 2의 제1 칩(12)에 해당할 수 있고, 제2 칩(82)는 도 1 및 도 2의 제2 칩(22)에 해당할 수 있다. 도 8 및 도 9에서, 도 1 및 도 2와 동일한 내용은 간단히 설명하거나 생략한다.
제1 칩(62)은 제1 칩 영역(63) 및 제1 칩 영역(63)의 주위에 제1 스크라이브 레인 영역(65)를 포함할 수 있다. 제1 스크라이브 레인 영역(65)은 칩 적층 반도체 패키지(CSP2)의 최종 구조물에서는 절단되어 일부만 남아 있거나 모두 제거될 수 도 있다.
제1 칩 영역(63)에는 중앙 부분에 형성되는 복수개의 제1 칩 패드들(PD1)이 형성되어 있다. 제1 칩 패드들(PD1)중 일부는 복수개의 제1 검출 패드 그룹들(MPD1a-1, MPD1b-1)을 구성한다. 제1 검출 패드 그룹들(MPD1a-1, MPD1b-1)은 각각 제1 검출 패드(64, 68) 및 제2 검출 패드(66, 70)으로 구성될 수 있다.
제1 검출 패드 그룹들(MPD1a-1, MPD1b-1)은 바디층의 양측으로 서로 떨어져 있는 제1 서브 검출 패드 그룹(MPD1a-1) 및 제2 서브 검출 패드 그룹(MPD1b-1)을 포함한다. 제1 서브 검출 패드 그룹(MPD1a-1)은 적층 정확도의 검출에 이용될 수 있다. 제2 서브 검출 패드 그룹(MPD1b-1)은 접합 간격의 검출에 이용될 수 있다.
제1 스크라이브 레인 영역(65)에는 복수개의 테스트 단자 그룹들(TPD1a-1, TPD1b-1)이 형성되어 있다. 테스트 단자 그룹들(TPD1a-1, TPD1b-1)는 제1 테스트 단자(72, 76) 및 제2 테스트 단자(74, 78)를 포함한다. 테스트 단자 그룹들(TPD1a-1, TPD1b-1)은 바디층의 양측으로 서로 떨어져 있는 제1 서브 테스트 단자 그룹(TPD1a-1) 및 제2 서브 테스트 단자 그룹(TPD1b-1)을 포함한다.
제1 서브 테스트 패드 그룹(TPD1a-1)은 적층 정확도의 검출에 이용될 수 있다. 제2 서브 테스트 패드 그룹(TPD1b-1)은 접합 간격의 검출에 이용될 수 있다. 제1 테스트 단자(72, 76)은 제1 검출 패드(64, 68)와 도전 라인(미도시)에 의해 전기적으로 연결될 수 있다. 제2 테스트 단자(74, 78)는 제2 검출 패드(66, 70)와 도전 라인(미도시)에 의해 전기적으로 연결될 수 있다.
제1 칩(62) 상에 제2 칩(82)이 적층될 수 있다. 제2 칩(82)은 제2 칩 영역(83) 및 제2 스크라이브 레인 영역(85)를 포함할 수 있다. 제2 칩 영역(83)에는 바디층의 중앙 부분에 형성되는 복수개의 제2 칩 패드들(PD2)이 형성되어 있다. 제2 칩 패드들(PD2)중 일부는 복수개의 제2 검출 패드 그룹들(MPD2a-1, MPD2b-1)을 구성한다. 제2 검출 패드 그룹들(MPD2a-1, MPD2b-1)은 각각 제3 검출 패드(84, 88) 및 제4 검출 패드(86, 90)로 구성될 수 있다.
제2 검출 패드 그룹들(MPD2a-1, MPD2b-1)은 서로 떨어져 있는 제3 서브 검출 패드 그룹(MPD2a-1) 및 제4 서브 검출 패드 그룹(MPD2b-1)을 포함한다. 제3 서브 검출 패드 그룹(MPD2a-1)은 적층 정확도의 검출에 이용될 수 있다. 제4 서브 검출 패드 그룹(MPD2b-1)은 접합 간격의 검출에 이용될 수 있다.
제3 검출 패드(84, 88) 및 제4 검출 패드(86, 90)는 도전 라인(미도시)에 의해 전기적으로 연결될 수 있다. 제3 검출 패드(84, 88) 및 제4 검출 패드(86, 90)는 각각 제1 검출 패드(64, 68) 및 제2 검출 패드(66, 70)와 대향하여 위치할 수 있다. 앞서 설명한 바와 같이 제1 검출 패드(64, 68)와 제3 검출 패드(84, 88)는 전기적으로 및 물리적으로 연결할 수 있다. 제2 검출 패드(66, 70) 및 제4 검출 패드(86, 90)는 물리적으로 연결하지 않을 수 있다.
도 10a 및 도 10b는 본 발명의 기술적 사상의 일 실시예에 의한 칩 적층 반도체 패키지의 칩 패드 및 검출 패드의 모양 및 크기를 도시한 평면도들이다.
도 10a를 참조하면, 도 10a는 앞서 설명된 본 발명의 기술적 사상의 칩 적층 반도체 패키지에 이용되는 칩 패드(PDa-PDe)의 평면 모양을 도시한 것이다. 칩 패드(PDa-PDe)는 앞서 설명한 제1 칩이나 제2 칩에 이용되는 제1 칩 패드(PD1) 및 제2 칩 패드(PD2)에 해당할 수 있다. 칩 패드(PDa-PDe)는 앞서 설명한 검출 패드들, 예컨대 도 1 및 도 2의 검출 패드들(14, 16, 24, 26)에 해당할 수 있다.
칩 패드들(PDa-PDe)의 평면 모양은 다양할 수 있다. 칩 패드들(PDa-PDe)의 평면 모양은 앞서 설명한 원형 외에 다각형일 수 있다. 예들 들어, 칩 패드들(PDa-PDe)의 평면 모양은 사각형(PDa), 모서리가 둥근 사각형(PDb), 모서리가 잘려진 사각형(PDc), 육각형(PDd), 또는 팔각형(PDe)일 수 있다.
도 10b를 참조하면, 도 10b는 앞서 설명된 본 발명의 기술적 사상의 칩 적층 반도체 패키지에 이용되는 칩 패드(PD3, PD4) 및 검출 패드(MP3, MP4)의 평면 크기를 도시한 것이다. 칩 패드(PD3, PD4)는 앞서 설명한 제1 칩이나 제2 칩에 이용되는 제1 칩 패드(PD1) 및 제2 칩 패드(PD2)에 해당할 수 있다. 검출 패드(MP3, MP4)은 앞서 설명한 검출 패드들, 예컨대 도 1 및 도 2의 검출 패드들(14, 16, 24, 26)에 해당할 수 있다.
칩 패드(PD3) 및 검출 패드(MP3)의 평면 모양은 원형일 수 있다. 칩 패드(PD3) 및 검출 패드(MP3)의 반지름(R1, R2)은 다를 수 있다. 예컨대, 검출 패드(MP3)의 반지름(R2)은 칩 패드(PD3)의 반지름(R1)보다 클 수 있다. 이렇게 될 경우, 검출 패드(MP3)를 통한 커패시턴스 측정을 용이하게 할 수 있다.
칩 패드(PD4) 및 검출 패드(MP4)의 평면 모양은 사각형일 수 있다. 칩 패드(PD4) 및 검출 패드(MP4)의 한변의 길이(L1, L2)는 다를 수 있다. 예컨대, 검출 패드(MP4)의 한 변의 길이(L2)s는 칩 패드(PD4)의 한 변의 길이(L1)보다 클 수 있다. 이렇게 될 경우, 검출 패드(MP4)를 통한 커패시턴스 측정을 용이하게 할 수 있다.
도 11은 본 발명의 기술적 사상의 일 실시예에 의한 칩 적층 반도체 패키지의 단면도이다.
구체적으로, 칩 적층 반도체 패키지(1000, CSP3)는 CoW(Chip on Wafer)에 의해 제조된 패키지일 수있다. 칩 적층 반도체 패키지(1000)은 제1 칩(100), 제2 칩(200) 및 밀봉재(330)를 포함할 수 있다. 제1 칩(100)은 바디층(110, 기저 웨이퍼로 구성됨), 하부 절연층(120), TSV(130), 제1 연결 부재(140), 보호층(160) 및 제1 칩 패드(170)를 포함할 수 있다. 제1 칩(100)의 하부는 범프(144)가 외부로 노출되어 있고, 제1 칩(100)의 액티브면의 패시베이션층(124)도 외부로 노출되어 있다.
제2 칩(200)은 제1 칩(100)과 마찬가지로 바디층(210), 하부 절연층(220), 및 제2 연결 부재(240)를 포함할 수 있다. 제2 칩(200)은 TSV를 포함하지 않을 수 있고, 필요에 따라 TSV를 포함할 수 있다. 제1 칩(100)의 비액티브면 상에 제2 칩(200)의 액티브면이 탑재되어 적층칩을 구성할 수 있다. 제2 연결 부재(240)는 제1 칩(100)의 제1 칩 패드(170)에 연결될 수 있다. 그에 따라, 제2 연결 부재(240)를 통해 제2 칩(200)이 제1 칩(100)의 TSV(130)에 전기적으로 연결될 수 있다. 제2 연결 부재(240)는 제2 칩 패드(242) 및 범프(244)를 포함할 수 있다.
밀봉재(330)는 제1 칩(100) 및 제2 칩(200)의 연결 부분, 즉 제1 칩(100)의 제1 칩 패드(170)와 제2 연결 부재(240)가 연결되는 부분에 채워져 있다. 밀봉재(330)은 언더필(310)으로 이루어질 수 있다. 밀봉재(330)는 제2 칩(200)의 양측면을 둘러싸도록 형성된다. 따라서, 제2 칩(200)의 양측면에 형성된 밀봉재(330)과 제1 칩(100) 및 제2 칩(200)의 연결 부분에 형성된 밀봉재(330)와 동일한 소재로 이루어질 수도 있다.
제2 칩(200)의 상면은 밀봉재(330)가 형성되지 않고 노출되어 있다. 제1 칩(100)의 양측면도 밀봉재가 형성되어 있지 않아 노출되어 있다. 이에 따라, 칩 적층 반도체 패키지(1000)를 메인칩이나 보드 기판 상에 실장하여 재차 몰딩할 경우 추가 몰딩재가 제2 칩(200)의 상면이나 제1 칩(100)의 측면과 잘 결합 및 부착될 수 있다.
칩 적층 반도체 패키지(1000, CSP3)는 앞서 설명한 바와 같이 검출 패드 그룹(MPD)을 포함할 수 있다. 검출 패드 그룹(MPD)의 제1 칩 패드(170)는 제1 검출 패드(170a) 및 제2 검출 패드(170b)를 포함할 수 있다. 검출 패드 그룹(MPD)의 제2 칩 패드(242)는 제3 검출 패드(242a) 및 제4 검출 패드(242b)를 포함할 수 있다.
제1 검출 패드(170a) 및 제3 검출 패드(242a)는 매개부(ME)인 범프(244)를 이용하여 전기적 및 물리적으로 연결되어 있다. 제2 검출 패드(170b) 및 제4 검출 패드(242b)는 비매개부(NME)인 밀봉재(330)에 의해 물리적으로 연결되어 있지 않다. 검출 패드 그룹(MPD)을 이용한 커패시턴스 측정과 이에 따른 적층 정확도 및 접합 간격을 검출하는 방법은 앞서 설명하였으므로 생략한다.
도 12a 내지 도 12g는 도 11의 칩 적층 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다. 도 12a 내지 도 12g는 CoW(Chip on Wafer)에 의해 칩 적층 반도체 패키지(1000)를 제조하는 공정을 설명하기 위하여 제공된 것이다.
도 12a을 참조하면, 관통 실리콘 비아(Through silicon via(TSVs), 130)가 형성된 제1 칩(100)을 복수개 포함하는 기저 웨이퍼(10, base wafer)를 준비한다. 기저 웨이퍼(10)는 웨이퍼 레벨에서 TSV(130)를 구비한 칩(100)들을 동시에 형성하여 완성한다. 기저 웨이퍼(10)에서, 칩 영역의 크기(size), 예컨대 길이나 폭은 CR1로 표시되어 있다.
제1 칩(100)들 사이의 스크라이브 레인 영역의 크기, 예컨대 길이나 폭은 SR1로 표시되어 있다. 도 12a에서는 편의상 기저 웨이퍼(10)에 3개의 제1 칩(100)이 도시되어 있지만 기저 웨이퍼(10)에 수십 내지 수백 개의 제1 칩들(100)이 형성되어 있을 수 있다. 스크라이브 레인 영역에는 앞서 설명한 바와 같이 테스트 단자 그룹(도 1의 TPD), 예컨대 제1 테스트 단자(도 1의 17) 및 제2 테스트 단자(도 1의 19)가 형성될 수 있다.
기저 웨이퍼(10)는 바디층(110), 하부 절연층(120), TSV(130), 제1 연결 부재(140), 보호층(160) 및 제1 칩 패드(170)를 포함할 수 있다. 바디층(110)은 실리콘 기판(미도시), 실리콘 기판 상에 형성된 집적 회로층 및 상기 집적 회로층을 덮는 층간 절연층(미도시)을 포함할 수 있다. 하부 절연층(120)은 바디층(110)의 하부로 형성되고, 금속간 절연층(122, inter-metallic insulating layer) 및 패시베이션층(124)을 포함할 수 있다. 금속간 절연층(122) 내부에는 다층 배선 패턴(미도시)이 형성될 수 있다.
TSV(130)는 바디층(110)을 관통하여, 하부 절연층(120)의 다층 배선 패턴에 연결될 수 있다. 제1 연결 부재(140)는 범프 패드(142) 및 범프(144)를 포함할 수 있다. 범프 패드(142)는 패시베이션층(124) 상에 도전성 물질로 형성되며, 하부 절연층(120) 내의 다층 배선 패턴과 전기적으로 연결될 수 있다. 그에 따라, 범프 패드(142)는 다층 배선 패턴을 통해 TSV(130)에 전기적으로 연결될 수 있다. 다시 말해, 제1 연결 부재(140)는 TSV(130)의 일면에 전기적으로 연결될 수 있다.
범프 패드(142)는 알루미늄(Al)이나 구리(Cu) 등으로 형성될 수 있고, 펄스 도금이나 직류 도금 방법을 통해 형성될 수 있다. 그러나 범프 패드(142)가 상기 재질이나 방법에 한정되는 것은 아니다. 범프(144)는 범프 패드(142) 상에 형성될 수 있다. 범프(144)는 도전성 재질 예컨대, 구리(Cu), 알루미늄(Al), 금(Au), 솔더 등으로 형성될 수 있다. 그러나 범프(144)의 재질이 그에 한정되는 것은 아니다. 범프(144)가 솔더로 형성되는 경우, 솔더 범프라고 부르기도 한다.
보호층(160)은 바디층(110) 상면으로 형성되고, 절연성 물질로 형성되어 상기 바디층(110)을 외부로부터 보호할 수 있다. 보호층(160)은 산화막 또는 질화막으로 형성될 수 있고, 또는 산화막과 질화막의 이중층으로 형성될 수 있다. 또한, 보호층(160)은 고밀도 플라즈마 화학기상 증착(HDP-CVD) 공정을 이용하여 산화막, 예컨대 실리콘 산화막(SiO2)으로 형성할 수 있다.
제1 칩 패드(170)는 보호층(160) 상에 형성되며, TSV(130)와 전기적으로 연결될 수 있다. 다시 말해, 제1 칩 패드(170)은 TSV(130)의 타면에서 TSV(130)와 전기적으로 연결될 수 있다. 제1 칩 패드(170)는 앞서 범프 패드(142)와 같이 알루미늄이나 구리 등으로 형성될 수 있다.
도 12b를 참조하면, 지지 캐리어(800, supporting carrier)를 준비한다. 지지 캐리어(800) 상에는 접착 부재(820)가 형성될 수 있다. 지지 캐리어(800)는 실리콘, 게르마늄, 실리콘-게르마늄, 갈륨-비소(GaAs), 유리, 플라스틱, 세라믹 기판 등으로 형성될 수 있다. 본 실시예에서는 실리콘 기판 또는 유리 기판으로 형성될 수 있다. 접착 부재(820)는 NCF(Non-Conductive Film), ACF(Anisotropic Conductive Film), UV 필름, 순간 접착제, 열경화성 접착제, 레이저 경화형 접착제, 초음파 경화형 접착제, NCP(Non-Conductive Paste) 등으로 형성될 수 있다.
기저 웨이퍼(10)는 지지 캐리어(800) 상에 접착 부재(820)를 통해 접착된다. 기저 웨이퍼(10)는 제1 연결 부재(140)가 지지 캐리어(800)를 향하도록 접착될 수 있다. 지지 캐리어(800)는 기저 웨이퍼(10)의 준비 전에, 또는 기저 웨이퍼(10) 준비 후 기저 웨이퍼(10)의 지지 캐리어(800) 접착 전에 준비될 수도 있음은 물론이다.
도 12c을 참조하면, 제2 칩(200)을 준비한다. 제2 칩(200)은 바디층(210), 하부 절연층(220), 및 제2 연결 부재(240)를 포함할 수 있다. 바디층(210)은 제1 칩(100)과 마찬가지로 실리콘 기판(미도시), 상기 실리콘 기판 상에 형성된 집적 회로층 및 상기 집적 회로층을 덮는 층간 절연층(미도시)을 포함할 수 있다. 바디층(210)의 상면은 외부로 노출될 수 있다. 바디층(210)의 상면은 상기 집적 회로층이 형성되는 실리콘 기판의 제1 면에 대향하는 제2 면일 수 있다. 그에 따라, 실리콘 기판의 실리콘이 외부로 노출될 수 있다. 때에 따라, 실리콘 기판의 제2 면 상에는 제1 칩에서와 같은 보호층이 형성될 수도 있다.
하부 절연층(220)은 바디층(210) 하부로 형성되고, 금속간 절연층(222) 및 패시베이션층(224)을 포함할 수 있다. 금속간 절연층(222) 내부에는 다층 배선 패턴(미도시)이 형성될 수 있다.
제2 연결 부재(240)는 제2 칩 패드(242) 및 범프(244)를 포함할 수 있다. 제2 칩 패드(242)는 패시베이션층(224) 상에 도전성 물질로 형성되며, 하부 절연층(220) 내의 다층 배선 패턴과 전기적으로 연결될 수 있다. 제2 칩 패드(242)는 앞서 제1 연결 부재(140)의 범프 패드(142)와 동일 재질로 형성될 수 있다.
범프(244)는 제2 칩 패드(242) 상에 형성될 수 있다. 범프(244)는 도전성 재질로 형성되며, 제1 연결 부재(140)의 범프(144)와 같이, 구리(Cu), 알루미늄(Al), 금(Au), 솔더(solder) 등으로 형성될 수 있다. 그러나 범프(244)의 재질이 그에 한정되는 것은 아니다. 제2 칩(200)은 제1 칩(100)과 달리 바디층(210)을 관통하는 TSV가 형성되지 않을 수 있다.
제1 칩들(100) 각각의 상면으로 제2 칩(200)을 적층하여 적층칩(1100)을 형성한다. 적층칩(1100)은 제2 칩(200)의 제2 연결 부재(240)를 제1 칩(100)의 제1 칩 패드(170) 상에 열 압착 방법을 통해 접착함으로써 이루어질 수 있다. 제2 연결 부재(240)는 제1 칩(100)의 제1 칩 패드(170)에 연결될 수 있다. 그에 따라, 제2 연결 부재(240)를 통해 제2 칩(200)의 다층 배선 패턴이 제1 칩(100)의 TSV(130)에 전기적으로 연결될 수 있다.
제2 칩(200)의 제2 연결 부재(240)의 배치는 제1 칩(100)의 제1 칩 패드(170)의 배치에 대응하여 위치할 경우 제2 칩(200)을 제1 칩(100)상에 적층할 수 있다. 제2 칩(200)은 제1 칩(100)과 이종의 칩일 수 있다. 또한, 제2 칩(200)은 제1 칩(100)과 동종의 칩일 수도 있다.
제2 칩(200)은 도 12a과 동일한 기저 웨이퍼를 절단하여 획득할 수 있으며, 이때 제2 칩들(200)에는 TSV가 형성되지 않을 수 있다. 그러나, 도 12c과 다르게 제2 칩들(200) 내에 TSV가 형성될 수도 있다. 그에 따라, 제2 칩들(200)은 제1 칩(100)과 동일한 기저 웨이퍼로부터 분리하여 획득한 칩일 수도 있다.
제1 칩들(100) 각각의 상면으로 제2 칩(200)을 적층하여 적층칩(1100)을 형성할 때 앞서 설명한 바와 같이 검출 패드 그룹(MPD)을 형성한다. 검출 패드 그룹(MPD)을 형성할 때 앞서 설명한 바와 같이 제1 검출 패드(170a) 및 제3 검출 패드(242a)는 매개부(ME)인 범프(244)를 이용하여 전기적 및 물리적으로 연결한다. 제2 검출 패드(170b) 및 제4 검출 패드(242b)는 비매개부(NME)에 의해 물리적으로 연결하지 않는다. 비매개부(NME)는 후에 언더필이나 몰딩재로 구성된 밀봉재에 해당되는 부분일 수 있다.
제1 칩들(100) 각각의 상면으로 제2 칩(200)을 적층하여 적층칩(1100)을 형성한 후에, 앞서 설명한 바와 같이 제1 칩(100)의 스크라이브 레인 영역(미도시) 상에 위치하는 테스트 단자를 이용하여 제2 검출 패드(170b) 및 제4 검출 패드(242b)간의 커패시턴스를 측정할 수 있다. 제2 검출 패드(170b)와 제4 검출 패드(242b)간의 커패시턴스 측정은 제조 공정중 인라인에서 수행한다. 이에 따라, 앞서 설명한 제1 칩(100) 및 제2 칩(200)간의 적층 정확도 및 제1 칩(100) 및 제2 칩(200)간의 접합 간격을 검출할 수 있다.
도 12d를 참조하면, 적층칩(1100)의 제1 칩(100)과 제2 칩(200)의 연결 부분을 채우는 언더필(310)을 형성한다. 언더필(310)은 비매개부(NME)를 구성할 수 있다. 언더필(310)은 제1 칩(100) 및 제2 칩(200)의 연결 부분, 즉 제1 칩(100)의 제1 칩 패드(170)와 제2 연결 부재(240)가 연결되는 부분을 채울 수 있다. 언더필(310)은 에폭시 수지와 같은 언더필 수지로 형성될 수 있고, 실리카 필러(filler)나 플럭스(flux) 등이 포함될 수 있다. 언더필(310)은 후에 형성되는 몰딩재와 다른 재질로 형성될 수 있지만 동일 재료로 형성될 수도 있다.
언더필(310)은 제1 칩(100)과 제2 칩(200)의 연결 부분만을 채울 수도 있지만, 도시된 바와 같이 제1 칩(100)과 제2 칩(200)의 연결 부분을 채우면서 제2 칩(200)의 측면을 감싸도록 형성될 수도 있다. 본 단계의 언더필 공정은 필요에 따라 생략될 수도 있다.
계속하여, 지지 캐리어(800) 상에 접착된 적층칩들(1100)을 몰딩하는 몰딩재(320)를 형성한다. 몰딩재(320)는 레진과 같은 폴리머로 형성될 수 있다. 예컨대, 몰딩재(320)는 EMC(Epoxy Molding Compound)로 형성될 수 있다. 이에 따라, 적층칩들(1100)은 언더필(310)과 몰딩재(320)로 봉지되는 밀봉재(330)가 형성된다. 밀봉재(330)는 각 적층칩들(1100)의 제1 및 제2 칩(100, 200)의 측면들이나 상면들을 밀봉할 수 있다. 언더필(310)의 존재로 인해 몰딩재(320)는 언더필(310)의 측면을 밀봉할 수 있다.
밀봉재(330)는 상면이 그라인되어 적층칩들(1100) 각각의 제2 칩(200)의 상면을 노출시킬 수 있다. 밀봉재(330)의 상면은 제2 칩(200)의 상면과 동일 수평면을 구성할 수 있다. 제2 칩(200)에 TSV가 형성되지 않은 경우에, 제2 칩(200) 상면은, 집적 회로층이 형성되지 않는 반도체 기판(즉 실리콘 기판)의 제2 면일 수 있고, 그에 따라, 반도체 기판의 제2 면의 실리콘이 외부로 노출될 수 있다.
적층칩(1100), 즉 제2 칩(200)의 상면을 노출시킬 경우, 후에 완성되는 칩 적층 반도체 패키지를 보드 기판 상에 실장하여 몰딩할 경우 몰딩재가 제2 칩(200)의 상면과 잘 결합 및 부착될 수 있다.
도 12e를 참조하면, 지지 캐리어(800)를 기저 웨이퍼(10)로부터 분리하고, 접착 부재(820)를 기저 웨이퍼(110, 바디층을 구성)로부터 제거함으로써, 적층칩들(1100) 각각의 제1 칩(100)의 제1 연결 부재(140)가 외부로 노출될 수 있다. 제1 칩(100)의 일면에는 칩 패드를 포함하여 검출 패드들이 형성되고, 제1 칩(100)의 타면 상에 제1 연결 부재(140)이 형성될 수 있다.
지지 캐리어(800)와 접착 부재(820)는 나누어 제거할 수도 있고, 경우에 따라, 지지 캐리어(800)와 접착 부재(820)는 동시에 제거될 수도 있다. 예컨대, 지지 캐리어(800)는 투명한 재질, 예컨대 유리 기판으로 형성되고, 접착 부재(820)가 UV 필름으로 형성된 경우, UV 조사에 의해 지지 캐리어(800)와 접착 부재가 동시에 기저 웨이퍼(10)로부터 분리될 수 있다.
계속하여, 적층칩(1100)이 부착된 기저 웨이퍼(10)를 뒤집은 후 지지 기판(900)을 부착한다. 지지 기판(900)은 제1 칩(100)의 제1 연결 부재(140)가 노출되는 제1 면에 대향하는 제2 면에 접착 부재(920)를 통해 접착한다. 지지 기판(900)은 실리콘, 게르마늄, 실리콘-게르마늄, 갈륨-비소(GaAs), 유리, 플라스틱, 세라믹 기판 등으로 형성될 수 있고, 접착 부재(920)는 NCF, ACF, UV 필름, 순간 접착제, 열경화성 접착제, 레이저 경화형 접착제, 초음파 경화형 접착제, NCP 등으로 형성될 수 있다. 본 실시예에서, 지지 기판(900)은 유리 기판으로 형성될 수 있고, 접착 부재는 UV 필름으로 형성될 수 있다.
도 12f를 참조하면, 지지 기판(900)을 이용하여, 적층칩(1100) 각각에 대한 EDS(Electrical Die Sorting) 테스트를 수행한다. EDS 테스트는 프로브 카드(1500) 등을 이용하여 수행할 수 있다. 프로브 카드(1500)에는 몸체부(1520) 및 단자 핀(1510)을 포함할 수 있다. 단자 핀(1510)은 예컨대 포고 핀들일 수 있다. 이러한 포고 핀들이 대응하는 제1 연결 부재(140)에 콘택되고 전기적 신호가 인가됨으로써 EDS 테스트가 수행될 수 있다.
아울러서, EDS 테스트시 제1 연결 부재(140)을 이용하여 제2 검출 패드(170b) 및 제4 검출 패드(242b) 간의 커패시턴스를 측정할 수 있다. 제1 연결 부재(140)는 범프 패드(142) 및 범프(144)를 포함하므로, 범프 패드(142) 및 범프(144)가 테스트 단자 역할을 수행할 수 있다. 다시 말해, 테스트 단자 그룹(TPD) 내에 포함된 범프 패드(142) 및 범프(144)는 제1 칩(100)의 타면 상에 형성되고 제1 테스트 단자 및 제2 테스트 단자를 포함할 수 있다. 이에 따라, 앞서 설명한 제1 칩(100) 및 제2 칩(200)간의 적층 정확도 및 제1 칩(100) 및 제2 칩(200)간의 접합 간격을 검출할 수 있다.
EDS 테스트나 커패시턴스 측정을 통해 적층칩(1100)의 양호 또는 불량 여부를 판단한다. 이와 같이 적층칩(1100)의 EDS 테스트를 통해 양호 또는 불량 여부가 판단되고 불량에 속하는 적층칩(1100)은 폐기되게 된다. 따라서, 본 실시예에 따른 최종적인 칩 적층 반도체 패키지는 EDS 테스트를 통과한 칩들이 적층된 패키지이다. 그에 따라, 본 실시예에 따른 최종적인 칩 적층 반도체 패키지(1000)는 KGDS(Known Good Die Stack) 패키지로 부를 수 있다.
도 12g를 참조하면, 기저 웨이퍼(10) 및 밀봉재(330)를 소딩(sawing, 절단)하여 각각의 칩 적층 반도체 패키지(1000)로 분리한다. 접착 부재(920)는 소잉에 의해 일부가 제거될 수도 있다.
계속하여, 지지 기판(900) 및 접착 부재(920)를 제거함으로써, 각각의 칩 적층 반도체 패키지(1000)를 완성한다. 지지 기판(900) 및 접착 부재(920)의 제거는 순차적으로 수행될 수도 있고 동시에 수행될 수도 있다. 앞서와 같이 절단 공정을 통하여 개개의 칩 적층 반도체 패키지(1000)를 형성하고 나면, 제1 칩(100)의 양측면이 노출된다. 이렇게 할 경우, 칩 적층 반도체 패키지(1000)를 보드 기판 상에 실장하여 재차 몰딩할 경우 추가 몰딩재가 제1 칩(100)의 측면과 잘 결합 및 부착될 수 있다.
도 13 및 도 14는 본 발명의 기술적 사상의 일 실시예에 의한 칩 적층 반도체 패키지를 포함하는 반도체 패키지 시스템의 단면도이다.
구체적으로, 본 실시예의 반도체 패키지 시스템(10000, 10000a)는 메인 칩(2000) 및 칩 적층 반도체 패키지(1000, 1000a)를 포함할 수 있다. 칩 적층 반도체 패키지(1000)는 도 11의 칩 적층 반도체 패키지(1000)와 동일할 수 있다. 칩 적층 반도체 패키지(1000a)는 제2 칩(200)의 양측면에 접하여 제2 밀봉재(340)가 형성된 것을 제외하고는 칩 적층 반도체 패키지(1000)와 동일할 수 있다. 칩 적층 반도체 패키지(1000, 1000a)는 검출 패드 그룹(MPD)을 포함할 수 있다. 그에 따라, 칩 적층 반도체 패키지(1000, 1000a)의 각 구성부분에 대한 설명은 생략하거나 간략하게 기술한다.
메인칩(2000) 상에 칩 적층 반도체 패키지(1000, 1000a)가 적층되어 있다. 칩 적층 반도체 패키지(1000, 1000a)는 제2 밀봉재(340)로 밀봉되어 있다. 메인 칩(2000)은 제1 및 제2 칩(100, 200) 보다는 크기가 더 클 수 있다. 칩 적층 반도체 패키지(1000, 1000a)는 접착 부제(2400)를 통해 메인 칩(2000)에 실장될 수 있다. 그에 따라, 제2 밀봉재(340)의 하면은 메인 칩(2000)의 외곽 부분에 위치한 접착 부제(2400)를 통해 접착될 수 있다.
메인 칩(2000)은 메모리 칩과 유사하게, 바디층(2100), 하부 절연층(2200), 패시베이션층(2300), TSV(2500), 제3 연결 부재(2600), 보호층(2750) 및 메인 칩 패드(2700)를 포함할 수 있다. 하부 절연층(2200) 및 패시베이션층(2300) 내의 집적 회로층, 다층 배선 패턴은 메인 칩의 종류에 따라 다르게 형성될 수 있다. 메인 칩(2000)은 로직 칩, 예컨대, 중앙처리장치(central processing unit, CPU), 컨트롤러(controller), 또는 주문형 반도체(application specific integrated circuit, ASIC) 등일 수 있다.
TSV(2500) 및 그에 대응하는 메인 칩 패드(2700)의 개수는 메인 칩(2000)으로 적층되는 칩 적층 반도체 패키지(1000, 1000a)의 제1 칩(100)의 제1 연결 부재(140)에 대응하는 개수로 형성될 수 있다. 경우에, 다른 개수 예컨대, 제1 연결 부재(140)보다 많은 개수의 TSV(2500)가 형성될 수 있다.
메인 칩(2000)의 하면에 형성되는 제3 연결 부재(2600)는 범프 패드(2610) 및 범프(2620)를 포함할 수 있고, 개수가 TSV(2500)보다 작을 수 있다. 그에 따라, 대응되는 제3 연결 부재(2600)가 없는 TSV(2500)의 경우는 다층 배선 패턴을 통해 하나의 제3 연결 부재(2600)에 합쳐 연결될 수 있다.
메인 칩(2000)에 형성된 제3 연결 부재(2600)는 제1 연결 부재(140)보다는 크기가 클 수 있다. 이는 메인 칩(2000)이 실장되는, 보드 기판(미도시)에 형성된 배선이 규격화되어 있거나 보드 기판의 물질적 특성(예를 들어, 플라스틱)을 이유로 하여 조밀화하기 어려운 한계가 있기 때문이다. 이런 이유로, 앞서 TSV(2500)의 모두가 제3 연결 부재(2600) 각각으로 대응되지 않을 수 있다.
도 15 및 도 16은 본 발명의 기술적 사상의 일 실시예에 의한 칩 적층 반도체 패키지의 단면도이다.
구체적으로, 칩 적층 반도체 패키지(1500(CSP4), 1500a(CSP5))는 CoC(Chip on Chip)에 의해 제조된 패키지일 수있다. 칩 적층 반도체 패키지(1500, 1500a)는 제1 칩(100), 제2 칩(200) 및 밀봉재(330a, 330b)를 포함할 수 있다. 제1 칩(100)은 바디층(110), 하부 절연층(120), TSV(130), 제1 연결 부재(140), 보호층(160) 및 제1 칩 패드(170)를 포함할 수 있다. 제1 칩(100)의 하부는 범프(144)가 외부로 노출되어 있고, 제1 칩(100)의 액티브면의 패시베이션층(124)도 외부로 노출되어 있다.
제2 칩(200)은 제1 칩(100)과 마찬가지로 바디층(210), 하부 절연층(220), 및 제2 연결 부재(240)를 포함할 수 있다. 제2 연결 부재(240)는 제2 칩 패드(242) 및 범프(244)를 포함할 수 있다. 제2 칩(200)은 TSV를 포함하지 않을 수 있고, 필요에 따라 TSV를 포함할 수 있다. 제1 칩(100)의 비액티브면 상에 제2 칩(200)의 액티브면이 탑재되어 적층칩을 구성하며, 제2 연결 부재(240)는 제1 칩(100)의 제1 칩 패드(170)에 연결될 수 있다. 그에 따라, 제2 연결 부재(240)를 통해 제2 칩(200)이 제1 칩(100)의 TSV(130)에 전기적으로 연결될 수 있다.
칩 적층 반도체 패키지(1500)의 언더필(310a)는 제1 칩(100) 및 제2 칩(200)의 연결 부분, 즉 제1 칩(100)의 제1 칩 패드(170)와 제2 연결 부재(240)가 연결되는 부분에 채워져 있다. 아울러서, 언더필(310a)는 제1 칩(200)의 양측면을 둘러싸도록 형성된다. 언더필(310a) 상에 몰딩재(320a)를 형성하여 언더필(310a)과 몰딩재(320a)로 밀봉재(330a)를 구성한다.
칩 적층 반도체 패키지(1500a)의 언더필(310b)는 제1 칩(100) 및 제2 칩(200)의 연결 부분, 즉 제1 칩(100)의 제1 칩 패드(170)와 제2 연결 부재(240)가 연결되는 부분에 채워져 있다. 언더필(310b) 상에 몰딩재(320b)를 형성하여 언더필(310b)과 몰딩재(320a)로 밀봉재(330a)를 구성한다. 칩 적층 반도체 패키지(1500, 1500a)를 구성하는 제2 칩(200)의 상면은 밀봉재(330a, 330b)가 형성되지 않고 노출되어 있다.
칩 적층 반도체 패키지(1500, 1500a)는 앞서 설명한 바와 같이 검출 패드 그룹(MPD)을 포함할 수 있다. 검출 패드 그룹(MPD)에 대해서는 앞서 도 11에서 설명하였으므로 생략한다.
도 17a 내지 도 17g는 도 15의 칩 적층 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다. 도 17a 내지 도 17g는 CoC(Chip on Chip)에 의해 칩 적층 반도체 패키지(1500)를 제조하는 공정을 설명하기 위하여 제공된 것이다.
도 17a를 참조하면, TSV(130)가 각각 형성된 다수의 칩들을 포함한 기저 웨이퍼(10)를 준비한다. 기저 웨이퍼(10)는 지지 기판(900) 상에 접착 부재(920)를 통해 접착되어 준비될 수 있다.
지지 기판(900)은 실리콘, 게르마늄, 실리콘-게르마늄, 갈륨-비소(GaAs), 유리, 플라스틱, 세라믹 기판 등으로 형성될 수 있다. 접착 부재(920)는 NCF, ACF, 순간 접착제, 열경화성 접착제, 레이저 경화형 접착제, 초음파 경화형 접착제, NCP 등으로 형성될 수 있다. 한편, 도시된 바와 같이 기저 웨이퍼(10)는 제1 연결 부재(140)가 지지 기판(900)을 향하도록 접착될 수 있다. 기저 웨이퍼(10)의 준비는 웨이퍼 레벨에서 TSV를 구비한 다수의 칩들을 동시에 형성함으로써 이루어질 수 있다.
계속하여, 기저 웨이퍼(10)의 스크라이브 레인 영역을 따라 소잉(sawing)하여 각각의 칩들로 분리한다. 각각의 칩들은 도 15의 칩 적층 반도체 패키지(1500)의 제1 칩(100)에 해당할 수 있다. 그에 따라, 이하, 설명의 편의를 위해, 기저 웨이퍼로부터 분리된 칩들을 "제1 칩" 또는 "제1 칩들"이라고 지칭한다. 한편, S1은 소잉에 분리된 부분을 가리킨다.
소잉을 기저 웨이퍼(10) 부분에만 수행되고, 하부의 지지 기판(900)에는 수행되지 않는다. 도시된 바와 같이 접착 부재(920)는 소잉에 의해 소정 부분이 제거될 수 있다. 기저 웨이퍼(10)의 제1 칩들(100)이 분리된 후, 지지 기판(900)을 제거할 수 있다. 지지 기판(900) 제거 시에, 접착 부재(920)가 제1 칩들(100)로부터 제거될 수 있지만, 접착 부재(920)는 제1 칩들(100)로부터 제거되지 않을 수도 있다.
도 17b를 참조하면, 지지 캐리어(800, supporting carrier)를 준비한다. 지지 캐리어(800) 상에는 접착 부재(820)가 형성될 수 있다. 지리 캐리어(800)는 실리콘, 게르마늄, 실리콘-게르마늄, 갈륨-비소(GaAs), 유리, 플라스틱, 세라믹 기판 등으로 형성될 수 있다. 본 실시예에서는 실리콘 기판 또는 유리 기판으로 형성될 수 있다. 접착 부재(820)는 NCF, ACF, UV 필름, 순간 접착제, 열경화성 접착제, 레이저 경화형 접착제, 초음파 경화형 접착제, NCP 등으로 형성될 수 있다.
계속하여, 분리된 제1 칩들(100) 각각을 지지 캐리어(800) 상에 접착 부재(820)를 이용하여 접착한다. 제1 칩들(100)은 제1 연결 부재(140)가 지지 캐리어(800)를 향하도록 접착될 수 있다. 제1 칩들(100)을 지지 캐리어(800) 상에 접착하기 전에 제1 칩들(100) 하면에 접착되어 있던 접착 부재(820)가 제거될 수 있다.
제1 칩들(100)은 지지 캐리어(800) 상에 소정 간격(SP)을 가지고 배열되어 접착될 수 있는데, 소정 간격(SP)은 최종적으로 형성되는 칩 적층 반도체 패키지(1500)의 사이즈를 고려하여 적절히 선택될 수 있다.
도 17c를 참조하면, 제1 칩들(100) 각각의 상면으로 제2 칩(200)을 적층하여 적층 칩(1100)을 형성한다. 적층은 제2 칩(200)의 제2 연결 부재(240)를 제1 칩(100)의 제1 칩 패드(170) 상에 열 압착 방법을 통해 접착함으로써 이루어질 수 있다.
제2 칩들(200) 역시 어느 하나의 기저 웨이퍼를 분리하여 획득할 수 있으며, 이러한 제2 칩들(200)에는 TSV가 형성되지 않을 수 있다. 그러나, 제2 칩들(200) 내에 TSV가 형성될 수도 있다. 그에 따라, 제2 칩들(200)은 제1 칩(100)과 동일한 기저 웨이퍼로부터 분리하여 획득한 칩일 수도 있다.
앞서 도 12c에서 설명한 바와 같이 제1 칩들(100) 각각의 상면으로 제2 칩(200)을 적층하여 적층칩(1100)을 형성할 때, 검출 패드 그룹(MPD)을 형성한다. 검출 패드 그룹(MPD)을 형성할 때 앞서 설명한 바와 같이 제1 검출 패드(170a) 및 제3 검출 패드(242a)는 매개부(ME)인 범프(244)를 이용하여 전기적 및 물리적으로 연결한다. 제2 검출 패드(170b) 및 제4 검출 패드(242b)는 비매개부(NME)에 의해 물리적으로 연결하지 않는다. 비매개부(NME)는 후에 언더필이나 몰딩재로 구성된 밀봉재에 해당되는 부분일 수 있다.
더하여, 제1 칩들(100) 각각의 상면으로 제2 칩(200)을 적층하여 적층칩(1100)을 형성한 후에, 앞서 설명한 바와 같이 제1 칩(100)의 스크라이브 레인 영역(미도시) 상에 위치하는 테스트 단자를 이용하여 제2 검출 패드(170b) 및 제4 검출 패드(242b)간의 커패시턴스를 측정할 수 있다. 제2 검출 패드(170b)와 제4 검출 패드(242b)간의 커패시턴스 측정은 제조 공정중 인라인에서 수행한다. 이에 따라, 앞서 설명한 제1 칩(100) 및 제2 칩(200)간의 적층 정확도 및 제1 칩(100) 및 제2 칩(200)간의 접합 간격을 검출할 수 있다.
도 17d를 참조하면, 각 적층 칩(1100)의 제1 칩(100)과 제2 칩(200)의 연결 부분을 채우는 언더필(310a)을 형성한다. 언더필(310a)은 비매개부(NME)를 구성할 수 있다. 언더필(310a)은 제1 칩(100)과 제2 칩(200)의 연결 부분만을 채울 수도 있지만, 도시된 바와 같이 제1 칩(100)과 제2 칩(200)의 연결 부분을 채우면서 제1 칩(100)의 측면을 감싸도록 형성될 수도 있다.
언더필(310a)이 제1 칩(100)을 둘러싸는 경우, 언더필(310a)은 인접하는 다른 적층 칩의 제1 칩(100)을 둘러싸는 언더필과 소정 간격을 가지도록 형성될 수 있다. 그러나 언더필(310a)은 인접하는 언더필과 겹쳐지도록 형성될 수도 있다.
본 실시예에서 언더필(310a)은 하부 방향으로 넓어지는 형태를 가지도록 형성되었지만, 이에 한정되지 않고 다양한 형태로 형성될 수 있음은 물론이다. 예컨대, 언더필(310a)은 상부와 하부가 거의 동일한 사이즈로 형성될 수도 있다. 본 단계의 언더필 공정은 생략될 수 있다.
계속하여, 지지 캐리어(800) 상에 접착된 적층 칩들(1100)을 밀봉하는 몰딩재(320a)를 형성한다. 몰딩재(320a)는 레진과 같은 폴리머로 형성될 수 있다. 예컨대, 몰딩재(320a)는 EMC(Epoxy Molding Compound)로 형성될 수 있다. 이에 따라, 적층칩들(1100)은 언더필(310a)과 몰딩재(320a)로 봉지되는 밀봉재(330a)가 형성된다. 밀봉재(330a)는 제1 및 제2 칩(100, 200)의 측면들이나 상면을 밀봉할 수 있다. 언더필(310a)의 존재로 인해 몰딩재(320a)는 언더필(310a)의 측면을 밀봉할 수 있다.
밀봉재(330a)는 상면이 그라인딩적층 칩들(1100) 각각의 제2 칩(200)의 상면을 노출시킬 수 있다. 제2 칩(200)에 TSV가 형성되지 않은 경우에, 제2 칩(200) 상면은, 집적 회로층이 형성되지 않는 반도체 기판의 제2 면일 수 있고, 그에 따라, 반도체 기판의 제2 면의 실리콘이 외부로 노출될 수 있다.
도 17e를 참조하면, 지지 캐리어(800)를 적층 칩(1100)으로부터 분리하고, 접착 부재(820)를 제거한다. 이렇게 되면, 적층 칩들(1100) 각각의 제1 칩(100)의 제1 연결 부재(140)가 외부로 노출될 수 있다. 밀봉재(330a)의 하면과 제1 칩(100)의 하면은 동일 수평면을 구성할 수 있고, 그에 따라 제1 칩(100)의 제1 연결 부재(140)는 수평면에서 돌출되는 구조로 노출될 수 있다.
계속하여, 적층칩(1100)의 제2 면, 즉 제1 칩(100)의 제1 연결 부재(140)가 노출되는 제1 면에 대향하는 제2 면에 지지 기판(950)을 접착 부재(952)를 통해 접착한다. 여기서, 지지 기판(950)은 실리콘, 게르마늄, 실리콘-게르마늄, 갈륨-비소(GaAs), 유리, 플라스틱, 세라믹 기판 등으로 형성될 수 있고, 접착 부재(952)는 NCF, ACF, UV 필름, 순간 접착제, 열경화성 접착제, 레이저 경화형 접착제, 초음파 경화형 접착제, NCP 등으로 형성될 수 있다. 본 실시예에서, 지지 기판(950)은 유리 기판으로 형성될 수 있고, 접착 부재는 UV 필름으로 형성될 수 있다.
도 17f를 참조하면, 지지 기판(950)을 이용하여, 적층 칩(1100) 각각에 대한 EDS(Electrical Die Sorting) 테스트를 수행한다. EDS 테스트는 프로브 카드(1500) 등을 이용하여 수행할 수 있다. 프로브 카드(1500)에는 몸체부(1520) 및 단자 핀(1510)을 포함할 수 있다. 단자 핀(1510)은 예컨대 포고 핀들일 수 있다. 이러한 포고 핀들이 대응하는 제1 연결 부재(140)에 콘택되고 전기적 신호가 인가됨으로써 EDS 테스트가 수행될 수 있다.
아울러서, EDS 테스트시 제1 연결 부재(140)을 이용하여 제2 검출 패드(170b) 및 제4 검출 패드(242b) 간의 커패시턴스를 측정할 수 있다. 이에 따라, 앞서 설명한 제1 칩(100) 및 제2 칩(200)간의 적층 정확도 및 제1 칩(100) 및 제2 칩(200)간의 접합 간격을 검출할 수 있다.
EDS 테스트나 커패시턴스 측정을 통해 적층 칩(1100)의 양호 또는 불량 여부를 판단한다. 이와 같이 적층 칩(1100)의 EDS 테스트를 통해 양호 또는 불량 여부가 판단되고 불량에 속하는 적층 칩(1100) 또는 반도체 패키지(1000)는 폐기되게 된다. 따라서, 본 실시예의 반도체 패키지는 EDS 테스트를 통과한 칩들이 적층된 패키지이다. 그에 따라, 본 실시예의 반도체 패키지는 KGDS(Known Good Die Stack) 패키지로 부를 수 있다.
도 17g를 참조하면, 적층칩(1100) 사이에 위치하는 밀봉재(330a)를 소잉하여 각각의 칩 적층 반도체 패키지(1500)로 분리한다. 여기서, 소잉은 적층칩(1100) 사이에 위치하는 밀봉재(330a)에 대해서만 수행된다. 접착 부재(952)는 소잉에 의해 일부가 제거될 수도 있다. 여기서, S2는 소잉에 의해 분리된 부분을 지칭한다.
계속하여, 지지 기판(950) 및 접착 부재(952)를 제거함으로써, 각각의 칩 적층 반도체 패키지(1500)를 완성한다. 여기서, 지지 기판(950) 및 접착 부재(952)제거는 순차적으로 수행될 수도 있고, 동시에 수행될 수도 있다.
도 18 및 도 19은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지 시스템의 단면도들이다.
구체적으로, 본 실시예의 반도체 패키지 시스템(20000, 20000a)는 메인 칩(2000) 및 칩 적층 반도체 패키지(1500, 1500a)를 포함할 수 있다. 칩 적층 반도체 패키지(1500)는 도 15의 칩 적층 반도체 패키지(1500)와 동일할 수 있다. 칩 적층 반도체 패키지(1500a)는 제1 칩(100)의 양측면에 접하여 몰딩재(320b)를 포함하는 밀봉재(330b)가 형성된 것을 제외하고는 칩 적층 반도체 패키지(1500)와 동일할 수 있다. 그에 따라, 칩 적층 반도체 패키지(1500, 1500a)의 각 구성부분에 대한 설명은 생략하거나 간략하게 기술한다.
메인칩(2000) 상에 칩 적층 반도체 패키지(1500, 1500a)가 적층되어 있다. 칩 적층 반도체 패키지(1500, 1500a)는 밀봉재(330a, 330b)로 밀봉되어 있다. 메인 칩(2000)은 제1 및 제2 칩(100, 200) 보다는 크기가 더 클 수 있다. 칩 적층 반도체 패키지(1500, 1500a)는 접착 부제(2400)를 통해 메인 칩(2000)에 실장될 수 있다. 그에 따라, 밀봉재(330a, 330b)의 하면은 메인 칩(2000)의 외곽 부분에 위치한 접착 부제(2400)를 통해 접착될 수 있다.
메인 칩(2000)은 메모리 칩과 유사하게, 바디층(2100), 하부 절연층(2200), 패시베이션층(2300), TSV(2500), 제3 연결 부재(2600), 보호층(2750) 및 메인 칩 패드(2700)를 포함할 수 있다. 하부 절연층(2200) 및 패시베이션층(2300) 내의 집적 회로층, 다층 배선 패턴은 메인 칩의 종류에 따라 다르게 형성될 수 있다. 메인 칩(2000)은 로직 칩, 예컨대, 중앙처리장치(central processing unit, CPU), 컨트롤러(controller), 또는 주문형 반도체(application specific integrated circuit, ASIC) 등일 수 있다.
TSV(2500) 및 그에 대응하는 메인 칩 패드(2700)의 개수는 메인 칩(2000)으로 적층되는 칩 적층 반도체 패키지(1000, 1000a)의 제1 칩(100)의 제1 연결 부재(140)에 대응하는 개수로 형성될 수 있다. 경우에, 다른 개수 예컨대, 제1 연결 부재(140)보다 많은 개수의 TSV(2500)가 형성될 수 있다.
메인 칩(2000)의 하면에 형성되는 제3 연결 부재(2600)는 범프 패드(2610) 및 범프(2620)를 포함할 수 있고, 개수가 TSV(2500)보다 작을 수 있다. 그에 따라, 대응되는 제3 연결 부재(2600)가 없는 TSV(2500)의 경우는 다층 배선 패턴을 통해 하나의 제3 연결 부재(2600)에 합쳐 연결될 수 있다.
메인 칩(2000)에 형성된 제3 연결 부재(2600)는 제1 연결 부재(140)보다는 크기가 클 수 있다. 이는 메인 칩(2000)이 실장되는, 보드 기판(미도시)에 형성된 배선이 규격화되어 있거나 보드 기판의 물질적 특성(예를 들어, 플라스틱)을 이유로 하여 조밀화하기 어려운 한계가 있기 때문이다. 이런 이유로, 앞서 TSV(2500)의 모두가 제3 연결 부재(2600) 각각으로 대응되지 않을 수 있다.
이상 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형, 치환 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다. 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
CSP: 칩 적층 반도체 패키지. 12: 제1 칩, 22: 제2 칩, MPD: 검출 패드 그룹, 14, 16, 24, 26: 검출 패드, ME: 매개부, NMME: 비매개부, TPD: 테스트 단자 그룹

Claims (20)

  1. 제1 검출 패드 및 제2 검출 패드를 포함하는 제1 칩;
    상기 제1 칩 상에 적층되고, 상기 제1 검출 패드 및 제2 검출 패드에 각각 대향한 제3 검출 패드 및 제4 검출 패드를 포함하는 제2 칩; 및
    상기 제1 칩과 제2 칩 사이에 위치하고, 상기 제1 검출 패드 및 제3 검출 패드를 연결하는 매개부와 상기 제2 검출 패드와 상기 제4 검출 패드를 연결하지 않는 비매개부를 포함하는 것을 특징으로 하는 칩 적층 반도체 패키지.
  2. 제1항에 있어서, 상기 제2 검출 패드는 상기 제1 검출 패드와 인접하여 위치하고, 상기 제4 검출 패드는 상기 제3 검출 패드와 인접하여 위치하는 것을 특징으로 하는 칩 적층 반도체 패키지.
  3. 제1항에 있어서, 상기 매개부는 범프로 구성되고, 상기 비매개부는 언더필 또는 밀봉재로 구성되는 것을 특징으로 하는 특징으로 하는 칩 적층 반도체 패키지.
  4. 제1항에 있어서, 상기 제3 검출 패드와 상기 제4 검출 패드는 상기 제2 칩에 형성된 도전 라인으로 연결되어 있는 것을 특징으로 하는 칩 적층 반도체 패키지.
  5. 제1항에 있어서, 상기 제1 칩은 제1 검출 패드 및 제2 검출 패드가 형성된 칩 영역, 및 상기 칩 영역의 주위에 형성된 스크라이브 레인 영역을 포함하고,
    상기 스크라이브 레인 영역에는 상기 제1 검출 패드 및 제2 검출 패드와 전기적으로 연결된 도전 라인들이 형성되어 있는 것을 특징으로 하는 칩 적층 반도체 패키지.
  6. 제1항에 있어서, 상기 제1 칩은 제1 검출 패드 및 제2 검출 패드가 형성된 칩 영역, 및 상기 칩 영역의 주위에 형성된 스크라이브 레인 영역을 포함하고,
    상기 스크라이브 레인 영역은 상기 제1 검출 패드와 제1 도전 라인에 의해 전기적으로 연결된 제1 테스트 단자와, 상기 제2 검출 패드와 제2 도전 라인에 의해 전기적으로 연결된 제2 테스트 단자가 형성되어 있는 것을 특징으로 하는 칩 적층 반도체 패키지.
  7. 제1항에 있어서, 상기 제1 칩은 복수개의 제1 칩 패드들을 더 포함하고, 상기 제1 검출 패드 및 제2 검출 패드의 평면 크기는 상기 제1 칩 패드의 평면 크기보다 크고,
    상기 제2 칩은 복수개의 제2 칩 패드들을 더 포함하고, 상기 제3 검출 패드 및 제4 검출 패드의 평면 크기는 상기 제4 칩 패드의 평면 크기보다 큰 것을 특징으로 하는 칩 적층 반도체 패키지.
  8. 제1항에 있어서, 상기 제2 검출 패드 및 제4 검출 패드가 수평적으로 겹쳐진 면적에 따라 적층 정확도가 결정되고, 상기 제2 검출 패드 및 제4 검출 패드가 수평적으로 겹쳐진 면적은 상기 제2 검출 패드나 제4 검출 패드의 면적의 39% 내지 100%인 것을 특징으로 하는 칩 적층 반도체 패키지.
  9. 제1항에 있어서, 상기 제1 칩과 제2 칩 사이의 접합 간격은 상기 제2 검출 패드와 제4 검출 패드 사이의 기준 접합 간격의 1/2 내지 3/2인 것을 특징으로 하는 칩 적층 반도체 패키지.
  10. 제1 검출 패드, 제2 검출 패드, 및 상기 제1 검출 패드 및 제2 검출 패드에 각각 전기적으로 연결된 제1 테스트 단자 및 제2 테스트 단자를 포함하는 제1 칩; 및
    상기 제1 칩과 이격되어 적층되고, 상기 제1 검출 패드 및 제2 검출 패드에 각각 대향하는 제3 검출 패드 및 제4 검출 패드를 포함하는 제2 칩을 구비하되,
    상기 제3 검출 패드는 상기 제1 검출 패드 상에 겹쳐지고 매개부에 의해 전기적으로 연결되고, 상기 제4 검출 패드는 상기 제2 검출 패드와 연결되지 않으면서 상기 제3 검출 패드와는 도전 라인을 통해 전기적으로 연결되고,
    상기 제1 테스트 단자 및 제2 테스트 단자를 통해 상기 제2 검출 패드와 제4 검출 패드간의 커패시턴스를 측정할 수 있는 것을 특징으로 하는 칩 적층 반도체 패키지.
  11. 제10항에 있어서, 상기 제1 테스트 단자 및 제2 테스트 단자는 상기 제1 칩의 외부에 위치하는 연결 부재로 구성되는 것을 특징으로 하는 칩 적층 반도체 패키지.
  12. 제10항에 있어서, 상기 제1 검출 패드 및 제2 검출 패드는 제1 검출 패드 구룹을 구성하고, 상기 제1 검출 패드 그룹은 서로 떨어져 있는 제1 서브 검출 패드 그룹 및 제2 서브 검출 패드 그룹을 포함하고,
    상기 제3 검출 패드 및 제4 검출 패드는 제2 검출 패드 그룹을 구성하고, 상기 제2 검출 패드 그룹은 서로 떨어져 있는 제3 서브 검출 패드 그룹 및 제4 서브 검출 패드 그룹을 포함하는 것을 특징으로 하는 칩 적층 반도체 패키지.
  13. 제10항에 있어서, 상기 제2 검출 패드와 제4 검출 패드간의 커패시턴스는 상기 제2 검출 패드 및 제4 검출 패드 간의 수평적으로 졉쳐진 면적에 따른 적층 정확도를 검출하며, 상기 적층 정확도를 검출하는 커패시턴스는 기준 커패시턴스의 39% 내지 100%인 것을 특징으로 하는 칩 적층 반도체 패키지.
  14. 제10항에 있어서, 상기 제2 검출 패드와 제4 검출 패드간의 커패시턴스는 상기 제1 칩과 제2 칩 사이의 접합 간격을 검출하며, 상기 제2 검출 패드와 제4 검출 패드 사이의 접합 간격을 검출하는 커패시턴스는 기준 커패시턴스의 67% 내지 200%인 것을 특징으로 하는 칩 적층 반도체 패키지.
  15. 관통 실리콘 비아들의 일면에 상기 관통 실리콘 비아들과 전기적으로 연결된 제1 연결 부재들과, 상기 관통 실리콘 비아들의 타면에 상기 관통 실리콘 비아들과 전기적으로 연결된 제1 칩 패드들을 포함하는 제1 칩;
    상기 제1 칩 상에 적층되고, 상기 제1 칩 패드들에 전기적으로 연결된 제2 연결 부재들을 구비하고, 상기 제2 연결 부재들은 범프들과 제2 칩 패드들을 포함하는 제2 칩; 및
    상기 제1 칩과 제2 칩 사이의 상기 제2 연결 부재들 및 제1 칩 패드들 사이를 밀봉하는 밀봉재를 포함하되,
    상기 제1 칩 패드들중 일부는 제1 검출 패드 및 제2 검출 패드로 구성되고,
    상기 제2 칩 패드들중 일부는 상기 제1 검출 패드와 연결되는 제3 검출 패드와, 상기 제2 검출 패드와 연결되지 않고 상기 제3 검출 패드와는 도전 라인을 통해 전기적으로 연결된 제4 검출 패드로 구성되는 것을 특징으로 하는 칩 적층 반도체 패키지.
  16. 제15항에 있어서, 상기 제1 검출 패드는 상기 범프를 이용하여 상기 제3 검출 패드와 전기적으로 연결되고, 상기 제4 검출 패드는 상기 밀봉재에 의해 상기 제2 검출 패드와 물리적으로 연결되지 않는 것을 특징으로 하는 칩 적층 반도체 패키지.
  17. 제15항에 있어서, 상기 제1 연결 부재들은 상기 제1 검출 패드 및 제2 검출 패드와 전기적으로 연결되는 테스트 단자들로 구성되고,
    상기 제1 연결 부재들을 통해 상기 제2 검출 패드와 제4 검출 패드간의 커패시턴스를 측정할 수 있는 것을 특징으로 하는 칩 적층 반도체 패키지.
  18. 제1 검출 패드, 제2 검출 패드, 및 상기 제1 검출 패드 및 제2 검출 패드에 각각 전기적으로 연결된 제1 테스트 단자 및 제2 테스트 단자를 포함하는 제1 칩을 제조하는 단계;
    상기 제1 칩 상에 이격되어 제2 칩을 적층하되, 상기 제2 칩은 상기 제1 검출 패드 및 제2 검출 패드에 각각 대향하는 제3 검출 패드 및 제4 검출 패드를 포함하되,
    상기 제3 검출 패드는 상기 제1 검출 패드 상에 겹쳐지고 매개부에 의해 연결되고, 상기 제4 검출 패드는 상기 제2 검출 패드와 연결되지 않으면서 상기 제3 검출 패드와는 도전 라인을 통해 전기적으로 연결되게 제조하는 단계; 및
    상기 제1 테스트 단자 및 제2 테스트 단자를 통해 상기 제2 검출 패드와 제4 검출 패드간의 커패시턴스를 측정하는 단계를 포함하는 것을 특징으로 하는 칩 적층 반도체 패키지의 제조 방법.
  19. 제18항에 있어서, 상기 제1 칩 및 제2 칩의 적층 정확도는 상기 측정된 커패시턴스을 이용하여 계산되는 상기 제2 검출 패드과 상기 제4 검출 패드가 겹쳐지는 면적에 의해 결정되고,
    상기 제1 칩과 제2 칩 사이의 접합 간격은 상기 측정된 커패시턴스을 이용하여 계산되는 것을 특징으로 하는 칩 적층 반도체 패키지의 제조 방법.
  20. 제18항에 있어서, 상기 제2 검출 패드와 제4 검출 패드간의 커패시턴스를 측정하는 단계는 제조 공정중 인라인에서 수행하는 것을 특징으로 하는 칩 적층 반도체 패키지의 제조 방법.
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