CN112133692A - 芯片堆叠的半导体封装件及其制造方法 - Google Patents

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CN112133692A CN202010500010.7A CN202010500010A CN112133692A CN 112133692 A CN112133692 A CN 112133692A CN 202010500010 A CN202010500010 A CN 202010500010A CN 112133692 A CN112133692 A CN 112133692A
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CN
China
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chip
inspection pad
pad
inspection
pads
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金孝恩
赵庸会
徐善京
延承勋
韩相旭
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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Abstract

一种芯片堆叠的半导体封装件包括：第一芯片，其包括第一检测焊盘和第二检测焊盘；第二芯片，其设置在第一芯片上，第二芯片包括面对第一检测焊盘的第三检测焊盘和面对第二检测焊盘的第四检测焊盘；以及第一介质和第二介质，第一介质设置在第一检测焊盘与第三检测焊盘之间以通过第一介质将第一检测焊盘连接到第三检测焊盘，第二介质与第一介质不同，第二介质设置在第二检测焊盘与第四检测焊盘之间以通过第二介质将第二检测焊盘连接到第四检测焊盘。

Description

芯片堆叠的半导体封装件及其制造方法
相关申请的交叉引用
本申请基于并要求于2019年6月25日在韩国知识产权局提交的韩国专利申请No.10-2019-0075789的优先权，该申请的公开内容以引用方式全部并入本文中。
技术领域
本发明构思涉及一种半导体封装件及其制造方法，更具体地，涉及一种芯片堆叠的半导体封装件和制造该芯片堆叠的半导体封装件的方法。
背景技术
在竖直方向上堆叠多个芯片(半导体芯片)的芯片堆叠的半导体封装件用于高容量、高性能且多功能的电子设备中。在通过在第一芯片上堆叠第二芯片来制造芯片堆叠的半导体封装件的在线工艺期间，堆叠质量需要通过测量第一芯片与第二芯片之间的堆叠精度或者测量或检测第一芯片与第二芯片之间的接合间隙来评估。芯片堆叠的半导体封装件的可靠性可取决于堆叠质量。
发明内容
本发明构思提供了一种芯片堆叠的半导体封装件，在该芯片堆叠的半导体封装件中，可以测量第一芯片与第二芯片之间的堆叠精度或者第一芯片与第二芯片之间的接合间隙。
本发明构思提供了一种制造前述芯片堆叠的半导体封装件的方法。
根据本公开的一方面，提供了一种芯片堆叠的半导体封装件，包括：第一芯片，其包括第一检测焊盘和第二检测焊盘；第二芯片，其设置在第一芯片上，第二芯片包括面对第一检测焊盘的第三检测焊盘和面对第二检测焊盘的第四检测焊盘；以及第一介质和第二介质，第一介质设置在第一检测焊盘与第三检测焊盘之间，以通过第一介质将第一检测焊盘连接到第三检测焊盘，第二介质与第一介质不同，第二介质设置在第二检测焊盘与第四检测焊盘之间，以通过第二介质将第二检测焊盘连接到第四检测焊盘。
根据本公开的另一方面，提供了一种芯片堆叠的半导体封装件，包括：第一芯片，其包括第一检测焊盘、第二检测焊盘、第一测试端子和第二测试端子，第一测试端子电连接到第一检测焊盘，第二测试端子电连接到第二检测焊盘；以及第二芯片，其设置在第一芯片上，并且在第一芯片与第二芯片之间具有间隙，并且第二芯片包括面对第一检测焊盘的第三检测焊盘和面对第二检测焊盘的第四检测焊盘，其中，第三检测焊盘与第一检测焊盘重叠，并通过介质连接到第一检测焊盘，其中，第四检测焊盘通过介质不连接到第二检测焊盘，其中，第四检测焊盘经由导电线电连接到第三检测焊盘，其中，第一测试端子和第二测试端子被构造为测量第二检测焊盘与第四检测焊盘之间的电容。
根据本公开的另一方面，提供了一种芯片堆叠的半导体封装件，包括：第一芯片，其包括第一连接构件和第一芯片焊盘，第一连接构件分别设置在硅通孔中的每一个的一个表面上并电连接到硅通孔，第一芯片焊盘分别位于硅通孔中的每一个的另一表面上并电连接到硅通孔；第二芯片，其位于第一芯片上，并包括电连接到第一芯片焊盘的第二连接构件，其中，第二连接构件包括凸块和第二芯片焊盘；以及密封剂，其被构造为密封第一芯片与第二芯片之间的第二连接构件之间和第一芯片焊盘之间的空间，其中，第一芯片焊盘中的第一第一芯片焊盘形成第一检测焊盘，第一芯片焊盘中的第二第一芯片焊盘形成第二检测焊盘，其中，第二芯片焊盘中的第一第二芯片焊盘形成连接到第一检测焊盘的第三检测焊盘，第二芯片焊盘中的第二第二芯片焊盘形成第四检测焊盘，其中，第四检测焊盘不连接到第二检测焊盘，并且其中，第四检测焊盘经由导电线电连接到第三检测焊盘。
根据本公开的另一方面，提供了一种制造芯片堆叠的半导体封装件的方法，所述方法包括：设置包括第一检测焊盘、第二检测焊盘、第一测试端子和第二测试端子的第一芯片，第一测试端子电连接到第一检测焊盘，第二测试端子电连接到第二检测焊盘；在第一芯片上堆叠第二芯片，并且在第一芯片与第二芯片之间具有间隙，其中，第二芯片包括面对第一检测焊盘的第三检测焊盘和面对第二检测焊盘的第四检测焊盘；将第三检测焊盘布置为与第一检测焊盘重叠并通过第一介质将第一检测焊盘与第三检测焊盘连接；在第四检测焊盘与第二检测焊盘之间设置第二介质，第二介质与第一介质不同；经由导电线将第四检测焊盘电连接到第三检测焊盘；以及通过利用第一测试端子和第二测试端子来测量第二检测焊盘与第四检测焊盘之间的电容。
根据本公开的另一方面，提供了一种用于测试芯片堆叠的半导体封装件的测试设备，所述芯片堆叠的半导体封装件包括第一芯片和第二芯片，第一芯片包括第一检测焊盘和第二检测焊盘，第二芯片堆叠在第一芯片上，并且在第一芯片与第二芯片之间具有间隙，并且第二芯片包括第三检测焊盘和第四检测焊盘，第三检测焊盘面对第一检测焊盘，并且在第三检测焊盘与第一检测焊盘之间具有第一介质，第四检测焊盘面对第二检测焊盘，并且在第四检测焊盘与第二检测焊盘之间具有第二介质，所述测试设备包括：存储器，其存储一个或多个指令；以及一个或多个处理器，其被构造为执行所述一个或多个指令，以：将第一电压施加到第一检测焊盘；在第二检测焊盘处测量第二电压，第二电压与通过第一检测焊盘、第三检测焊盘、第四检测焊盘和第二检测焊盘传播的第一电压对应；并且基于第二电压来获得第二检测焊盘与第四检测焊盘之间的电容。
附图说明
通过结合附图的下面的详细描述，将更清楚地理解本发明构思的示例性实施例，在附图中：
图1和图2是用于解释根据本发明构思的实施例的芯片堆叠的半导体封装件的基本结构、以及通过利用该基本结构来检测芯片之间的堆叠精度和接合间隙的方法的图；
图3是用于解释通过图1和图2的芯片堆叠的半导体封装件来测量电容的图；
图4A至图4C是用于解释图1和图2的芯片堆叠的半导体封装件的堆叠精度的平面图；
图5A至图5C是用于解释图1和图2的芯片堆叠的半导体封装件的接合间隙的截面图；
图6和图7是根据本发明构思的实施例的芯片堆叠的半导体封装件的布局图；
图8和图9是根据本发明构思的实施例的芯片堆叠的半导体封装件的布局图；
图10A和图10B是示出了根据本发明构思的实施例的芯片堆叠的半导体封装件的芯片焊盘和检测焊盘的形状和尺寸的平面图；
图11是根据本发明构思的实施例的芯片堆叠的半导体封装件的截面图；
图12A至图12G是用于解释制造图11的芯片堆叠的半导体封装件的方法的截面图；
图13和图14是分别包括根据本发明构思的实施例的芯片堆叠的半导体封装件的半导体封装件系统的截面图；
图15和图16是根据本发明构思的实施例的芯片堆叠的半导体封装件的截面图；
图17A至图17G是用于解释制造图15的芯片堆叠的半导体封装件的方法的截面图；以及
图18和图19是根据本发明构思的实施例的半导体封装件系统的截面图。
具体实施方式
现在将参照示出了本发明构思的示例性实施例的附图来更加充分地描述本发明构思。可以实施一个实施例，或者可以结合并实施多个实施例。然而，本发明构思不限于这些实施例。
在本文的描述中，诸如“第一”、“第二”的术语用来将构件区分开，并且不用于限制构件自身或表示特定次序。另外，位于构件“上”、“顶部”、“底部”或“侧边”的描述表示相对位置关系，而不是表示诸如与该构件直接接触或在另一构件与该构件之间的界面处引入该另一构件的特定情况。
另外，当一个元件“耦接到”或“连接到”另一元件时，该一个元件可以直接电耦接或机械耦接到或者直接电连接或机械连接到该另一元件，或者在该一个元件与该另一元件之间可以存在第三元件。
图1和图2是用于解释根据本发明构思的实施例的芯片堆叠的半导体封装件的基本结构、以及通过利用该基本结构来检测芯片之间的堆叠精度和接合间隙的方法的图。
详细地，图1是第二芯片22分别堆叠在第一芯片12上的芯片堆叠的半导体封装件CSP的透视图。图2是在A-A’处沿图1的Y方向截取的截面图。图1和图2是用于解释通过利用第一芯片12的第一检测焊盘组MPD1和第二芯片22的第二检测焊盘组MPD2来检测第一芯片12与第二芯片22之间的堆叠精度和接合间隙的图。
在图1和图2中，X方向和Y方向指示与第一芯片12和第二芯片22的各自的表面平行的水平方向，Z方向指示与第一芯片12和第二芯片22的各自的表面垂直的方向。
第一芯片12可以包括第一芯片区域13和围绕第一芯片区域13的第一划线区域15。根据实施例，第一划线区域15可以在第一芯片区域13附近。根据实施例，第一划线区域15可以与第一芯片区域13相邻。根据实施例，第一划线区域15可以与第一芯片区域13直接相邻。为了便于解释，图1仅示出了一个第一划线区域15。第一芯片12可以为晶圆级芯片或芯片级芯片。第一划线区域15可以从芯片堆叠的半导体封装件CSP的最终结构中切除，因此第一划线区域15可以被部分地或完全地去除。
根据实施例，多个第一芯片焊盘PD1形成在第一芯片区域13中。根据实施例，第一检测焊盘组MPD1可以包括第一芯片焊盘PD1中的一个或多个。即，第一芯片焊盘PD1中的一些可以构成第一检测焊盘组MPD1。第一检测焊盘组MPD1可以包括第一检测焊盘14和第二检测焊盘16。
根据实施例，第一检测焊盘14可以定位为与第二检测焊盘16相邻。根据实施例，第一检测焊盘14和第二检测焊盘16的平面形状可以为圆形。根据实施例，第一检测焊盘14和第二检测焊盘16中的每一个的半径可以为10μm至400μm。根据实施例，尽管构成第一检测焊盘组MPD1的第一检测焊盘14和第二检测焊盘16的平面尺寸与不属于第一检测焊盘组MPD1的一部分的其它第一芯片焊盘PD1中的每一个的平面尺寸相同，但是根据另一实施例，第一检测焊盘14和第二检测焊盘16的平面尺寸可以大于其它第一芯片焊盘PD1中的每一个的平面尺寸。
例如，当其它第一芯片焊盘PD1中的每一个的半径为10μm至20μm时，第一检测焊盘14和第二检测焊盘16中的每一个的半径可以为50μm至400μm。尽管第一芯片焊盘PD1被示出为形成在芯片主体层的整个表面上，但是它们可以形成在芯片主体层的边缘部分或中央部分上。
测试端子组TPD形成在第一划线区域15上。测试端子组TPD包括第一测试端子17和第二测试端子19。第一测试端子17可以通过第一导电线29a电连接到第一检测焊盘14。第二测试端子19可以通过第二导电线29e电连接到第二检测焊盘16。
第一导电线29a和第二导电线29e可以是形成在第一芯片12上的布线。当在制造期间切割第一划线区域15时，第一测试端子17和第二测试端子19可以部分地保留在芯片堆叠的半导体封装件CSP的最终结构的第一划线区域15中。另外，当在制造期间切割第一划线区域15时，第一导电线29a和第二导电线29e可以保留在芯片堆叠的半导体封装件CSP的最终结构的第一划线区域15中。
第二芯片22可以堆叠在第一芯片12上。第二芯片22可以包括第二芯片区域23。第二芯片22可以为芯片级芯片。多个第二芯片焊盘PD2形成在第二芯片区域23上。根据实施例，第二检测焊盘组MPD2可以包括第二芯片焊盘PD2中的一个或多个。即，第二芯片焊盘PD2中的一些构成第二检测焊盘组MPD2。第二检测焊盘组MPD2可以包括第三检测焊盘24和第四检测焊盘26。
根据实施例，第三检测焊盘24可以定位为与第四检测焊盘26相邻。第三检测焊盘24和第四检测焊盘26的各自的平面形状可以为圆形。根据实施例，第三检测焊盘24和第四检测焊盘26中的每一个的半径可以为10μm至400μm。
根据实施例，尽管构成第二检测焊盘组MPD2的第三检测焊盘24和第四检测焊盘26的平面尺寸与不属于第二检测焊盘组MPD2的一部分的其它第二芯片焊盘PD2中的每一个的平面尺寸相同，但是根据另一实施例，第三检测焊盘24和第四检测焊盘26的平面尺寸可以大于其它第二芯片焊盘PD2中的每一个的平面尺寸。例如，当其它第二芯片焊盘PD2的半径为10μm至20μm时，第三检测焊盘24和第四检测焊盘26中的每一个的半径可以为50μm至400μm。尽管第二芯片焊盘PD2被示出为形成在芯片主体层的整个表面上，但是它们可以形成在芯片主体层的边缘部分或中央部分上。第三检测焊盘24可以通过第三导电线29c电连接到第四检测焊盘26。第三导电线29c可以是形成在第二芯片22上的布线。
第三检测焊盘24和第四检测焊盘26可以分别面对第一检测焊盘14和第二检测焊盘16。将第一检测焊盘14电连接并物理连接到第三检测焊盘24的介质单元18(ME)可以位于第一芯片12与第二芯片22之间。介质单元18(ME)可以为凸块，例如，焊料凸块。因此，第一芯片12的第一检测焊盘14和第二芯片22的第三检测焊盘24可以通过形成第四导电线29b的介质单元18(ME)彼此电连接并物理连接。
根据实施例，非介质单元20(NME)可以位于第一芯片12与第二芯片22之间，使得第二检测焊盘16和第四检测焊盘26彼此不物理连接。根据实施例，非介质单元20(NME)可以是密封剂(或封装剂)。因此，第一芯片12的第二检测焊盘16和第二芯片22的第四检测焊盘26彼此不物理连接。然而，第一芯片12的第二检测焊盘16和第二芯片22的第四检测焊盘26可以通过第五导电线29d基于电容效应电连接。
根据实施例，介质单元18(ME)可以包括诸如金属的具有高导电性能的材料，以将第一芯片12的第一检测焊盘14和第二芯片22的第三检测焊盘24电连接。另一方面，非介质单元20(NME)可以包括诸如绝缘体或介电元件的具有低导电性能的材料，以在第一芯片12的第二检测焊盘16与第二芯片22的第四检测焊盘26的电容性连接之间产生电容效应。
芯片堆叠的半导体封装件CSP可以通过利用第一芯片12的第一检测焊盘组MPD1和第二芯片22的第二检测焊盘组MPD2来检测第一芯片12与第二芯片22之间的堆叠精度和接合间隙。
详细地，芯片堆叠的半导体封装件CSP可以通过利用测试设备28将电压施加到第一测试端子17和第二测试端子19来测量第二检测焊盘16与第四检测焊盘26之间的电容。例如，可以通过测试设备28朝向第一导电线29a、第四导电线29b、第三导电线29c、第五导电线29d和第二导电线29e施加电压，由此可以测量第二检测焊盘16与第四检测焊盘26之间的电容。
根据实施例，测试设备28测量芯片堆叠的半导体封装件，该芯片堆叠的半导体封装件包括第一芯片和第二芯片，第一芯片具有第一检测焊盘和第二检测焊盘，第二芯片堆叠在第一芯片上，并且在第一芯片与第二芯片之间具有间隙，第二芯片具有第三检测焊盘和第四检测焊盘，第三检测焊盘面对第一检测焊盘，并且在第三检测焊盘与第一检测焊盘之间具有第一介质，第四检测焊盘面对第二检测焊盘，并且在第四检测焊盘与第二检测焊盘之间具有第二介质。测试设备可以包括存储器和一个或多个处理器，存储器存储一个或多个指令，一个或多个处理器被构造为执行所述一个或多个指令，以：将第一电压施加到第一检测焊盘；测量第二检测焊盘处的第二电压，第二电压与通过第一检测焊盘、第三检测焊盘、第四检测焊盘和第二检测焊盘传播的第一电压对应；并且基于测量出的第二电压来获得第二检测焊盘与第四检测焊盘之间的电容。
根据实施例，一个或多个处理器可以被构造为基于测量出的电容来获得第一芯片与第二芯片之间的堆叠精度和接合间隙信息中的一个。根据实施例，一个或多个处理器可以被构造为：基于测量出的电容来识别第二检测焊盘与第四检测焊盘之间的重叠面积；并且基于重叠面积来获得第一芯片与第二芯片之间的堆叠精度。根据实施例，一个或多个处理器可以被构造为：基于测量出的电容来识别第二检测焊盘与第四检测焊盘之间的距离；以及基于测量出的距离来获得第一芯片与第二芯片之间的接合间隙信息。
当测量第二检测焊盘16与第四检测焊盘26之间的电容时，可以基于第一芯片12的第一检测焊盘14与第二芯片22的第三检测焊盘24水平重叠的面积来检测第一芯片12与第二芯片22之间的堆叠精度。因此，根据本发明构思的芯片堆叠的半导体封装件CSP可以于在线制造工艺期间检测第一芯片12与第二芯片22之间的堆叠精度，而不受切割第二芯片22的工艺影响。
当根据本发明构思的芯片堆叠的半导体封装件CSP测量第二检测焊盘16与第四检测焊盘26之间的电容时，芯片堆叠的半导体封装件CSP可以检测第一芯片12与第二芯片22之间的接合间隙。因此，根据本发明构思的芯片堆叠的半导体封装件CSP可以于在线制造工艺期间非破坏性地测量并获得接合间隙。随后将更详细地描述根据本发明构思的芯片堆叠的半导体封装件CSP中的经由电容测量来检测堆叠精度和接合间隙。
图3是用于解释通过图1和图2的芯片堆叠的半导体封装件CSP测量电容的图。
详细地，图3中的与图1和图2中的附图标记相同的附图标记指示相同的元件。图1和图2的芯片堆叠的半导体封装件CSP可以通过利用测试设备28来测量彼此分开间隙d的第一芯片12的第二检测焊盘16与第二芯片22的第四检测焊盘26之间的电容。
电容可以为C＝ε0*εr*(A/d)，其中，C可以指示电容，A可以指示第二检测焊盘16或第四检测焊盘26的面积，d可以指示第二检测焊盘16与第四检测焊盘26之间的距离，ε0可以指示真空介电常数，εr可以指示位于第二检测焊盘16与第四检测焊盘26之间的电介质的相对介电常数。
图1和图2的芯片堆叠的半导体封装件CSP可以包括各自具有圆形平面形状的第二检测焊盘16和第四检测焊盘26。根据一些实施例，第二检测焊盘16和第四检测焊盘26中的每一个的半径可以为10μm至400μm。
例如，当第二检测焊盘16和第四检测焊盘26中的每一个的半径为10μm，第二检测焊盘16与第四检测焊盘26之间的间隙d为8μm，并且第二检测焊盘16与第四检测焊盘26之间的底部填充物、密封剂或粘合剂的相对介电常数为3.0时，可以通过利用下面的公式将电容C计算为大约0.001pF。
C＝8.85*10-12*3*(π*(10*10-6)2/(8*10-6))
当第二检测焊盘16和第四检测焊盘26中的每一个的半径为100μm，第二检测焊盘16与第四检测焊盘26之间的间隙d为8μm，并且第二检测焊盘16与第四检测焊盘26之间的底部填充物、密封剂或粘合剂的相对介电常数为3.0时，可以通过利用下面的公式将电容C计算为大约0.1pF。
C＝8.85*10-12*3*(π*(100*10-6)2/(8*10-6))
图4A至图4C是用于解释图1和图2的芯片堆叠的半导体封装件CSP的堆叠精度的平面图。
详细地，图4A至图4C中的与图1和图2中的附图标记相同的附图标记指示相同的元件。图4A至图4C示出了图1的第一芯片12的第二检测焊盘16和第二芯片22的第四检测焊盘26中的每一个具有圆形平面形状。图4A至图4C示出了假设第二检测焊盘16与第四检测焊盘26之间的间隙恒定在8μm并且第二检测焊盘16和第四检测焊盘26中的每一个的半径为10μm的情况。
当第二检测焊盘16与第四检测焊盘26之间的间隙恒定并测量第二检测焊盘16与第四检测焊盘26之间的电容时，可以通过计算第二检测焊盘16与第四检测焊盘26彼此重叠的面积来计算和评估堆叠精度。
图4A示出了第二芯片22的第四检测焊盘26不堆叠在第一芯片12的第二检测焊盘16上的情况，因此，第二芯片22的第四检测焊盘26与第一芯片12的第二检测焊盘16之间不存在重叠面积。在此情况下，表示为第二检测焊盘16的中心点O1与第四检测焊盘26的中心点O2之间的距离的堆叠精度不小于作为两倍半径r的20μm，并且在第二检测焊盘16与第四检测焊盘26之间没有测量到电容。
图4B示出了第二芯片22的第四检测焊盘26精确地堆叠在第一芯片12的第二检测焊盘16上的情况，因此，二维重叠面积OLA1与第二检测焊盘16或第四检测焊盘26的面积相同。换言之，第二检测焊盘16与第四检测焊盘26彼此水平重叠的参考面积可以为第二检测焊盘16或第四检测焊盘26的面积的100％。第二检测焊盘16和第四检测焊盘26彼此水平重叠的参考面积可以为π*r2(其中，r为半径)，也就是3.142r2。
在图4B的情况下，因为第二检测焊盘16的中心点O1与第四检测焊盘26的中心点O2彼此完全相同，所以表示为第二检测焊盘16的中心点O1与第四检测焊盘26的中心点O2之间的距离的堆叠精度可以为0μm。
如以上参照图3描述的，当第二检测焊盘16的中心点O1和第四检测焊盘26的中心点O2彼此完全相同时，第二检测焊盘16与第四检测焊盘26之间的测量出的电容(也就是参考电容(即，上参考电容))可以为大约0.001pF。参考电容可以用来检测第二检测焊盘16与第四检测焊盘26之间的堆叠精度。
图4C示出了第二芯片22的第四检测焊盘26与第一芯片12的第二检测焊盘16部分地重叠了半径r的情况。第四检测焊盘26堆叠在第二检测焊盘16上的二维重叠面积OLA2可以被计算为2((π/3)-(√3/4))*r2，并且可以为1.228r2。图4C的二维重叠面积OLA2(也就是根据A-O1-B-O2-A的面积OLA2)可以为图4B的参考面积OLA1的39％。在图4C中，A-O1-B的内角可以为120°。
在图4C的情况下，表示为第二检测焊盘16的中心点O1与第四检测焊盘26的中心点O2之间的距离的堆叠精度可以为±10μm。如以上参照图3描述的，第二检测焊盘16与第四检测焊盘26之间的测量出的电容可以为0.00039pF(下参考电容)，其为0.001pF的参考电容(上参考电容)的39％。
当第四检测焊盘26与第二检测焊盘16重叠的二维重叠面积OLA2为参考面积OLA1的39％至100％时，芯片堆叠的半导体封装件CSP可以提供良好的堆叠精度，并且因此芯片堆叠的半导体封装件CSP的可靠性可以为高。
如此，根据本发明构思的芯片堆叠的半导体封装件CSP可以根据第二检测焊盘16与第四检测焊盘26之间的测量出的电容获得第二检测焊盘16与第四检测焊盘26彼此水平重叠的面积。另外，可以通过第二检测焊盘16与第四检测焊盘26之间的测量出的电容或者第二检测焊盘16与第四检测焊盘26之间的水平重叠面积来确定和评估芯片堆叠的半导体封装件CSP的堆叠精度。
例如，当第二检测焊盘16或第四检测焊盘26的半径为10μm至400μm时，第四检测焊盘26与第二检测焊盘16二维重叠的面积可以为314μm2至5024μm2(参考面积)。因此，当第四检测焊盘26与第二检测焊盘16二维重叠的面积为上述参考面积的39％或更大时，可以将芯片堆叠的半导体封装件CSP的堆叠精度评估为良好。
图5A至图5C是用于解释图1和图2的芯片堆叠的半导体封装件CSP的接合间隙的截面图。
详细地，图5A至图5C中的与图1和图2中的附图标记相同的附图标记指示相同的元件。图5A至图5C示出了图1的第一芯片12的第二检测焊盘16和第二芯片22的第四检测焊盘26中的每一个具有圆形平面形状。图5A至图5C示出了这样的情况：假设第一芯片12的第二检测焊盘16和第二芯片22的第四检测焊盘26中的每一个的半径为100μm，假设第二检测焊盘16和第四检测焊盘26中的每一个的面积均匀，并且第二检测焊盘16与第四检测焊盘26之间的接合间隙为例如8μm的参考接合间隙。
当第二检测焊盘16和第四检测焊盘26的各自的面积均匀并测量第二检测焊盘16与第四检测焊盘26之间的电容时，可以检测第二检测焊盘16与第四检测焊盘26之间的接合间隙。
参照图5A，当第一芯片12的第二检测焊盘16与第二芯片22的第四检测焊盘26之间的接合间隙d1为例如8μm的参考接合间隙时，第二检测焊盘16与第四检测焊盘26之间的参考电容可以为0.1pF。
参照图5B，当第二检测焊盘16与第四检测焊盘26之间的电容为0.2pF(其为0.1pF的参考电容的200％)时，第二检测焊盘16与第四检测焊盘26之间的接合间隙d2(下参考接合间隙)可以为4μm(其为参考接合间隙的1/2)。
参照图5C，当第二检测焊盘16与第四检测焊盘26之间的电容为0.067pF(其为0.1pF的参考电容的67％)时，第二检测焊盘16与第四检测焊盘26之间的接合间隙d3(上参考接合间隙)可以为12μm(其为参考接合间隙的3/2)。
如此，根据本发明构思的芯片堆叠的半导体封装件CSP可以由于第二检测焊盘16与第四检测焊盘26之间的测量出的电容而检测第二检测焊盘16与第四检测焊盘26之间的接合间隙d1、d2和d3。
另外，根据本发明构思的芯片堆叠的半导体封装件CSP可以基于第二检测焊盘16与第四检测焊盘26之间的测量出的参考电容来获得第二检测焊盘16与第四检测焊盘26之间的接合间隙d1(其为参考接合间隙d1)。
换言之，当第一芯片12的第二检测焊盘16与第二芯片22的第四检测焊盘26之间的接合间隙在d2到d3之间(即，在第二检测焊盘16与第四检测焊盘26之间的参考接合间隙d1的1/2至3/2之间)时，可以将芯片堆叠的半导体封装件CSP的接合间隙评估为良好。
图6和图7是根据本发明构思的实施例的芯片堆叠的半导体封装件CSP1的布局图。
详细地，图6可以是芯片堆叠的半导体封装件CSP1的第一芯片32的布局图，图7可以是可堆叠在图6的第一芯片32上的第二芯片52的布局图。第一芯片32可以与图1和图2的第一芯片12对应，第二芯片52可以与图1和图2的第二芯片22对应。以下将省略或简要给出图6和图7的与以上参照图1和图2给出的描述相同的描述。
第一芯片32可以包括第一芯片区域33和围绕第一芯片区域33的第一划线区域35。第一划线区域35可以从芯片堆叠的半导体封装件CSP1的最终结构中切除，由此可以被部分地或完全地去除。
多个第一芯片焊盘PD1形成在第一芯片区域33的边缘部分上。第一芯片焊盘PD1中的一些构成多个第一检测焊盘组MPD1a和MPD1b。第一检测焊盘组MPD1a和MPD1b可以包括第一检测焊盘34和38以及第二检测焊盘36和40。
第一检测焊盘组MPD1a和MPD1b包括彼此分开的第一子检测焊盘组MPD1a和第二子检测焊盘组MPD1b。第一子检测焊盘组MPD1a可以包括第一检测焊盘34和第二检测焊盘36，第二子检测焊盘组MPD1b可以包括第一检测焊盘38和第二检测焊盘40。第一子检测焊盘组MPD1a可以用来检测堆叠精度。第二子检测焊盘组MPD1b可以用来检测接合间隙。
多个测试端子组TPD1a和TPD1b形成在第一划线区域35上。测试端子组TPD1a和TPD1b包括第一测试端子42和46以及第二测试端子44和48。测试端子组TPD1a和TPD1b包括彼此分开的第一子测试端子组TPD1a和第二子测试端子组TPD1b。第一子测试端子组TPD1a可以包括第一测试端子42和第二测试端子44，第二子测试端子组TPD1b可以包括第一测试端子46和第二测试端子48。
第一子测试焊盘组TPD1a可以用来检测堆叠精度。第二子测试焊盘组TPD1b可以用来检测接合间隙。第一测试端子42和46可以通过导电线电连接到第一检测焊盘34和38。第二测试端子44和48可以通过导电线电连接到第二检测焊盘36和40。
第二芯片52可以堆叠在第一芯片32上。第二芯片52可以包括第二芯片区域53和第二划线区域55。多个第二芯片焊盘PD2形成在第二芯片区域53的边缘部分上。第二芯片焊盘PD2中的一些构成多个第二检测焊盘组MPD2a和MPD2b。第二检测焊盘组MPD2a和MPD2b可以包括第三检测焊盘54和58以及第四检测焊盘56和60。
第二检测焊盘组MPD2a和MPD2b包括彼此分开的第三子检测焊盘组MPD2a和第四子检测焊盘组MPD2b。第三子检测焊盘组MPD2a可以包括第三检测焊盘54和第四检测焊盘56，第四子检测焊盘组MPD2b可以包括第三检测焊盘58和第四检测焊盘60。第三子检测焊盘组MPD2a可以用来检测堆叠精度。第四子检测焊盘组MPD2b可以用来检测接合间隙。
第三检测焊盘54和58可以经由导电线分别电连接到第四检测焊盘56和60。第三检测焊盘54和58以及第四检测焊盘56和60可以分别面对第一检测焊盘34和38以及第二检测焊盘36和40。如上所述，第一检测焊盘34和38可以分别电连接并物理连接到第三检测焊盘54和58。第二检测焊盘36和40可以不分别物理连接到第四检测焊盘56和60。根据实施例，第二检测焊盘36和40可以通过电容效应电连接到第四检测焊盘56和60。
图8和图9是根据本发明构思的实施例的芯片堆叠的半导体封装件CSP2的布局图。
详细地，图8可以是芯片堆叠的半导体封装件CSP2的第一芯片62的布局图，图9可以是可堆叠在图8的第一芯片62上的第二芯片82的布局图。第一芯片62可以与图1和图2的第一芯片12对应，第二芯片82可以与图1和图2的第二芯片22对应。以下将省略或简要给出图8和图9的与以上参照图1和图2给出的描述相同的描述。
第一芯片62可以包括第一芯片区域63和围绕第一芯片区域63的第一划线区域65。第一划线区域65可以从芯片堆叠的半导体封装件CSP2的最终结构中切除，由此可以被部分地或完全地去除。
多个第一芯片焊盘PD1形成在第一芯片区域63的中央部分上。第一芯片焊盘PD1中的一些构成多个第一检测焊盘组MPD1a-1和MPD1b-1。第一检测焊盘组MPD1a-1和MPD1b-1可以包括第一检测焊盘64和68以及第二检测焊盘66和70。
第一检测焊盘组MPD1a-1和MPD1b-1包括在主体层的两侧上彼此分开的第一子检测焊盘组MPD1a-1和第二子检测焊盘组MPD1b-1。第一子检测焊盘组MPD1a-1可以用来检测堆叠精度。第二子检测焊盘组MPD1b-1可以用来检测接合间隙。
多个测试端子组TPD1a-1和TPD1b-1形成在第一划线区域65上。测试端子组TPD1a-1和TPD1b-1分别包括第一测试端子72和76并且分别包括第二测试端子74和78。测试端子组TPD1a-1和TPD1b-1包括在主体层的两侧上彼此分开的第一子测试端子组TPD1a-1和第二子测试端子组TPD1b-1。
第一子测试焊盘组TPD1a-1可以用来检测堆叠精度。第二子测试焊盘组TPD1b-1可以用来检测接合间隙。第一测试端子72和76可以通过导电线电连接到第一检测焊盘64和68。第二测试端子74和78可以通过导电线电连接到第二检测焊盘66和70。
第二芯片82可以堆叠在第一芯片62上。第二芯片82可以包括第二芯片区域83和第二划线区域85。多个第二芯片焊盘PD2形成在第二芯片区域83上的主体层的中央部分上。第二芯片焊盘PD2中的一些构成多个第二检测焊盘组MPD2a-1和MPD2b-1。第二检测焊盘组MPD2a-1和MPD2b-1可以分别包括第三检测焊盘84和88并且分别包括第四检测焊盘86和90。
第二检测焊盘组MPD2a-1和MPD2b-1包括彼此分开的第三子检测焊盘组MPD2a-1和第四子检测焊盘组MPD2b-1。第三子检测焊盘组MPD2a-1可以用来检测堆叠精度。第四子检测焊盘组MPD2b-1可以用来检测接合间隙。
第三检测焊盘84和88可以经由导电线分别电连接到第四检测焊盘86和90。第三检测焊盘84和88以及第四检测焊盘86和90可以分别面对第一检测焊盘64和68以及第二检测焊盘66和70。如上所述，第一检测焊盘64和68可以分别电连接并物理连接到第三检测焊盘84和88。第二检测焊盘66和70可以不分别物理连接到第四检测焊盘86和90。根据实施例，第二检测焊盘66和70可以通过电容效应电连接到第四检测焊盘86和90。
图10A和图10B是示出了根据本发明构思的实施例的芯片堆叠的半导体封装件的芯片焊盘和检测焊盘的形状和尺寸的平面图。
图10A示出了用于根据本发明构思的实施例的上述芯片堆叠的半导体封装件中的芯片焊盘PDa至PDe的平面形状。芯片焊盘PDa至PDe可以与用于上述第一芯片或第二芯片中的第一芯片焊盘PD1和第二芯片焊盘PD2对应。芯片焊盘PDa至PDe可以与上述检测焊盘(例如，图1和图2的第一检测焊盘14、第二检测焊盘16、第三检测焊盘24和第四检测焊盘26)对应。
芯片焊盘PDa至PDe的平面形状可以改变。芯片焊盘PDa至PDe的平面形状可以是多边形而不是上述圆形。例如，芯片焊盘PDa至PDe的平面形状可以是四边形(PDa)、具有圆角的四边形(PDb)、具有切角的四边形(PDc)、六边形(PDd)或八边形(PDe)。
图10B示出了用于根据本发明构思的实施例的上述芯片堆叠的半导体封装件中的芯片焊盘PD3和PD4以及检测焊盘MP3和MP4的平面尺寸。芯片焊盘PD3和PD4可以与用于上述第一芯片或第二芯片中的第一芯片焊盘PD1和第二芯片焊盘PD2对应。检测焊盘MP3和MP4可以与上述检测焊盘(例如，图1和图2的第一检测焊盘14、第二检测焊盘16、第三检测焊盘24和第四检测焊盘26)对应。
芯片焊盘PD3和检测焊盘MP3的各自的平面形状可以为圆形。芯片焊盘PD3和检测焊盘MP3的各自的半径R1和R2可以不同。例如，检测焊盘MP3的半径R2可以大于芯片焊盘PD3的半径R1。在此情况下，可以容易地进行经由检测焊盘MP3的电容测量。
芯片焊盘PD4和检测焊盘MP4的各自的平面形状可以为四边形。芯片焊盘PD4和检测焊盘MP4的各自的一个侧边的长度L1和L2可以不同。例如，检测焊盘MP4的一个侧边的长度L2可以大于芯片焊盘PD4的一个侧边的长度L1。在此情况下，可以容易地进行经由检测焊盘MP4的电容测量。
图11是根据本发明构思的实施例的芯片堆叠的半导体封装件1000(CSP3)的截面图。
详细地，芯片堆叠的半导体封装件1000(CSP3)可以是由晶圆上芯片(CoW)技术制造的封装件。芯片堆叠的半导体封装件1000可以包括第一芯片100、第二芯片200和密封剂(或封装剂)330。第一芯片100可以包括主体层110(基底晶圆)、下绝缘层120、硅通孔(TSV)130、第一连接构件140、保护层160和第一芯片焊盘170。根据实施例，凸块144通过第一芯片100的底部暴露，并且第一芯片100的有源表面上的钝化层124暴露。根据实施例，下绝缘层120可以包括金属间绝缘层122和钝化层124。根据实施例，第一连接构件140可以包括凸块焊盘142和凸块144。
与第一芯片100相似，第二芯片200可以包括主体层210、下绝缘层220和第二连接构件240。第二芯片200可以不包括TSV，根据另一实施例，第二芯片200可以包括TSV。第二芯片200的有源表面可以安装在第一芯片100的非有源表面上，从而构成芯片堆叠件。第二连接构件240可以连接到第一芯片100的第一芯片焊盘170。因此，第二芯片200可以经由第二连接构件240电连接到第一芯片100的TSV 130。每个第二连接构件240可以包括第二芯片焊盘242和凸块244。根据实施例，下绝缘层220可以包括金属间绝缘层222和钝化层224。
密封剂330可以填充第一芯片100与第二芯片200之间的连接部分，即，第一芯片100的第一芯片焊盘170连接到第二连接构件240的部分。密封剂330可以由底部填充物310形成。密封剂330被形成为围绕第二芯片200的两个侧向表面(LS1和LS2)。因此，形成在第二芯片200的两个侧向表面上的密封剂330以及形成在第一芯片100与第二芯片200之间的连接部分中的密封剂330可以由相同的材料形成。
第二芯片200的上表面被暴露而不被密封剂330覆盖。根据实施例，第一芯片100的两个侧向表面不被密封剂(或封装剂)覆盖，并且由此被暴露。因此，当芯片堆叠的半导体封装件1000安装在主芯片或板衬底上并且被再次模塑时，额外的模塑材料可以顺滑地结合并附着到第二芯片200的上表面或第一芯片100的侧向表面。
芯片堆叠的半导体封装件1000(CSP3)可以包括如上所述的检测焊盘组MPD。检测焊盘组MPD的第一芯片焊盘170可以包括第一检测焊盘170a和第二检测焊盘170b。检测焊盘组MPD的第二芯片焊盘242可以包括第三检测焊盘242a和第四检测焊盘242b。
第一检测焊盘170a和第三检测焊盘242a通过利用作为介质单元ME的凸块244彼此电连接并物理连接。第二检测焊盘170b和第四检测焊盘242b通过作为非介质单元NME的密封剂330彼此不物理连接。以上已经描述了通过利用检测焊盘组MPD测量电容以及根据电容测量检测堆叠精度和接合间隙的方法，因此将省略对该方法的描述。
图12A至图12G是用于解释制造图11的芯片堆叠的半导体封装件1000的方法的截面图。提供图12A至图12G以解释通过利用CoW制造芯片堆叠的半导体封装件1000的方法。
参照图12A，制备包括其中形成有TSV 130的多个第一芯片100的基底晶圆10。通过在晶圆级上同时形成各包括TSV 130的第一芯片100来完成基底晶圆10。在基底晶圆10中，芯片区域的尺寸(例如，长度或宽度)由CR1表示。
第一芯片100之间的划线区域的尺寸(例如，长度或宽度)由SR1表示。在图12A中，为了便于解释，在基底晶圆10上示出了三个第一芯片100，但是可以在基底晶圆10上形成几十个至几百个第一芯片100。如上所述，可以在划线区域上形成图1的测试端子组TPD(例如，图1的第一测试端子17和图1的第二测试端子19)。
基底晶圆10可以包括主体层110、下绝缘层120、TSV 130、第一连接构件140、保护层160和第一芯片焊盘170。主体层110可以包括硅衬底、形成在硅衬底上的集成电路层以及覆盖集成电路层的层间绝缘层。下绝缘层120可以形成在主体层110下方，并且可以包括金属间绝缘层122和钝化层124。多层布线图案可以形成在金属间绝缘层122内。
TSV 130可以穿透主体层110，并且可以连接到下绝缘层120的多层布线图案。每个第一连接构件140可以包括凸块焊盘142和凸块144。凸块焊盘142可以在钝化层124上由导电材料形成，并且可以电连接到下绝缘层120内的多层布线图案。因此，凸块焊盘142可以经由多层布线图案电连接到TSV 130。换言之，各第一连接构件140可以电连接到各TSV 130的相应的一个表面。
凸块焊盘142可以由铝(Al)、铜(Cu)等形成，并且可以通过脉冲电镀或直流电镀来形成。然而，凸块焊盘142不限于前述材料或方法。可以在凸块焊盘142上形成凸块144。凸块144可以由诸如铜(Cu)、铝(Al)、金(Au)或焊料的导电材料形成。然而，凸块144的材料不限于此。当凸块144由焊料形成时，凸块144可以被称为焊料凸块。
保护层160可以形成在主体层110的上表面上，并且可以由绝缘材料形成，以保护主体层110免受外部的影响。保护层160可以由氧化物层、氮化物层、或者由氧化物层和氮化物层形成的双层形成。保护层160可以通过高密度等离子体化学气相沉积(HDP-CVD)由氧化物层(例如，氧化硅(SiO2)层)形成。
第一芯片焊盘170可以形成在保护层160上，并且可以电连接到TSV 130。换言之，第一芯片焊盘170可以形成在TSV 130的另一表面上，并且可以电连接到TSV 130。与凸块焊盘142一样，第一芯片焊盘170可以由Al、Cu等形成。
参照图12B，制备支撑载体800。可以在支撑载体800上形成粘合构件820。支撑载体800可以由硅衬底、锗衬底、硅锗衬底、镓砷(GaAs)衬底、玻璃衬底、塑料衬底、陶瓷衬底等形成。根据本实施例，支撑载体800可以由硅衬底或玻璃衬底形成。粘合构件820可以由例如非导电膜(NCF)、各向异性导电膜(ACF)、UV膜、瞬时粘合剂、热固性粘合剂、激光硬化粘合剂、超声硬化粘合剂、或非导电胶(NCP)形成。
基底晶圆10经由粘合构件820粘合到支撑载体800上。基底晶圆10可以附着到支撑载体800上，使得第一连接构件140面对支撑载体800。可以在制备基底晶圆10之前制备支撑载体800，或者可以在制备基底晶圆10之后且在将基底晶圆10附着到支撑载体800上之前制备支撑载体800。
参照图12C，制备第二芯片200。每个第二芯片200可以包括主体层210、下绝缘层220和第二连接构件240。与第一芯片100相似，主体层210可以包括硅衬底、形成在硅衬底上的集成电路层和覆盖集成电路层的层间绝缘层。主体层210的上表面可以暴露于外部。主体层210的上表面可以为硅衬底的第二表面，硅衬底的第二表面面对硅衬底的其上形成有集成电路层的第一表面。因此，硅衬底中的硅可以暴露于外部。在一些情况下，如在第一芯片100中，可以在硅衬底的第二表面上形成保护层。
下绝缘层220可以形成在主体层210下方，并且可以包括金属间绝缘层222和钝化层224。可以在金属间绝缘层222内形成多层布线图案。
每个第二连接构件240可以包括第二芯片焊盘242和凸块244。第二芯片焊盘242可以在钝化层224上由导电材料形成，并且可以电连接到下绝缘层220内的多层布线图案。第二芯片焊盘242可以由与用于形成第一连接构件140的凸块焊盘142的材料相同的材料来形成。
可以在第二芯片焊盘242上形成凸块244。凸块244可以由导电材料形成。与第一连接构件140的凸块144一样，凸块244可以由铜(Cu)、铝(Al)、金(Au)、焊料等形成。然而，凸块244的材料不限于此。与第一芯片100相反，第二芯片200可以不包括穿透主体层210的TSV。
通过在第一芯片100中的每一个的上表面上堆叠第二芯片200中的每一个来形成芯片堆叠件1100。可以通过将第二芯片200的第二连接构件240通过热压缩粘合到第一芯片100的第一芯片焊盘170上来形成芯片堆叠件1100。第二连接构件240可以连接到第一芯片100的第一芯片焊盘170。因此，第二芯片200的多层布线图案可以经由第二连接构件240电连接到第一芯片100的TSV 130。
当第二芯片200的第二连接构件240定位为面对第一芯片100的第一芯片焊盘170时，第二芯片200可以堆叠在第一芯片100上。第二芯片200可以是与第一芯片100不同种类的芯片。可替换地，第二芯片200可以是与第一芯片100相同种类的芯片。
根据实施例，可以通过切割与图12A中示出的基底晶圆相同的基底晶圆来获得第二芯片200。此时，可以不在第二芯片200中形成TSV。然而，根据另一实施例，TSV可以形成在第二芯片200中。因此，第二芯片200可以是从与用于第一芯片100的基底晶圆相同的基底晶圆分离并获得的芯片。
当通过在第一芯片100的各自的上表面上堆叠第二芯片200来形成芯片堆叠件1100时，如上所述地形成检测焊盘组MPD。当形成每个检测焊盘组MPD时，如上所述，第一检测焊盘170a和第三检测焊盘242a通过利用作为介质单元ME的凸块244彼此电连接并物理连接。第二检测焊盘170b和第四检测焊盘242b经由非介质单元NME不彼此物理连接。非介质单元NME可以是与稍后由底部填充物或模塑材料形成的密封剂对应的一部分。
在通过在第一芯片100的各自的上表面上堆叠第二芯片200形成芯片堆叠件1100之后，如上所述，可以利用位于第一芯片100的划线区域上的测试端子来测量第二检测焊盘170b与第四检测焊盘242b之间的电容。在制造工艺期间在线测量第二检测焊盘170b与第四检测焊盘242b之间的电容。因此，可以检测第一芯片100与第二芯片200之间的堆叠精度以及第一芯片100与第二芯片200之间的接合间隙。
参照图12D，底部填充物310被形成为填充每个芯片堆叠件1100的第一芯片100与第二芯片200之间的连接部分。底部填充物310可以构成非介质单元NME。底部填充物310可以填充第一芯片100与第二芯片200之间的连接部分(即，第一芯片100的第一芯片焊盘170连接到第二连接构件240的部分)。底部填充物310可以由诸如环氧树脂的底部填充树脂形成，并且底部填充物310中可以包括二氧化硅填充剂、助熔剂等。底部填充物310可以由与稍后将形成的模塑材料不同的材料来形成。然而，底部填充物310可以由与模塑材料相同的材料来形成。
底部填充物310可以仅填充第一芯片100与第二芯片200之间的连接部分。然而，如图12D中所示，底部填充物310可以在填充第一芯片100与第二芯片200之间的连接部分的同时围绕第二芯片200的侧向表面。如需要可以省略本操作中的底部填充工艺。
另外，模塑材料320被形成为模塑附着到支撑载体800上的芯片堆叠件1100。模塑材料320可以由诸如树脂的聚合物形成。例如，模塑材料320可以由环氧树脂模塑化合物(EMC)形成。因此，形成包括密封芯片堆叠件1100的底部填充物310和模塑材料320的密封剂330。密封剂330可以密封每个芯片堆叠件1100的第一芯片100和第二芯片200的侧向表面或上表面。由于存在底部填充物310，模塑材料320可以密封底部填充物310的侧向表面。
可以研磨密封剂330的上表面以使每个芯片堆叠件1100的第二芯片200的上表面暴露。密封剂330的上表面可以与第二芯片200的上表面位于同一平面上。当没有TSV形成在第二芯片200中时，第二芯片200的上表面可以为半导体衬底(即，硅衬底)的其上没有集成电路层的第二表面，因此，半导体衬底的第二表面的硅可以暴露于外部。
当芯片堆叠件1100(也就是第二芯片200)的上表面被暴露并且将稍后完成的芯片堆叠的半导体封装件安装在板衬底上并模塑时，模塑材料可以顺滑地耦接并附着到第二芯片200的上表面。
参照图12E，可以通过将支撑载体800从基底晶圆10分离并从(构成主体层的)基底晶圆10去除粘合构件820来使芯片堆叠件1100的第一芯片100的第一连接构件140暴露于外部。包括芯片焊盘的检测焊盘可以形成在第一芯片100的相应的一个表面上，第一连接构件140可以形成在第一芯片100的相应的另一表面上。
可以分别去除支撑载体800和粘合构件820。在一些情况下，可以同时去除支撑载体800和粘合构件820。例如，当支撑载体800由透明材料(例如，玻璃衬底)形成且粘合构件820由UV膜形成时，可以经由UV照射从基底晶圆10同时分离支撑载体800和粘合构件820。
接着，将包括附着到基底晶圆10的芯片堆叠件1100的基底晶圆10上下倒置，然后将支撑衬底900附着到基底晶圆10。支撑衬底900经由粘合构件920附着到基底晶圆10的面对基底晶圆10的第一表面的第二表面，第一芯片100的第一连接构件140经由基底晶圆10的第一表面暴露。支撑衬底900可以由例如硅衬底、锗衬底、硅锗衬底、镓砷(GaAs)衬底、玻璃衬底、塑料衬底或陶瓷衬底形成。粘合构件920可以由例如NCF、ACF、UV膜、瞬时粘合剂、热固性粘合剂、激光硬化粘合剂、超声硬化粘合剂或NCP形成。根据本实施例，支撑衬底900可以由玻璃衬底形成，粘合构件920可以由UV膜形成。
参照图12F，每个芯片堆叠件1100通过利用支撑衬底900来经历电裸芯拣选(electrical die sorting，EDS)测试。可以利用探针卡1400等来执行EDS测试。探针卡1400可以包括主体部分1420和端子引脚1410。端子引脚1410可以为例如弹簧引脚(pogo pin)。弹簧引脚接触对应的第一连接构件140，并将电信号施加到第一连接构件140，使得可以执行EDS测试。
另外，在EDS测试期间，可以利用第一连接构件140测量第二检测焊盘170b与第四检测焊盘242b之间的电容。因为第一连接构件140包括凸块焊盘142和凸块144，因此凸块焊盘142和凸块144可以用作测试端子。换言之，包括在测试端子组TPD中的凸块焊盘142和凸块144可以形成在第一芯片100的所述另一表面上，并且可以包括第一测试端子和第二测试端子。因此，可以检测第一芯片100与第二芯片200之间的堆叠精度以及第一芯片100与第二芯片200之间的接合间隙。
通过EDS测试或电容测量，确定芯片堆叠件1100是良好的还是有缺陷的。如此，通过EDS测试来做出关于芯片堆叠件1100是良好的还是有缺陷的确定，并且丢弃确定为是有缺陷的芯片堆叠件1100。因此，根据本实施例的最终的芯片堆叠的半导体封装件1000是堆叠有已通过EDS测试的芯片的封装件。因此，根据本实施例的最终的芯片堆叠的半导体封装件1000可以被称为已知良好的裸芯堆叠件(KGDS)封装件。
参照图12G，通过锯切(切割)基底晶圆10和密封剂330来获得芯片堆叠的半导体封装件1000。可以通过锯切来部分地去除粘合构件920。
接着，通过去除支撑衬底900和粘合构件920来完成芯片堆叠的半导体封装件1000。可以顺序地或同时地去除支撑衬底900和粘合构件920。在如上描述通过切割来形成芯片堆叠的半导体封装件1000之后，第一芯片100的两个侧向表面被暴露。因此，当将芯片堆叠的半导体封装件1000安装在板衬底上并再次模塑时，额外的模塑材料可以顺滑地耦接并附着到第一芯片100的侧向表面。
图13和图14是分别包括根据本发明构思的实施例的芯片堆叠的半导体封装件的半导体封装件系统10000和10000a的截面图。
详细地，根据实施例的半导体封装件系统10000和10000a可以分别包括主芯片2000和芯片堆叠的半导体封装件1000以及主芯片2000和芯片堆叠的半导体封装件1000a。芯片堆叠的半导体封装件1000可以与图11的芯片堆叠的半导体封装件1000相同。除了第二密封剂340被形成为与第二芯片200的两个侧向表面接触之外，芯片堆叠的半导体封装件1000a可以与芯片堆叠的半导体封装件1000相同。即，在图14中，第一密封剂330不被形成为与第二芯片200的两个侧向表面接触。芯片堆叠的半导体封装件1000和1000a可以分别包括检测焊盘组MPD。因此，将不描述或简要地描述芯片堆叠的半导体封装件1000和1000a的各自的组件。
芯片堆叠的半导体封装件1000和1000a中的每一个堆叠在主芯片2000上。通过第二密封剂340来密封芯片堆叠的半导体封装件1000和1000a中的每一个。主芯片2000可以大于第一芯片100和第二芯片200。芯片堆叠的半导体封装件1000和1000a中的每一个可以经由粘合构件2400安装在主芯片2000上。因此，第二密封剂340的下表面可以粘合到粘合构件2400的位于主芯片2000的外部上的部分。
与存储器芯片相似，主芯片2000可以包括主体层2100、下绝缘层2200、钝化层2300、TSV 2500、第三连接构件2600、保护层2750和主芯片焊盘2700。下绝缘层2200和钝化层2300可以根据主芯片的类型包括不同的集成电路层和不同的多层布线图案。主芯片2000可以是逻辑芯片，例如，中央处理单元(CPU)、控制器或专用集成电路(ASIC)。
TSV 2500的数量和主芯片焊盘2700的数量可以与分别堆叠在主芯片2000上的芯片堆叠的半导体封装件1000和1000a中的每一个的第一芯片100的第一连接构件140的数量相同。在一些情况下，TSV 2500的数量和和主芯片焊盘2700的数量可以与第一连接构件140的数量不同。例如，可以形成比第一连接构件140更多的TSV 2500。
形成在主芯片2000的下表面上的每个第三连接构件2600可以包括凸块焊盘2610和凸块2620。第三连接构件2600的数量可以少于TSV 2500的数量。因此，不具有对应的第三连接构件2600的TSV 2500可以经由多层布线图案连接到已被另一个TSV 2500占据的第三连接构件2600。
因为其上安装有主芯片2000并形成在板衬底上的布线是标准化的，或者由于板衬底的物理特性(例如，塑性)而难以使布线致密化，因此形成在主芯片2000上的第三连接构件2600中的每一个可以大于第一连接构件140中的每一个。由于这个原因，所有的TSV 2500可以不分别与所有的第三连接构件2600对应。
图15和图16是根据本发明构思的实施例的芯片堆叠的半导体封装件1500(CSP4)和1500a(CSP5)的截面图。
详细地，芯片堆叠的半导体封装件1500(CSP4)和1500a(CSP5)可以是通过芯片上芯片(CoC)制造的封装件。芯片堆叠的半导体封装件1500和1500a可以分别包括第一芯片100、第二芯片200和密封剂330a以及第一芯片100、第二芯片200和密封剂330b。第一芯片100可以包括主体层110、下绝缘层120、TSV 130、第一连接构件140、保护层160和第一芯片焊盘170。凸块144通过第一芯片100的底部被暴露，并且第一芯片100的有源表面上的钝化层124被暴露。
与第一芯片100相似，第二芯片200可以包括主体层210、下绝缘层220和第二连接构件240。每个第二连接构件240可以包括第二芯片焊盘242和凸块244。第二芯片200可以不包括TSV，或者在一些情况下，可以包括TSV。第二芯片200的有源表面安装在第一芯片100的非有源表面上，从而构成芯片堆叠件，并且第二连接构件240可以连接到第一芯片100的第一芯片焊盘170。因此，第二芯片200可以经由第二连接构件240电连接到第一芯片100的TSV130。
芯片堆叠的半导体封装件1500(CSP4)的底部填充物310a可以填充第一芯片100与第二芯片200之间的连接部分(即，第一芯片100的第一芯片焊盘170连接到第二连接构件240的部分)。另外，底部填充物310a被形成为围绕第一芯片100的两个侧向表面。模塑材料320a形成在底部填充物310a上，并且底部填充物310a和模塑材料320a构成密封剂330a。
芯片堆叠的半导体封装件1500a(CSP5)的底部填充物310b可以填充第一芯片100与第二芯片200之间的连接部分(即，第一芯片100的第一芯片焊盘170连接到第二连接构件240的部分)。模塑材料320b形成在底部填充物310b上，并且底部填充物310b和模塑材料320b构成密封剂330b。分别构成芯片堆叠的半导体封装件1500和1500a的第二芯片200的各自的上表面被暴露，而分别不被密封剂330a和330b覆盖。
芯片堆叠的半导体封装件1500和1500a中的每一个可以包括如上所述的检测焊盘组MPD。因为已经参照图11描述了检测焊盘组MPD，所以将省略其描述。
图17A至图17G是用于解释制造图15的芯片堆叠的半导体封装件1500的方法的截面图。提供图17A至图17G以解释通过利用CoC来制造芯片堆叠的半导体封装件1500的方法。
参照图17A，制备包括多个芯片的基底晶圆10，多个TSV 130形成在多个芯片中的每一个中。可以制备经由粘合构件920粘合到支撑衬底900上的基底晶圆10。
支撑衬底900可以由硅衬底、锗衬底、硅锗衬底、镓砷(GaAs)衬底、玻璃衬底、塑料衬底、陶瓷衬底等形成。粘合构件920可以为例如NCF、ACF、瞬时粘合剂、热固性粘合剂、激光硬化粘合剂、超声硬化粘合剂或NCP。如图17A中所示，基底晶圆10可以粘合到支撑衬底900，使得第一连接构件140面对支撑衬底900。可以通过在晶圆级上形成各自包括TSV的多个芯片来制备基底晶圆10。
接着，通过沿着划线区域锯切基底晶圆10来获得多个芯片。多个芯片中的每一个可以与图15的芯片堆叠的半导体封装件1500的第一芯片100对应。因此，为了便于解释，从基底晶圆获得的芯片在下文中被称为“第一芯片”或“各第一芯片”。在图17A中，S1指示通过锯切获得的切割部分。
可以仅对基底晶圆10执行锯切，并且可以不对存在于基底晶圆10下方的支撑衬底900执行锯切。如图17A中所示，可以通过锯切去除粘合构件920的特定部分。在从基底晶圆10获得第一芯片100之后，可以去除支撑衬底900。当正在去除支撑衬底900时，可以从第一芯片100去除粘合构件920，但是可以不从第一芯片100去除粘合构件920。
参照图17B，制备支撑载体800。可以在支撑载体800上形成粘合构件820。支撑载体800可以由硅衬底、锗衬底、硅锗衬底、镓砷(GaAs)衬底、玻璃衬底、塑料衬底、陶瓷衬底等形成。根据本实施例，支撑载体800可以由硅衬底或玻璃衬底形成。粘合构件820可以为例如NCF、ACF、UV膜、瞬时粘合剂、热固性粘合剂、激光硬化粘合剂、超声硬化粘合剂或NCP。
接着，第一芯片100经由粘合构件820粘合到支撑载体800上。第一芯片100可以附着到支撑载体800上，使得第一连接构件140面对支撑载体800。在将第一芯片100粘合到支撑载体800之前，可以去除粘合到各第一芯片100的各自的下表面的粘合构件820。
第一芯片100可以在支撑衬底800上以特定距离SP的间隔布置，并附着到支撑衬底800上。根据实施例，特定距离SP可以是预定的。可以考虑到最终形成的芯片堆叠的半导体封装件1500的尺寸来适当地确定预定的距离SP。
参照图17C，通过在每个第一芯片100的上表面上堆叠第二芯片200来形成芯片堆叠件1100。可以通过将第二芯片200的第二连接构件240通过热压缩粘合到第一芯片100的第一芯片焊盘170上来执行堆叠。
也可以通过切割基底晶圆来获得第二芯片200，并且TSV可以不形成在第二芯片200中。然而，TSV可以形成在第二芯片200中。因此，第二芯片200可以是从与用于第一芯片100的基底晶圆相同的基底晶圆分离并获得的芯片。
如以上参照图12C描述的，当通过在各第一芯片100的各自的上表面上堆叠第二芯片200来形成芯片堆叠件1100时，形成检测焊盘组MPD。当形成每个检测焊盘组MPD时，如上所述，第一检测焊盘170a和第三检测焊盘242a通过利用作为介质单元ME的凸块244彼此电连接并物理连接。第二检测焊盘170b和第四检测焊盘242b经由非介质单元NME不彼此物理连接。非介质单元NME可以是与稍后由底部填充物或模塑材料形成的密封剂对应的一部分。
在通过在各第一芯片100的各自的上表面上堆叠第二芯片200形成芯片堆叠件1100之后，如上所述，可以利用位于第一芯片100的划线区域上的测试端子来测量第二检测焊盘170b与第四检测焊盘242b之间的电容。在制造工艺期间在线测量第二检测焊盘170b与第四检测焊盘242b之间的电容。因此，可以检测第一芯片100与第二芯片200之间的堆叠精度以及第一芯片100与第二芯片200之间的接合间隙。
参照图17D，底部填充物310a被形成为填充每个芯片堆叠件1100的第一芯片100与第二芯片200之间的连接部分。底部填充物310a可以构成非介质单元NME。底部填充物310a可以仅填充第一芯片100与第二芯片200之间的连接部分。然而，如图17D中所示，底部填充物310a可以在填充第一芯片100与第二芯片200之间的连接部分的同时围绕第一芯片100的侧向表面。
当底部填充物310a围绕第一芯片100时，底部填充物310a可以被形成为与围绕另一芯片堆叠件的第一芯片100的底部填充物隔开预定距离。然而，底部填充物310a可以被形成为与相邻的底部填充物重叠。
根据本实施例，底部填充物310a可以具有向下加宽的形状，但是底部填充物310a的形状不限于此，并且可以改变。例如，底部填充物310a可以具有上部和下部具有几乎相同的尺寸的形状。可以省略本操作中的底部填充工艺。
连续地，模塑材料320a被形成为模塑附着到支撑载体800上的芯片堆叠件1100。模塑材料320a可以由诸如树脂的聚合物形成。例如，模塑材料320a可以由环氧树脂模塑化合物(EMC)形成。因此，形成包括底部填充物310a和模塑材料320a的、密封芯片堆叠件1100的密封剂330a。密封剂330a可以密封每个芯片堆叠件1100的第一芯片100和第二芯片200的侧向表面或上表面。由于存在底部填充物310a，模塑材料320a可以密封底部填充物310a的侧向表面。
可以研磨密封剂330a的上表面以使每个芯片堆叠件1100的第二芯片200的上表面暴露。当没有TSV形成在第二芯片200中时，第二芯片200的上表面可以是半导体衬底的其上不具有集成电路层的第二表面，因此，半导体衬底的第二表面的硅可以暴露于外部。
参照图17E，将支撑载体800与芯片堆叠件1100分离，并去除粘合构件820。在该分离和去除之后，每个芯片堆叠件1100的第一芯片100的第一连接构件140可以暴露于外部。密封剂330a的下表面和第一芯片100的下表面可以构成水平平面，因此，第一芯片100的第一连接构件140可以通过从水平平面突出而被暴露。
接着，支撑衬底950经由粘合构件952附着到每个芯片堆叠件1100的第二表面，也就是每个第一芯片100的面对其第一表面的第二表面，第一连接构件140经由该第一表面被暴露。支撑衬底950可以由例如硅衬底、锗衬底、硅锗衬底、镓砷(GaAs)衬底、玻璃衬底、塑料衬底或陶瓷衬底形成。粘合构件952可以由例如NCF、ACF、UV膜、瞬时粘合剂、热固性粘合剂、激光硬化粘合剂、超声硬化粘合剂或NCP形成。根据本实施例，支撑衬底950可以由玻璃衬底形成，粘合构件920可以由UV膜形成。
参照图17F，每个芯片堆叠件1100通过利用支撑衬底950经历EDS测试。可以利用探针卡1400等来执行EDS测试。探针卡1400可以包括主体部分1420和端子引脚1410。端子引脚1410可以为例如弹簧引脚。弹簧引脚接触对应的第一连接构件140，并将电信号施加到第一连接构件140，使得可以执行EDS测试。
另外，在EDS测试期间，可以利用第一连接构件140来测量第二检测焊盘170b与第四检测焊盘242b之间的电容。因此，可以检测第一芯片100与第二芯片200之间的堆叠精度以及第一芯片100与第二芯片200之间的接合间隙。
通过EDS测试或电容测量，确定芯片堆叠件1100是良好的还是有缺陷的。如此，通过EDS测试做出关于芯片堆叠件1100是良好的还是有缺陷的确定，并且丢弃确定是有缺陷的芯片堆叠件1100或半导体封装件1000。因此，根据本实施例的芯片堆叠的半导体封装件1500是堆叠有已通过EDS测试的芯片的封装件。因此，根据本实施例的芯片堆叠的半导体封装件1500可以被称为KGDS封装件。
参照图17G，通过锯切密封剂330a的位于各芯片堆叠件1100之间的部分来获得芯片堆叠的半导体封装件1500。仅对密封剂330a的位于芯片堆叠件1100之间的部分执行锯切。可以通过锯切来部分地去除粘合构件952。在图17G中，S2指示通过锯切获得的切割部分。
接着，通过去除支撑衬底950和粘合构件952来完成芯片堆叠的半导体封装件1500。可以顺序地或同时地去除支撑衬底950和粘合构件952。
图18和图19是根据本发明构思的实施例的半导体封装件系统20000和20000a的截面图。
详细地，根据本实施例的半导体封装件系统20000和20000a可以分别包括主芯片2000和芯片堆叠的半导体封装件1500以及主芯片2000和芯片堆叠的半导体封装件1500a。芯片堆叠的半导体封装件1500可以与图15的芯片堆叠的半导体封装件1500相同。除了包括模塑材料320b的密封剂330b被形成为与第一芯片100的两个侧向表面接触之外，芯片堆叠的半导体封装件1500a可以与芯片堆叠的半导体封装件1500相同。因此，将不描述或者简要描述芯片堆叠的半导体封装件1500和1500a的各自的组件。
芯片堆叠的半导体封装件1500和1500a中的每一个堆叠在主芯片2000上。芯片堆叠的半导体封装件1500和1500a被密封剂330a和330b密封。主芯片2000可以大于第一芯片100和第二芯片200。芯片堆叠的半导体封装件1500和1500a中的每一个可以经由粘合构件2400安装在主芯片2000上。因此，密封剂330a和330b中的每一个的下表面可以粘合到粘合构件2400的位于主芯片2000的外部上的部分。
与存储器芯片相似，主芯片2000可以包括主体层2100、下绝缘层2200、钝化层2300、TSV 2500、第三连接构件2600、保护层2750和主芯片焊盘2700。下绝缘层2200和钝化层2300可以根据主芯片的类型包括不同的集成电路层和不同的多层布线图案。主芯片2000可以为逻辑芯片，例如，CPU、控制器或ASIC。
TSV 2500的数量和主芯片焊盘2700的数量可以与分别堆叠在主芯片2000上的芯片堆叠的半导体封装件1500和1500a中的每一个的第一芯片100的第一连接构件140的数量相同。在一些情况下，TSV 2500的数量和主芯片焊盘2700的数量可以与第一连接构件140的数量不同。例如，可以形成比第一连接构件140更多的TSV 2500。
形成在主芯片2000的下表面上的第三连接构件2600中的每一个可以包括凸块焊盘2610和凸块2620。第三连接构件2600的数量可以少于TSV 2500的数量。因此，不具有对应的第三连接构件2600的TSV 2500可以经由多层布线图案连接到已被另一个TSV 2500占据的第三连接构件2600。
因为其上安装有主芯片2000并形成在板衬底上的布线是标准化的，或者由于板衬底的物理特性(例如，塑性)而难以使布线致密化，因此形成在主芯片2000上的第三连接构件2600中的每一个可以大于第一连接构件140中的每一个。由于这个原因，所有的TSV 2500可以不分别与所有的第三连接构件2600对应。
基于由于第一芯片的检测焊盘与第二芯片的检测焊盘之间的测量出的电容而获得的第一芯片的检测焊盘与第二芯片的检测焊盘之间的重叠面积，根据本发明构思的芯片堆叠的半导体封装件测量第一芯片与第二芯片之间的堆叠精度。因此，根据本发明构思的芯片堆叠的半导体封装件可以在制造工艺期间在线检测堆叠精度。
根据本发明构思的芯片堆叠的半导体封装件通过测量第一芯片的检测焊盘与第二芯片的检测焊盘之间的电容来检测第一芯片与第二芯片之间的接合间隙。因此，根据本发明构思的芯片堆叠的半导体封装件可以在制造期间在线地非破坏性地测量并获得接合间隙。
尽管已经参照本发明构思的实施例具体示出了并描述了本发明构思，但是将理解，在不脱离所附权利要求的精神和范围的情况下，可以在此做出形式上和细节上的各种改变。

Claims (20)

1.一种芯片堆叠的半导体封装件，包括：
第一芯片，其包括第一检测焊盘和第二检测焊盘；
第二芯片，其设置在所述第一芯片上，所述第二芯片包括面对所述第一检测焊盘的第三检测焊盘和面对所述第二检测焊盘的第四检测焊盘；以及
第一介质和第二介质，所述第一介质设置在所述第一检测焊盘与所述第三检测焊盘之间，以通过所述第一介质将所述第一检测焊盘连接到所述第三检测焊盘，所述第二介质与所述第一介质不同，所述第二介质设置在所述第二检测焊盘与所述第四检测焊盘之间，以通过所述第二介质将所述第二检测焊盘连接到所述第四检测焊盘。
2.根据权利要求1所述的芯片堆叠的半导体封装件，其中，所述第一介质为焊料凸块，并且所述第二介质为底部填充物或密封剂。
3.根据权利要求1所述的芯片堆叠的半导体封装件，其中，所述第三检测焊盘和所述第四检测焊盘经由所述第二芯片中的导电线彼此连接。
4.根据权利要求1所述的芯片堆叠的半导体封装件，其中，所述第一芯片包括：
芯片区域，所述第一检测焊盘和所述第二检测焊盘设置在所述芯片区域上，
划线区域，其与所述芯片区域相邻，以及
多条导电线，其形成在所述划线区域上，并被构造为电连接所述第一检测焊盘和所述第二检测焊盘。
5.根据权利要求1所述的芯片堆叠的半导体封装件，其中，所述第一芯片包括：
芯片区域，所述第一检测焊盘和所述第二检测焊盘设置在所述芯片区域上，
划线区域，其与所述芯片区域相邻，
第一测试端子，其经由形成在所述划线区域上的第一导电线电连接到所述第一检测焊盘，以及
第二测试端子，其经由形成在所述划线区域上的第二导电线电连接到所述第二检测焊盘。
6.根据权利要求1所述的芯片堆叠的半导体封装件，其中，所述第一芯片还包括：多个第一芯片焊盘，其中，所述第一检测焊盘和所述第二检测焊盘的各自的平面尺寸大于所述多个第一芯片焊盘中的每一个的平面尺寸，并且
其中，所述第二芯片还包括：多个第二芯片焊盘，其中，所述第三检测焊盘和所述第四检测焊盘的各自的平面尺寸大于所述多个第二芯片焊盘中的每一个的平面尺寸。
7.根据权利要求1所述的芯片堆叠的半导体封装件，其中，所述第二检测焊盘与所述第四检测焊盘之间的水平重叠面积指示堆叠精度，并且其中，所述第二检测焊盘与所述第四检测焊盘之间的水平重叠面积为所述第二检测焊盘或所述第四检测焊盘的面积的39％至100％。
8.根据权利要求1所述的芯片堆叠的半导体封装件，其中，所述第一芯片与所述第二芯片之间的接合间隙为所述第二检测焊盘与所述第四检测焊盘之间的参考接合间隙的1/2至3/2。
9.一种芯片堆叠的半导体封装件，包括：
第一芯片，其包括第一检测焊盘、第二检测焊盘、第一测试端子和第二测试端子，所述第一测试端子电连接到所述第一检测焊盘，并且所述第二测试端子电连接到所述第二检测焊盘；以及
第二芯片，其设置在所述第一芯片上，并且在所述第一芯片与所述第二芯片之间具有间隙，并且所述第二芯片包括面对所述第一检测焊盘的第三检测焊盘和面对所述第二检测焊盘的第四检测焊盘，
其中，所述第三检测焊盘与所述第一检测焊盘重叠，并通过介质连接到所述第一检测焊盘，
其中，所述第四检测焊盘通过所述介质不连接到所述第二检测焊盘，
其中，所述第四检测焊盘经由导电线电连接到所述第三检测焊盘，并且
其中，所述第一测试端子和所述第二测试端子被构造为测量所述第二检测焊盘与所述第四检测焊盘之间的电容。
10.根据权利要求9所述的芯片堆叠的半导体封装件，其中，所述第一检测焊盘和所述第二检测焊盘构成第一检测焊盘组，并且所述第一检测焊盘组包括彼此分开的第一子检测焊盘组和第二子检测焊盘组，并且
所述第三检测焊盘和所述第四检测焊盘构成第二检测焊盘组，并且所述第二检测焊盘组包括彼此分开的第三子检测焊盘组和第四子检测焊盘组。
11.根据权利要求9所述的芯片堆叠的半导体封装件，其中，所述第二检测焊盘与所述第四检测焊盘之间的电容指示基于所述第二检测焊盘与所述第四检测焊盘之间的水平重叠面积的堆叠精度，并且与所述堆叠精度对应的电容为参考电容的39％至100％。
12.根据权利要求9所述的芯片堆叠的半导体封装件，其中，所述第二检测焊盘与所述第四检测焊盘之间的电容指示所述第一芯片与所述第二芯片之间的接合间隙，并且与所述接合间隙对应的电容为参考电容的67％至200％。
13.一种芯片堆叠的半导体封装件，包括：
第一芯片，其包括第一连接构件和第一芯片焊盘，所述第一连接构件分别设置在硅通孔中的每一个的一个表面上并电连接到所述硅通孔，所述第一芯片焊盘分别位于所述硅通孔中的每一个的另一表面上并电连接到所述硅通孔；
第二芯片，其位于所述第一芯片上并包括电连接到所述第一芯片焊盘的第二连接构件，其中，所述第二连接构件包括凸块和第二芯片焊盘；以及
密封剂，其被构造为密封所述第一芯片与所述第二芯片之间的所述第二连接构件之间和所述第一芯片焊盘之间的空间，
其中，所述第一芯片焊盘中的第一第一芯片焊盘形成第一检测焊盘，并且所述第一芯片焊盘中的第二第一芯片焊盘形成第二检测焊盘，
其中，所述第二芯片焊盘中的第一第二芯片焊盘形成连接到所述第一检测焊盘的第三检测焊盘，并且所述第二芯片焊盘中的第二第二芯片焊盘形成第四检测焊盘，
其中，所述第四检测焊盘不连接到所述第二检测焊盘，并且
其中，所述第四检测焊盘经由导电线电连接到所述第三检测焊盘。
14.根据权利要求13所述的芯片堆叠的半导体封装件，其中，所述第一连接构件由电连接到所述第一检测焊盘和所述第二检测焊盘的测试端子形成，并且其中，所述第一连接构件被构造为测量所述第二检测焊盘与所述第四检测焊盘之间的电容。
15.一种制造芯片堆叠的半导体封装件的方法，所述方法包括：
设置包括第一检测焊盘、第二检测焊盘、第一测试端子和第二测试端子的第一芯片，所述第一测试端子电连接到所述第一检测焊盘，并且所述第二测试端子电连接到所述第二检测焊盘；
在所述第一芯片上堆叠第二芯片，并且在所述第一芯片与所述第二芯片之间具有间隙，其中，所述第二芯片包括面对所述第一检测焊盘的第三检测焊盘和面对所述第二检测焊盘的第四检测焊盘；
将所述第三检测焊盘布置为与所述第一检测焊盘重叠并通过第一介质将所述第一检测焊盘与所述第三检测焊盘连接；
在所述第四检测焊盘与所述第二检测焊盘之间设置第二介质，所述第二介质与所述第一介质不同；
经由导电线将所述第四检测焊盘电连接到所述第三检测焊盘；以及
通过利用所述第一测试端子和所述第二测试端子来测量所述第二检测焊盘与所述第四检测焊盘之间的电容。
16.根据权利要求15所述的方法，还包括：
基于所述第二检测焊盘与所述第四检测焊盘之间的重叠面积来获得所述第一芯片与所述第二芯片之间的堆叠精度，所述第二检测焊盘与所述第四检测焊盘之间的重叠面积基于测量出的电容来计算。
17.根据权利要求15所述的方法，还包括：
基于测量出的电容来获得所述第一芯片与所述第二芯片之间的接合间隙信息。
18.根据权利要求15所述的方法，其中，还在所述第二芯片上设置多个第二芯片焊盘，并且所述第三检测焊盘和所述第四检测焊盘的平面尺寸被设置为大于所述多个第二芯片焊盘中的每一个的平面尺寸。
19.根据权利要求15所述的方法，其中，在所述第一芯片的一个表面上将所述第一检测焊盘和所述第二检测焊盘设置为彼此相邻，并且在所述第二芯片的一个表面上将所述第三检测焊盘和所述第四检测焊盘设置为彼此相邻。
20.根据权利要求15所述的方法，其中，在所述第一芯片的一个表面上设置所述第一检测焊盘和所述第二检测焊盘，并且在所述第一芯片的另一表面上设置所述第一测试端子和所述第二测试端子。
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