KR20080088653A - 집적 회로 소자 및 그 제조 방법과, 집적 회로 및 그 제조 방법 - Google Patents

집적 회로 소자 및 그 제조 방법과, 집적 회로 및 그 제조 방법 Download PDF

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Abstract

본 발명은 제 1 유형의 제 1 전기 부품과 제 2 유형의 제 2 전기 부품을 포함하는 집적 회로 소자를 제조하는 방법에 관한 것으로, 두 개의 부품은 결함이 있는지 없는지에 대해 테스트하기 위한 상이한 측정 조건을 요구한다. 이 제조 방법은 (a) 기판 상에 제 1 및 제 2 부품을 형성하는 단계와, (b) 제 1 및 제 2 부품을 접촉시키기 위해 기판 상에 도체 경로를 제공하는 단계 -도체 경로는 갈바닉 갭을 포함하며, 갈바닉 갭은 제 1 부품을 측정 디바이스와 개별적으로 접속할 가능성을 제공함- 와, (c) 측정 디바이스로 제 1 부품을 테스트하는 단계와, (d) 테스트 결과 제 1 부품에 결함이 없는 경우에, 도전성 접속으로 갈바닉 갭을 닫는 단계와, 테스트 결과 제 1 부품에 결함이 있는 경우에, 대응하는 집적 회로 소자가 결함이 있다고 식별하는 단계를 포함한다. 또한, 본 발명은 복수의 회로 소자를 포함하는 집적 회로를 제조하는 방법, 회로 소자 및 집적 회로에 관한 것이다.

Description

집적 회로 소자 및 그 제조 방법과, 집적 회로 및 그 제조 방법{PRODUCTION OF INTEGRATED CIRCUITS COMPRISING DIFFERENT COMPONENTS}
본 발명은 집적 회로 분야에 관한 것이다. 구체적으로는, 본 발명은 집적 회로 소자 및 집적 회로 제조 방법에 관한 것으로, 집적 회로 소자 및 집적 회로는 제 1 유형의 제 1 전기 부품과 제 2 유형의 제 2 전기 부품의 적어도 두 개의 상이한 유형의 부품을 포함한다. 제 1 전기 부품은 제 1 부품을 테스트하기 위한 제 1 측정 조건을 요구하고, 제 2 전기 부품은 제 2 부품을 테스트하기 위한 제 2 측정 조건을 요구한다. 본 발명은 또한 전술한 제조 방법에 따라 제조될 수 있는 회로 소자에 관한 것이다.
예를 들어 강유전성 캐패시터를 포함하는 신뢰할 수 있는 이산 전자 회로(discrete electronic circuit)를 생산하기 위해, 이산 전자 회로를 구매한 고객에게 이들 전자 회로를 전달하기 전에 이들 전자 회로를 테스트하는 것은 잘 알려져 있다. 공지되어 있는 테스트 기법은 이른바, "번 인 메소드(Burn In method)"를 포함하는데, 여기서 결함있는 캐패시터의 조기 고장을 자극하기 위해 캐패시터 에 테스트 전압 펄스가 인가된다. 따라서, 결함이 있는 부품을 갖는 회로를 제조 공정에서 분리할 수 있다.
US 5,853,603은 기판 상에 배치된 복수의 상호접속 소자를 포함하는 마이크로 전자 디바이스 제조 방법을 개시하고 있다. 이 제조 방법 자체는 기판 상에 복수의 개별 부품을 갖는 회로를 포함하는 소자로 이루어진 셀을 제조하는 단계와, 유효 셀을 구별하기 위해 이들 셀을 테스트하는 단계를 포함한다. 이 방법은 또한 적어도 하나의 유효 셀을 연결하는 전기 도전성 재료로 접합 밴드를 형성하는 단계를 더 포함한다. 따라서, 결함이 없는 소자를 적절한 방법으로 상호접속하도록 결함이 없는 소자의 적절한 분리 배선에 의해 보다 큰 전자 회로를 제조할 수 있다. 그러나, 결함이 있는 소자가 식별되면 복수의 부품을 포함하는 완성된 소자는 결함이 없는 소자들을 상호접속하는 후속 단계에서 폐기되어야 한다.
상이한 전기 부품을 각각 포함하는 집적 회로를 제조하기 위한 경제적으로 향상된 방법이 요구될 수 있다.
이 요구는 청구항 1에 개시된 집적 회로 제조 방법에 의해 달성될 수 있다. 본 발명의 이 측면에 따르면, 제조되는 회로 소자는 제 1 유형의 제 1 전기 부품과 제 2 유형의 제 2 전기 부품을 포함하며, 제 1 전기 부품은 제 1 부품을 테스트하기 위한 제 1 측정 조건을 요구하고, 제 2 전기 부품은 제 2 부품을 테스트하기 위한 제 2 측정 조건을 요구한다. 두 측정 조건은 서로 상이하다. 회로 소자를 제조하는 방법은 (a) 기판 상에 제 1 및 제 2 부품을 형성하는 단계와, (b) 제 1 및 제 2 부품을 접촉시키기 위해 기판 상에 도체 경로를 제공하는 단계 -도체 경로는 갈바닉 갭을 포함하며, 갈바닉 갭은 제 1 부품을 측정 디바이스와 개별적으로 접속할 가능성을 제공함- 와, (c) 측정 디바이스로 제 1 부품을 테스트하는 단계와, (d) 테스트 결과 제 1 부품에 결함이 없는 경우에, 도전성 접속으로 갈바닉 갭을 닫고, 테스트 결과 제 1 부품에 결함이 있는 경우에, 대응하는 집적 회로 소자가 결함이 있다고 식별하는 단계를 포함한다.
전술한 방법은 제조 공정의 조기 단계에 개별 전기 부품에 기초하여 회로 소자의 품질을 측정할 수 있다고 하는 이점을 제공한다. 복수의 회로 소자를 포함하는 보다 큰 집적 회로를 형성하는데 있어서, 결함이 있는 것으로 식별된 회로 소자를 폐기할 수 있어, 복수의 회로 소자를 포함하는 결함이 있는 회로에 대한 낭비율을 크게 감소시킬 수 있다. 결과적으로, 제조 비용을 크게 절감할 수 있다.
청구항 2에 개시된 본 발명의 실시예에 따르면, (a) 제 1 부품을 테스트하는 단계는 제 1 부품에 전압 펄스를 인가하는 단계와, (b) 제 1 부품의 저항을 측정하는 단계를 포함한다. 사전 설정된 DC 전압 또는 AC 전압이 부품에 인가될 때 제 1 부품을 통해 전류를 측정함으로써 저항을 쉽게 측정할 수 있다. 바람직하게는, 테스트 절차는 먼저 규정된 전압 펄스의 시퀀스를 포함하는 소정의 테스트 신호를 인가한 다음, 테스트된 부품의 오옴(ohm) 저항을 측정하는 단계를 포함한다. 이러한 테스트 절차를 통상적으로 "플래시 테스트(flash test)"라고 한다.
제 1 및 제 2 부품의 갈바닉 분리로 인해, 각각의 전기 부품은 적절한 측정 신호로 테스트될 수 있음에 주목하라. 최적의 테스트 상태가 선택되면, 다른 부품들에 대한 측정 신호에 대한 제한들을 고려할 필요는 없다.
청구항 3에 개시된 본 발명의 다른 실시예에 따르면, 측정 장치는 전극에 의해 상기 제 1 부품에 전기적으로 접속된다. 바람직하게는, 각각의 전극은 도체 경로 상에 형성된 랜드 또는 도체 접합 영역과 같은 작은 패드의 접촉이 가능하도록 샤프 스파이크(sharp spike)를 포함한다. 전극들은 바늘 형상으로 형성될 수 있다.
청구항 4에 개시된 본 발명의 다른 실시예에 따르면, 기판 상에 제 1 부품과 제 2 부품을 형성하는 단계와 기판 상에 도체 경로를 제공하는 단계는 제 1 위치에서 행해지고, 측정 디바이스로 제 1 부품을 테스트하는 단계는 제 1 위치와 상이한 제 2 위치에서 행해진다. 제 1 위치는 바람직하게는 반도체 회로를 제조하기 위한 클린 룸일 수 있다. 제 2 위치는 적절한 측정 디바이스를 포함하는 특별한 실험실일 수 있다. 구체적으로는, 제 2 위치는, 전술한 플래시 테스트를 효과적으로 실행할 수 있는 이른바 웨이퍼 테스트 센터일 수 있다.
청구항 5에 개시된 본 발명의 다른 실시예에 따르면, 갈바닉 갭을 닫기(closing) 위해 금속층 및 바람직하게는 금속 다층이 사용된다. 이것은 갈바닉 갭을 닫기 위해 금속화를 적용하는 잘 알려져 있는 기법을 사용할 수도 있다는 이점을 제공한다. 따라서, 이 방법은 금속화 및/또는 금속 다층 구조를 형성 및 구조화하는데 사용된 공통 장치로 실행될 수 있다.
전술한 요구는 또한 청구항 6에 개시된 집적 회로 제조 방법에 의해 달성될 수 있다. 본 발명의 이 측면에 따르면, 이 방법은 (a) 전술한 집적 회로 소자 제조 방법들 중 한 방법을 반복적으로 적용하여 복수의 집적 회로 소자를 생성하는 단계와, 복수의 집적 회로 소자의 결함이 없는 제 1 부품만을 포함하는 선택부를 상호 접속하는 단계를 포함한다.
상술한 방법은 복수의 이산 회로 소자를 포함하는 집적 회로를 제조하는 효과적인 방법을 나타낸다. 회로 소자들이 서로 상호 접속되기 전에 결함이 없도록 모든 회로 소자들을 테스트하면 결함이 있는 회로의 제조를 회피할 수 있다.
단계들의 순서는 임의적임에 유의하라. 예를 들어, 먼저 도체 경로를 포함하는 전기 부품을 기판 상에 형성하고, 그 다음에 제 1 유형의 제 2 부품을 연속적으로 테스트해도 된다. 테스트 절차는 각각의 집적 회로 소자의 모든 부품으로 수행될 수 있다. 이와 달리, 테스트 절차는 전기 부품의 사전 정의된 선택에 의해 수행될 수 있다.
청구항 7에 개시된 본 발명의 다른 실시예에 따르면, 기판은 웨이퍼이고, 부품의 테스트 결과는 웨이퍼의 맵에 저장된다. 이 웨이퍼 맵핑은, 웨이퍼를 효과적으로 추가 처리할 수 있고, 웨이퍼 상에 형성된 부품들의 모든 관련 데이터를 웨이퍼를 추가 처리하는 단계들을 수행하는 기계 장치로 보낼 수 있다고 하는 이점을 제공한다.
청구항 8에 개시된 본 발명의 다른 실시예에 따르면, 이 방법은 긍정의 결과를 보여주는 집적 회로 소자를 사전 정의된 순서로 접속하는 단계를 더 포함한다. 이것은 이산 집적 회로 소자를 포함하는 전기 부품이 매우 효과적이고 경제적인 방법으로 제조될 수 있다고 하는 이점을 제공할 수 있다. 전기 부품에 대한 제조 공정으로부터 결함이 있는 회로 소자를 분리해 낼 수 있는 능력으로 인해 높은 신뢰도를 갖는 공정이 보장 될 수 있다.
청구항 9에 개시된 본 발명의 다른 실시예에 따르면, 이 방법은 규정된 수의 상호접속 회로 소자를 포함하는 집적 회로를 싱귤러라이징(singularizing)하는 단계를 더 포함한다. 이것은, 특히 이산 집적 전기 부품(discrete integrated electric components)을 제조하는 효과적인 방법이 제공된다고 하는 이점을 가질 수 있다. 바람직하게는, 웨이퍼 기판의 분리에 의해 싱귤러라이징이 행해진다. 웨이퍼를 작은 배어 다이(bare die)로 분리하는 기법들은 반도체 부품 제조 분야의 전문가에게 잘 알려져 있다.
청구항 10에 개시된 본 발명의 다른 실시예에 따르면, 집적 회로 소자가 제공된다. 이 회로 소자는 제 1 유형의 제 1 전기 부품과 제 2 유형의 제 2 전기 부품을 포함하되, 제 1 부품은 제 1 부품을 테스트하기 위한 제 1 측정 조건을 요구하고, 제 2 부품을 테스트하기 위한 제 2 테스트 상태를 요구한다. 두 측정 조건은 서로 상이하다. 이 회로 소자는 기판 상에 제공되어 제 1 부품과 제 2 부품을 접촉시키는 도체 경로를 더 포함하는데, 도체 경로는 갈바닉 갭을 포함하고, 갈바닉 갭은 제 1 부품을 측정 디바이스와 개별적으로 접속시킬 수 있다.
본 발명의 이 측면은 집적 회로 소자의 설계, 특히 도체 경로의 설계가, 회로 소자 내의 제 1 부품을 회로 소자의 제 2 또는 다른 부품들에 영향을 주지 않으면서 개별적으로 테스트할 수 있는 유용한 가능성을 제공한다고 하는 사상에 기초한다. 따라서, 제 2 유형의 부품에 대한 제한된 측정 조건으로 인한 어떠한 제한 없이 제 1 부품에 대한 최적의 측정 조건이 적용될 수 있다. 이러한 제한된 측정 조건은 예를 들어 제 2 부품의 열화 없이 적용될 수 있는 제한된 최대 전압이 될 수 있다.
청구항 11에 개시된 본 발명의 일실시예에 따르면, 제 1 부품은 비 반도체 호환 부품이다. 비 반도체 부품은 일반적으로 훨씬 더 많은 스트레싱 측정 조건을 허용하므로, 비 반도체 부품은 적절한 측정 조건을 적용함으로써 테스트될 수 있다.
청구항 12에 개시된 본 발명의 다른 실시예에 따르면, 제 1 부품은 캐패시터이다. 구체적으로는, 제 1 부품은 강유전성 캐패시터이다. 강유전성 캐패시터는 전기장을 인가함으로써 방향이 변할 수 있는 자발 분극(spontaneous polarization)을 포함하는 부품이다. 강유전성 캐패시터를 이용하면, 새로운 유형의 마이크로 전자 회로를 제공할 수 있다. 매우 흥미로은 새로운 유형의 마이크로 전자 회로의 일례로서, FRAM(ferroelectric Random Access Memories)를 들 수 있다. 이것은 컴퓨터 제품의 비휘발성 메모리로서 사용될 수 있다.
명시적으로 기술하지 않은 다른 실시예에 따르면, 상이한 유형의 부품들이 제 1 유형의 부품들로서 사용될 수도 있다. 상이한 유형의 부품에 대한 유일한 제약은 허용 가능한 테스트 조건이 반도체에 사용되는 테스트 조건과 상이하다는 것이다. 예를 들면, 높은 브레이크스루 전압(high breakthrough voltage)을 갖는 임의의 캐패시터, 바리스터 또는 스파크 갭이 제 1 유형의 부품으로 이용될 수 있다.
캐패시터에 대한 신뢰할 수 있는 테스트를 수행하기 위해 이른바 플래시 테스트를 행할 수 있다. 플래시 테스트는 통상적으로 고 전압 펄스 시퀀스로 캐패시터를 스트레싱하는 것을 포함한다. 이 시퀀스는 캐패시터의 플레이트에 인가된다. 통상적으로, 10 V와 100 V 사이의 크기의 전압 펄스가 인가될 수 있다. 인가된 전압의 정확한 크기는 캐패시터의 플레이트들 사이에 위치한 유전체층의 두께에 의존한다.
바람직하게는, 플래시 테스트 동안에 인가되는 최대 전압은, 결함이 없는 캐패시터의 유전체층이 손상되지 않도록 선택된다. 결함이 없는 캐패시터와 반대로, 결함이 있는 유전체층은 전기 브레이크스루를 겪는다. 따라서, 대응 캐패시터가 파괴되고 결함이 없는 캐패시터에 비해 훨씬 더 높은 누설 전류를 보여준다. 따라서, 누설 전류의 측정으로 결함이 없는 캐패시터로부터 결함이 있는 캐패시터를 분리할 수 있다.
최대 신뢰도를 나타내는 테스트를 제공하기 위해, 전압 펄스가 회로 소자의 상이한 열 조건 하에서 인가될 수 있다.
청구항 13에 개시된 본 발명의 다른 실시예에 따르면, 제 2 부품이 반도체 호환 부품이다. 제 2 부품과 제 1 부품 사이의 전기적 결합으로 인해, 손상될 수 있는 제 2 부품이 제 1 부품에 적용될 수 있는 스트레싱 측정 조건으로부터 보호될 수 있다.
청구항 14에 개시된 본 발명의 다른 실시예에 따르면, 제 2 부품은 다이오드, 특히 ESD 보호 다이오드이다. 구체적으로는, 제 2 부품은 쉽게 손상될 수 있는 반도체 부품 근방에 배치되어 있는 ESD(Electro Static Discharge) 다이오드이다. 반도체 부품의 단자로 흐르는 원치 않은 정전하로 인한 전압 과부하에 대해 반도체 부품을 보호하기 위해 ESD 다이오드를 사용할 수도 있다.
집적 회로 소자의 제조 공정 동안에 제 1 부품으로부터 다이오드를 일시적으로 분리시키는 갈바닉 갭이 적절한 전압 신호로 제 1 부품을 테스트할 수도 있다. 이들 테스트 조건은, 다이오드에 적합한 보다 평활한 측정 조건에 한정되지 않는다. 일반적으로, 다이오드와 같은 반도체 부품들은 비 반도체 부품에 비해 매우 낮은 전압에 의한 부품 테스트만 허용한다. 따라서, 회로 소자는 각각의 유형의 전기 부품들에 대한 적절한 측정 조건들을 적용함으로써 효과적으로 테스트될 수 있다.
청구항 15에 개시된 본 발명의 다른 실시예에 따르면, 집적 회로 소자가 제 3 유형의 제 3 전기 부품(103)을 더 포함한다. 이것은 회로 소자가 개별 결함 부품으로 인해 결함을 갖지 않는다는 것을 보장하기 위해, 셋 이상의 상이한 유형의 부품을 포함하는 회로 소자 내에 형성된 부품들이 개별적으로 테스트될 수 있다고 하는 이점을 제공한다.
청구항 16에 개시된 본 발명의 다른 실시예에 따르면, 제 3 부품은 저항기이다. 이것은 다양한 유형의 회로 소자를 효과적이고 신뢰할 수 있는 방법으로 제조할 수 있는 가능성을 제공한다. 예를 들면, 이러한 회로 소자는 저역 통과 필터, 고역 통과 필터 또는 저항기를 포함하는 임의의 다른 전자 회로를 나타낼 수 있다.
청구항 17에 개시된 본 발명의 다른 실시예에 따르면, 도체 경로는 갭의 양측에 각각 위치하는 적어도 두 개의 접촉 패드를 포함한다. 이것은 측정 장치에 속하는 전극을 통해 부품을 쉽게 접촉할 수 있게 한다.
청구항 18에 개시된 본 발명의 다른 실시예에 따르면, 갈바닉 갭은 금속층에 의해 닫힌다. 특히, 갈바닉 갭은 금속 다층에 의해 닫힐 수 있다. 바람직하게는, 금속 다층은 UBM(Under Bump Metal)이다. UBM의 표면 상의 적절한 위치에 솔더 볼이 형성될 수 있다. 솔더 볼이 인쇄 회로 기판 상에 제공된 랜드에 의해 접속될 수 있다. 칩 및 인쇄 회로 기판은 예를 들어 리플로우 오븐(reflow oven)에 의해 수행될 수 있는 솔더링 공정에 의해 영구적으로 접속될 수도 있다.
UBM은 구리, 니켈, 은 및/또는 금을 포함하는 상이한 금속층을 포함할 수 있다. 회로 소자의 선택적인 금속화를 위해, 대응하는 칩의 표면 상의 적절한 위치에 솔더 볼이 형성되기 전에 UBM이 구조화될 수 있다.
청구항 19에 개시된 본 발명의 다른 실시예에 따르면, 집적 회로가 제공된다. 이 집적 회로는 전술한 집적 회로 소자를 복수 개 포함한다. 집적 회로는 바람직하게는 웨이퍼 기판 상에 직접 형성될 수 있으며, 웨이퍼 레벨 패키지 또는 칩 사이즈 패키지라고도 한다.
복수의 회로 소자를 포함하는 집적 회로의 품질은 결함이 없는 부품만을 포함하는 집적 회로 소자를 사용함으로써 보장될 수 있다.
본 발명의 어떤 실시예는 생산 방법을 참조하여 설명하였지만 본 발명의 다른 실시예는 집적 회로 소자 또는 집적 회로를 참조하여 설명하였다. 그러나, 당업자라면 상기 및 하기의 설명으로부터, 특별히 언급하지 않는 한, 방법 청구항의 특징들 또는 회로 청구항의 특징들 사이의 임의의 결합이 가능하며, 본 명세서에 개시되어 있다는 것을 알 수 있을 것이다.
본 발명의 전술한 측면 및 추가적인 측면들은 이하에 설명하는 실시예들로부터 명확하며, 실시예들을 참조하여 설명한다. 이하, 실시예를 참조하여 본 발명을 상세히 설명할 것이다. 그러나 본 발명은 이들 실시예에 한정되지 않는다.
도 1은 저역 통과 필터에서 제공된 캐패시터를 선택적으로 테스트하기 위한 측정 디바이스를 도시한 도면.
도 2는 도 1에 도시된 저역 통과 필터를 도시한 도면으로, 캐패시터 테스트 후에 갈바닉 갭(galvanic gap)이 닫힌 상태를 도시한 도면.
도 3a는 갈바닉 갭을 닫기 위한 컨택 브리지의 측면도.
도 3b는 도 3a에 도시된 컨택 브리지의 평면도.
도면은 개략적으로 도시되어 있다. 상이한 도면에서 유사하거나 동일한 요소들은 동일 참조부호를 갖되, 다만 이들은 첫 번째 숫자만 서로 상이하다.
도 1은 본 발명의 일실시예에 따른 집적 회로(100)를 도시한 회로도이다. 회로 소자(100)는 기판(도시되지 않음) 상에 배치 또는 형성된 다양한 전기 부품들 을 포함하는 저역 통과 필터를 나타낸다. 바람직하게는, 기판은 실리콘 웨이퍼이다.
이들 부품들은 두 개의 캐패시터(101a, 101b)와, 두 개의 다이오드(102a, 102b)와, 하나의 저항기(103)를 포함한다. 캐패시터(101a, 101b)는 강유전성 캐패시터이다. 다이오드(102a, 102b)는 ESD 보호 다이오드이다. 그러나, 상이한 유형의 부품들을 일례로서만 도시한다. 상기 및 하기의 설명으로부터 본 발명은 다른 유형의 부품들로 실현될 수도 있다는 것을 알 수 있을 것이다.
저역 통과 필터(100)를 나타내는 부품들은 도체 경로(105)를 통해 직접 또는 간접적으로 다른 부품들과 전기적으로 결합된다. 도체 경로(105)는 구조화된 금속층, 바람직하게는 구조화된 알루미늄층으로 형성된다. 도 1로부터 알 수 있듯이, 도체 경로(105)는 오픈 브리지(open bridge)를 나타내는 두 개의 리세스 또는 갭(106a, 106b)을 포함한다. 각 갭(106a, 106b)의 좌측 및 우측에는, 접합 영역(108)이 제공된다. 집적된 저역 통과 필터(100)의 입력 및 출력부에는 다른 접합 영역(108)이 제공되며, 따라서 저역 통과 필터(100)는 예를 들어 동일한 유형의 다른 집적된 저역 통과 필터(100)와 같은 다른 회로 소자들과 전기적으로 결합될 수 있다.
전기 회로 소자(100)가 추가로 처리되기 전에, 개별 부품이 결함이 있는 지에 대해 부품들을 개별적으로 테스트하는 것이 바람직하다. 결함이 있는 부품은 전체 회로 소자(100)를 결함이 있는 것으로 만든다. 이러한 상황에서는, 부품이 시작부터 결함이 있는 경우 외에도 결함이 있는 것으로 분류된다. 부품은 또한 그 유형의 부품에 대한 지정된 수명에 비해 평가된 수명이 감소되면 결함 있는 것으로 분류된다. 그러한 결함이 있는 부품은 후속 테스트 절차인 스트레싱 절차(stressing procedure)에 의해 식별될 수 있다.
그러한 스트레싱 절차는, 플래시 테스트라고도 하는데, 캐패시터에 특히 적합하다. 따라서, 고전압 펄스가 캐패시터의 플레이트에 로드된다. 통상적으로, 10 V 와 100 V 사이의 크기를 갖는 전압 펄스가 인가된다. 정확한 전압은 캐패시터 플레이트들 사이에 위치하는 유전체층의 두께에 의존한다. 결함이 없는 캐패시터의 유전체층이 손상되지 않도록, 플래시 테스트 동안에 로드될 수 있는 최대 전압이 선택된다. 결함이 없는 캐패시터와 대조적으로, 결함이 있는 유전체층은 스트레싱 절차를 거치며 전기 브레이크스루(electric breakthrough)를 보여준다. 따라서, 대응 캐패시터가 파괴되고, 이전의 스트레스된 부품의 저항의 측정을 포함하는 후속 테스트 절차에서, 결함이 있는 부품은 통상적으로 증가된 누설 전류를 보여준다.
결함이 있는 상태를 식별하기 위해 상이한 부품들은 상이한 절차를 요구하므로, 전기적 결합으로 인해 제 1 유형의 부품들(여기서는 캐패시터(101a, 101b))에 대한 적절한 테스트 절차가 제 2 유형의 결함이 없는 부품들(여기서는 다이오드(102a, 102b)에도 손상을 일으킬 수 있다.
갈바닉 갭(106a 또는 106b)은 캐패시터(101a 또는 101b)를 전기 측정 디바이스(120)에 각각 개별적으로 연결할 가능성을 제공한다. 도 1로부터 알 수 있듯이, 고전압 펄스가 캐패시터(101b)에 로드되는 경우에도, 다이오드(102b)의 한 쪽만이 측정 디바이스(120)에 전기적으로 접속되기 때문에 다이오드(102b)의 손상을 회피할 수 있다. 즉, 갈바닉 갭(106b)은 측정 디바이스(120)에 의해 제공된 전압 신호가 다이오드(102b)에 로드되지 않도록 개방 회로를 나타낸다. 따라서, 갈바닉 갭(106b)은 캐패시터(101b)에만 적절한 스트레싱 절차를 적용할 수 있다. 최적의 스트레싱 절차는 다이오드(102b)에 로드될 수 있는 최대 전압을 고려하지 않고 선택될 수 있다. 다이오드(102b)는 반도체 부품이기 때문에, 다이오드(102b)에 대한 최대 전압은 통상적으로 비반도체 부품인 캐패시터(101b)에 대한 최대 전압보다 훨씬 더 낮다.
동일한 규칙을 캐패시터(101a) 및 다이오드(102a)에 적용할 수 있는 스트레싱 상태에 적용한다는 점에 유의하라.
캐패시터(101b)는 전극(121)에 의해 측정 디바이스(120)에 접속된다. 전극(121)은 두 개의 접합 영역(108)을 가진 접촉부 내에 있으며, 여기서 제 1 접합 영역(108)은 캐패시터(101b)의 제 1 플레이트와 전기적으로 접속되고, 제 2 접합 영역(108)은 캐패시터(101b)의 제 2 플레이트와 전기적으로 접속된다. 접합 영역(108)은 도체 경로(105)의 대응 부분과 전기 측정 디바이스(120)의 전극(121) 사이를 신뢰할 수 있게 전기 접촉할 수 있게 한다.
일반적으로 집적 회로는 작은 패키지 내에 형성되므로, 접합 영역(108) 또한 크기가 제한된다. 테스트될 것으로 예상되는 부품(101b) 사이의 안정되고 신뢰할 수 있는 접촉을 가능하게 하기 위하여, 각각의 전극(121)은 작은 접합 영역(108)의 접촉이 가능하도록 샤프 스파이크(sharp spike)를 포함한다. 바람직하게는, 전 극(121)이 바늘 형상으로 형성된다.
이하에서는, 캐패시터(101a, 101b)에 적용되는 스트레싱 및 테스트 절차가 두 개의 캐패시터(101a, 101b)가 결함이 없다는 것을 나타낸다고 가정한다. 또한, 집적 회로 소자(100)가 추가 처리될 수 있도록 다른 부품들 및 도체 경로는 결함이 없다고 가정한다.
추가 처리에 있어서, 갈바닉 갭(106a, 106b)은 결함이 없는 회로 소자(100)를 생성하기 위해 닫혀야 한다.
도 2는 닫힌 갈바닉 갭을 갖는 도 1의 회로 소자(100)를 도시한 것이다. 회로 소자는 이제 참조부호(200)로 표시된다. 두 개의 갈바닉 갭(106a, 106b)은 브리지 회로(207a) 및 다른 브리지 회로(207b)에 의해 각각 닫힌다.
도 3a 및 3b는 갈바닉 갭(106a, 106b) 위에 각각 형성된 브리지 회로(207a, 207b)의 구성을 보다 상세히 도시한 것이다. 브리지는 갈바닉 갭의 경계를 나타내는 두 개의 접합 영역(308) 사이에 형성된다. 접합 영역(308)은 랜드 또는 접촉 패드로 표시될 수도 있으며, 알루미늄층(351) 상에 형성되거나 알루미늄층으로 구성된다. 도 1 및 2에 도시된 부품들과 함께 기판(350) 상에 형성되는 알루미늄층(351)은 또한 도체 경로(105)를 나타낸다. 바람직하게는, 기판(350)은 실리콘 웨이퍼이다.
기계적 손상으로부터 회로 소자(100)의 표면을 보호하기 위해, 기판(350)과 알루미늄층(351)의 상부면에 보호층(352)이 제공된다. 두 개의 접합 영역(308) 위의 영역에서, 보호층(352)은 리세스를 포함하며, 따라서 두 접합 영역(308)의 상부 면은 측정 디바이스(120)를 회로 소자에 전기적으로 결합할 수도 있고, 브리지 회로(355)를 형성할 수도 있다.
브리지 회로(355)는 금속, 바람직하게는 다층 금속으로 이루어진다. 보다 바람직하게는, 금속은 이른바 UBM(Under Bump Metal)이다. UBM은 구리, 니켈, 은 및/또는 금을 포함하는 여러 금속층을 포함한다. 공간적으로 선택적인 코팅을 위해 UBM은 솔더 볼(356)이 브리지 회로(355)에 증착되기 전에 구조화된다. UBM을 사용하면, 솔더 볼(356)이 집적 회로 소자의 표면 상에 단단히 형성될 수 있다고 하는 이점이 있다.
갈바닉 갭을 전기적으로 브리지하기 위한 상술한 방법은 집적 회로가 기판(350) 상에 형성되도록 여러 회로 소자들(100) 사이에 상호 접속을 제공하는데 사용될 수도 있다는 점에 주의하라. 여기서, 집적 회로는 복수의 회로 소자(100)를 포함할 수 있다. 채용된 모든 소자들이 전술한 스트레싱 및 테스트 절차에 의해 테스트된 경우에, 개별 회로 소자(100) 뿐만 아니라 전체 집적 회로도 결함이 없다는 것이 보장될 수 있다. 개별 회로 소자(100)의 테스트는 집적 회로의 생산 및 제조 공정에서 조기에 수행되므로, 결함이 있는 회로 소자(100)는 생산 공정의 조기 단계에서 폐기될 수 있고, 결함이 있는 회로에 대한 생산 속도가 크게 줄어들 수 있다.
본 명세서에서 "포함"이란 용어는 다른 요소들 또는 단계들을 배제하지 않고, 단수형은 복수를 배제하지 않는다는 점에 주의하라. 또한, 상이한 실시예와 관련하여 설명한 요소들이 결합될 수도 있다. 청구범위에서 참조 부호는 청구범위 를 제한하는 것으로 해석해서는 안 된다.
본 발명의 전술한 실시예를 요약하면 다음과 같다.
제 1 유형의 제 1 전기 부품과 제 2 유형의 제 2 전기 부품을 포함하는 집적 회로 소자를 제조하는 방법에서, 두 개의 부품은 결함이 있는지 없는지에 대해 테스트하기 위한 상이한 측정 조건을 요구한다. 제조 방법은 (a) 기판 상에 제 1 및 제 2 부품을 형성하는 단계와, (b) 제 1 및 제 2 부품을 접촉시키기 위해 기판 상에 도체 경로를 제공하는 단계 -도체 경로는 갈바닉 갭을 포함하며, 갈바닉 갭은 제 1 부품을 측정 디바이스와 개별적으로 접속할 가능성을 제공함- 와, (c) 측정 디바이스로 제 1 부품을 테스트하는 단계와, (d) 테스트 결과 제 1 부품에 결함이 없는 경우에, 도전성 접속으로 갈바닉 갭을 닫는 단계와, 테스트 결과 제 1 부품에 결함이 있는 경우에, 대응하는 집적 회로 소자가 결함이 있다고 식별하는 단계를 포함한다. 또한, 복수의 회로 소자를 포함하는 집적 회로를 제조하는 방법, 회로 소자 및 집적 회로를 개시하였다.

Claims (19)

  1. 제 1 유형의 제 1 전기 부품(101a, 101b)과 제 2 유형의 제 2 전기 부품(102a, 102b)을 포함하는 집적 회로 소자(100)를 제조하는 방법으로서,
    상기 제 1 전기 부품(101a, 101b)은 상기 제 1 부품(101a, 101b)을 테스트하기 위한 제 1 측정 조건을 요구하고, 상기 제 2 전기 부품(102a, 102b)은 상기 제 2 부품(102a, 102b)을 테스트하기 위한 제 2 측정 조건을 요구하며,
    상기 방법은
    기판(350) 상에 상기 제 1 부품(101a, 101b)과 제 2 부품(102a, 102b)을 형성하는 단계와,
    상기 제 1 부품(101a, 101b)과 상기 제 2 부품(102a, 102b)을 접촉시키기 위해 상기 기판(350) 상에 도체 경로(105)를 제공하는 단계 -상기 도체 경로(105)는 갈바닉 갭(106a, 106b)을 포함하며, 상기 갈바닉 갭(106a, 106b)은 상기 제 1 부품(101a, 101b)을 측정 디바이스(120)와 개별적으로 접속할 가능성을 제공함- 와,
    상기 측정 디바이스(120)로 상기 제 1 부품(101a, 101b)을 테스트하는 단계로서, 테스트 결과 제 1 부품(101a, 101b)에 결함이 없는 경우에는, 도전성 접속(207a, 207b)으로 갈바닉 갭(106a, 106b)을 닫고, 테스트 결과 제 1 부품(101a, 101b)에 결함이 있는 경우에는, 대응하는 집적 회로 소자(100)가 결함이 있는 것으로 식별하는, 상기 테스트 단계를 포함하는
    집적 회로 소자 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 부품(101a, 101b)을 테스트하는 단계는
    상기 제 1 부품(101a, 101b)에 전압 펄스를 인가하는 단계와,
    상기 제 1 부품(101a, 101b)의 저항을 측정하는 단계를 포함하는
    집적 회로 소자 제조 방법.
  3. 제 1 항에 있어서,
    상기 측정 장치(120)는 전극(121)에 의해 상기 제 1 부품(101a, 101b)에 전기적으로 접속되는
    집적 회로 소자 제조 방법.
  4. 제 1 항에 있어서,
    기판(350) 상에 상기 제 1 부품(101a, 101b)과 상기 제 2 부품(102a, 102b)을 형성하는 단계와 상기 기판(350) 상에 도체 경로(105)를 제공하는 단계는 제 1 위치에서 행해지고,
    상기 측정 디바이스(120)로 상기 제 1 부품(101a, 101b)을 테스트하는 단계는 상기 제 1 위치와 상이한 제 2 위치에서 행해지는
    집적 회로 소자 제조 방법.
  5. 제 1 항에 있어서,
    상기 갈바닉 갭(106a, 106b)을 닫기 위해 금속층(355) 및 바람직하게는 금속 다층(multilayer)이 사용되는
    집적 회로 소자 제조 방법.
  6. 집적 회로 제조 방법에 있어서,
    제 1 항 내지 5 항 중 어느 한 항에 따른 방법을 반복적으로 적용하여 복수의 집적 회로 소자(100)를 생성하는 단계와,
    상기 복수의 집적 회로 소자(100)의 선택부를 상호 접속하는 단계 -상기 선택부는 결함이 없는 제 1 부품(101a, 101b)만을 포함함-를 포함하는
    집적 회로 제조 방법.
  7. 제 6 항에 있어서,
    상기 기판은 웨이퍼이고,
    상기 부품의 테스트 결과는 상기 웨이퍼의 맵에 저장되는
    집적 회로 제조 방법.
  8. 제 6 항에 있어서,
    긍정의 결과를 보여주는 집적 회로 소자(100)를 사전 정의된 순서로 접속하는 단계를 더 포함하는
    집적 회로 제조 방법.
  9. 제 8 항에 있어서,
    규정된 수의 상호접속 회로 소자(100)를 포함하는 상기 집적 회로를 싱귤러라이징(singularizing)하는 단계를 더 포함하는
    집적 회로 제조 방법.
  10. 집적 회로 소자로서,
    제 1 유형의 제 1 전기 부품(101a, 101b)과 제 2 유형의 제 2 전기 부품(102a, 102b)과,
    기판(350) 상에 제공되어 상기 제 1 부품(101a, 101b)과 상기 제 2 부품(102a, 102b)을 접촉시키는 도체 경로를 포함하되,
    상기 제 1 부품(101a, 101b)은 상기 제 1 부품(101a, 101b)을 테스트하기 위한 제 1 측정 조건을 요구하고, 상기 제 2 부품(102a, 102b)은 상기 제 2 부품(102a, 102b)을 테스트하기 위한 제 2 테스트 상태를 요구하며,
    상기 도체 경로(105)는 갈바닉 갭(106a, 106b)을 포함하고, 상기 갈바닉 갭(106a, 106b)은 상기 제 1 부품(101a, 101b)을 측정 디바이스(120)와 개별적으로 접속시킬 수 있는
    집적 회로 소자.
  11. 제 10 항에 있어서,
    상기 제 1 부품은 비 반도체 호환 부품(non-semiconductor-compatible component)(101a, 101b)인
    집적 회로 소자.
  12. 제 11 항에 있어서,
    상기 제 1 부품은 캐패시터(101a, 101b), 특히 강유전성 캐패시터인
    집적 회로 소자.
  13. 제 10 항에 있어서,
    상기 제 2 부품은 반도체 호환 부품(102a, 102b)인
    집적 회로 소자.
  14. 제 13 항에 있어서,
    상기 제 2 부품은 다이오드(102a, 102b), 특히 ESD 보호 다이오드인
    집적 회로 소자.
  15. 제 10 항에 있어서,
    제 3 유형의 제 3 전기 부품(103)을 더 포함하는
    집적 회로 소자.
  16. 제 15 항에 있어서,
    상기 제 3 부품은 저항기(103)인
    집적 회로 소자.
  17. 제 10 항에 있어서,
    상기 도체 경로(105)는 상기 갭(106a, 106b)의 양측에 각각 위치하는 적어도 두 개의 접촉 패드(108)를 포함하는
    집적 회로 소자.
  18. 제 10 항에 있어서,
    상기 갈바닉 갭(106a, 106b)은 금속층(355), 특히 금속 다층에 의해 닫히는
    집적 회로 소자.
  19. 제 10 항 내지 18 항 중 어느 한 항에 따른 집적 회로 소자를 복수 개 포함하는
    집적 회로.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
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DE102008008699B4 (de) * 2008-02-11 2010-09-09 Eads Deutschland Gmbh Abstimmbarer planarer ferroelektrischer Kondensator
JP5764897B2 (ja) * 2010-09-29 2015-08-19 凸版印刷株式会社 半導体パッケージ基板の検査方法
CN102012854A (zh) * 2010-11-17 2011-04-13 太仓市同维电子有限公司 通信设备生产测试方法及其测试系统
US9092712B2 (en) * 2012-11-02 2015-07-28 Flextronics Ap, Llc Embedded high frequency RFID
US9053405B1 (en) 2013-08-27 2015-06-09 Flextronics Ap, Llc Printed RFID circuit
US9560746B1 (en) 2014-01-24 2017-01-31 Multek Technologies, Ltd. Stress relief for rigid components on flexible circuits

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1277172A (en) * 1969-07-04 1972-06-07 Hitachi Ltd Method of making a large integrated circuit
US5457878A (en) * 1993-10-12 1995-10-17 Lsi Logic Corporation Method for mounting integrated circuit chips on a mini-board
FR2741475B1 (fr) 1995-11-17 2000-05-12 Commissariat Energie Atomique Procede de fabrication d'un dispositif de micro-electronique comportant sur un substrat une pluralite d'elements interconnectes
US6509582B1 (en) * 2002-03-27 2003-01-21 Fairchild Semiconductor Corporation Semiconductor pad construction enabling pre-bump probing by planarizing the post-sort pad surface

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