JPH11274200A - 半導体ダイ上に相互接続バンプを形成する方法 - Google Patents

半導体ダイ上に相互接続バンプを形成する方法

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JPH11274200A
JPH11274200A JP11018560A JP1856099A JPH11274200A JP H11274200 A JPH11274200 A JP H11274200A JP 11018560 A JP11018560 A JP 11018560A JP 1856099 A JP1856099 A JP 1856099A JP H11274200 A JPH11274200 A JP H11274200A
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Abstract

(57)【要約】 【課題】 相互接続バンプ構造３２，３３を形成する方
法を提供する。 【解決手段】 クロム層１６，銅層３６および錫層４０
からなるＵＢＭ１１が開示される。一実施例では、共晶
半田４５がＵＢＭ１１の上に形成され、相互接続バンプ
構造を形成するためリフローされる。別の実施例では、
共晶半田４８の形成の前に、鉛スタンドオフ４６がＵＢ
Ｍ１１の上に形成される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般に、半導体デバイ
スのパッケージングに関し、さらに詳しくは、半導体デ
バイス上で相互接続バンプを形成することに関する。
【０００２】
【従来の技術】ＤＣＡ(Direct Chip Attach)またはフリ
ップ・チップ・ボンディング(flip-chip bonding)は、
半導体ダイを、セラミック・チップ・キャリアなど次の
レベルの相互接続配線や、有機性プリント回路基板に接
続するために半導体業界で利用される。Ｃ−４(Control
led Collapsed Chip Connection)として知られるＤＣＡ
の一つの方法では、高鉛含有半田バンプを半導体ダイの
湿式ボンディング・パッド上に被着させる。次に、これ
らの半田バンプは、ＰＣ基板など次のレベルの相互接続
上のトレースまたはパッドに半田付けされる。
【０００３】半田バンプをＰＣ基板に接続する前に、共
晶錫・鉛半田(eutectic tin-lead solder)などの低音半
田を、物理的かつ電気的接続が望ましいＰＣ基板に設け
られたパッド上に配置することによって、ＰＣ基板を準
備しなければならない。次に、デバイスの半田バンプ
は、半田被覆パッド上で整合され、共晶半田がデバイス
と、Ｃ−４バンプと、ＰＣ基板との間で接続を形成する
ように加熱される。ＰＣ基板にＣ−４半田を直接接合す
ることは、３３０℃以上の高温と、これらの温度に耐え
られるＰＣ基板とを必要とし、このようなＰＣ基板はほ
とんどの用途で一般に高価すぎる。
【０００４】ＤＣＡ用途におけるＣ−４技術の問題点
は、ＰＣ基板上で第２の低温半田を利用することであ
る。Ｃ−４ダイの装着に対処するために共晶半田をプリ
ント回路板に配置することは、更なる時間とコストを必
要とする。プリント回路基板に共晶半田を配置する追加
コストは、ＤＣＡチップ当たり０．５０ドルから１．０
０ドルの範囲であると推定されてきた。この追加コスト
は、一部の用途では高価である。Ｃ−４ダイ・バンプ上
に共晶を配置することにより、共晶を回路基板に適用す
るコストを克服する試みがなされてきた。これは共晶を
回路基板に適用するコストを省くが、依然として、共晶
を適用する前にＣ−４プロセス全体を完了する必要があ
り、Ｃ−４プロセスにおいて追加工程となる。Ｃ−４構
造を利用することに伴う別の欠点は、蒸着方法により高
鉛含有材料を形成するコストである。そのため、Ｃ−４
バンプ構造の利用は製造環境において割高になる傾向が
あることが実証されている。
【０００５】Ｃ−４バンプの利用の別の長期的な問題点
は、特に高錫半田で次のレベルの相互接続に接合した場
合の経時的なデバイス信頼性である。特定の条件下で、
アンダバンプ・メタライゼーション（ＵＢＭ：under bu
mp metalization）が侵食され、信頼性問題を引き起こ
すことが長年観察されてきた。極端な場合、ＵＢＭの部
分がダイを、そしてバンプ自体内に完全にリフトオフす
る。その結果、高鉛バンプはクロム層１６と直接接触
し、これは良好な金属間界面(intermetalic interface)
を提供しない。
【０００６】別の種類のＤＣＡは、Ｅ−３(Evaporated,
Extended Eutectic)プロセスを利用する。Ｅ−３バン
プ構造は、実質的に厚い鉛層の直上に形成された薄い錫
層またはキャップを含む。鉛キャップを利用することに
より、バンプ構造は、加熱されると、蒸着されたバンプ
の大半を占めるわずかな部分の鉛と反応することによっ
て、共晶液状層(eutectic liquidous layer)を形成す
る。Ｅ−３バンプを利用することにより、ＰＣ基板を共
晶半田で準備する必要がなくなる。さらに、Ｅ−３バン
プを利用することにより、次のレベルの基板に装着する
前に半田バンプをリフローする必要がなくなる。
【０００７】Ｅ−３バンプ構造の利用はＣ−４構造のい
くつかの欠点を克服するが、Ｅ−３バンプは比較的柔ら
かいという点で問題がある。Ｅ−３バンプは、厚い鉛層
のために比較的柔らかい。鉛は、延性の高い元素であ
る。鉛の延性には利点もあるが、高い延性が望ましくな
い場合もある。例えば、高延性バンプは、デバイスのパ
ッケージングおよび出荷中に生じるような物理的な力に
よって変形しやすい。いったん破損すると、それ以降の
処理は保証できない。そのため、Ｅ−３バンプ構造が変
形すると、デバイスを破棄する必要がある。
【０００８】ＤＣＡ業界における重要な成長分野の一つ
が、従来技術の問題点を克服するために共晶バンプを利
用することである。しかし、共晶バンプの利用も問題が
あることが実証されている。ＤＣＡデバイス上の共晶バ
ンプに伴う一つの問題点は、バンプ付ダイが装着される
有機性回路基板の制限に関する。一般に、特に低コスト
用途におけるプリント回路基板は、パッド相互接続位置
を画定するための広い製造マージンを有する。これらの
広い許容範囲の結果、ＰＣ基板上のかなりの量の銅相互
接続がコンタクト部位として露出されることがある。共
晶バンプ付ダイ構造をこのような回路基板に装着する際
に、ＤＣＡダイのバンプに伴う半田と、ＰＣ基板上の銅
相互接続との間の湿潤性(wettability)は、ＰＣ基板の
表面からデバイスの表面までの距離であるスタンドオフ
高さが、現在利用可能なアンダフィル処理を確実に利用
できる寸法よりも小さくなることである。
【０００９】最小スタンドオフ高さの問題を克服するた
めに用いられる一つの従来方法は、この高さを特定の距
離に制限するダイ用の銅スタンドオフを形成する。しか
し、銅スタンドオフを利用することによる問題点も存在
する。銅スタンドオフの利用に伴う一つの問題は、大き
な銅スタンドオフは応力をダイの能動部分に移すことが
でき、その結果、信頼性が損なわれることである。逆
に、小さな銅スタンドオフは、錫と反応し、その結果、
銅スタンドオフが完全に反応し、そのため低い接続が形
成されるという点で問題がある。
【００１０】
【発明が解決しようとする課題】従って、従来技術の問
題点を克服する、ＤＣＡ用途で利用可能なバンプ構造を
特定することは有用である。
【００１１】
【実施例】図１は、半導体基板２４，導電性相互接続２
２（またはバンプ・パッドともいう），パッシベーショ
ン層(passivation layer)３０およびＵＢＭ(under bump
metallurgy)部分１１を有するデバイス３２を示す。一
実施例では、半導体基板２４は単結晶シリコン基板であ
る。あるいは、半導体基板２４は、ＳＯＩ(silicon-on-
insulator)基板，ＳＯＳ(silicon-on-sapphire)基板な
どでもよい。
【００１２】一実施例では、導電性相互接続２２は、デ
バイス３２に対して外部の接続を形成する物理的接合を
行うための金属ボンディング・パッドである。金属パッ
ドは、一般にアルミニウムまたは銅からなる。あるい
は、導電性相互接続２２は、アルミニウム・銅合金など
の合成層または合金層や、窒化チタンの上層を具備する
アルミニウムでもよい。
【００１３】パッシベーション層２２は、一実施例で
は、任意の絶縁材料によって形成できる。例えば、パッ
シベーション層は、燐添加ガラス(phosphorous doped g
lass)，プラズマ被着されたシリコン・オキシニトライ
ド(silicon oxynitride)，プラズマ・エンハンスト窒化
物(plasma enhanced nitride)またはこれらの組み合わ
せ、もしくは他の絶縁材料を利用して形成できる。
【００１４】一実施例では、デバイス３２のＵＢＭ１１
は、金属パッド２２上に形成されたクロム層１６，銅層
３６および錫層４０を含む。追加の層がＵＢＭ１１にあ
ってもよい。例えば、薄い相領域(thin phase region)
は、クロム層と銅層との間に存在することがあり、およ
び／または以降の処理の前に銅の酸化を防ぐために、金
層３８を銅の上に形成できる。
【００１５】一実施例では、錫層４０は、以降のバンプ
構造を半導体デバイス３２に適切に接合するために、蒸
着プロセスを利用して形成される。他の実施例では、錫
層はスパッタリングにより形成でき、具体的には、錫層
４０は銅層３６とそれ以降の層との間のボンディング材
として機能する。一般に、錫層４０は、１０００〜１
２，０００オングストロームの厚さを有する。特定の実
施例では、１２５０〜１７５０オングストロームの厚さ
を有する錫層４０は、従来技術において観察された信頼
性問題を克服するのに十分であることが発明者によって
観察された。錫層４０の相互作用ならびに本発明の全体
的な信頼性を向上させる錫層４０の効果について、以下
で詳細に説明する。
【００１６】図２は、ＵＢＭ構造１１の上に共晶材料４
２を形成した後の、図１の構造の実施例を示す。共晶材
料は、半導体ダイを利用して処理を促進するために用い
られる。一般に、このような処理は、プリント回路基板
へのダイ装着である。一実施例では、共晶材料は高錫化
合物を含む。このような共晶材料の一つに、６４％錫−
３６％鉛の半田がある。多くの他の共晶材料が知られて
いる。さらに、基板への適切なチップ装着を可能にする
近共晶材料(near eutectic materials)も本発明によっ
て想定される。一般に、本発明で用いられる半田は、経
済的なＰＣ基板材料の利用を可能にするため、２８０℃
以下のピーク・リフロー温度で処理される。
【００１７】共晶材料４２は、多数の方法および形状の
うちの任意のもので形成できる。図２に示す実施例で
は、共晶材料４２は、ＵＢＭ構造１１を完全に封入する
ように適用されている。そうすることで、以降のリフロ
ー工程により、共晶材料４２が構造１１の端部の周りで
濡れる可能性が高くなる。ただし、他の実施例では、共
晶材料４２は、ＵＢＭを完全に取り囲まずに、ＵＢＭ構
造１１の上に主に被着でき、この場合でも、以降のリフ
ローにより端部の周りの適切な濡れが可能になる。
【００１８】さらに別の実施例（図示せず）では、ＵＢ
Ｍ構造１１の実際の端部をパッシベーション材料３０の
部分で被覆できる。このような構造では、共晶材料４２
は、構造１１の露出された境界内に形成でき、あるいは
構造１１の露出された境界の外に形成できる。共晶材料
４２は、任意の数の半田被着方法によって被着できる。
例えば、半田ジェット被着(solder jet deposition)，
ステンシルまたはマスクを利用した半田のプリント被着
または半田ペーストの適用を利用できる。さらに、被着
される半田４２の実際の量は、所望の端部バンプ寸法に
依存する。すなわち、大きな半田バンプを形成するため
には、小さなバンプを形成するために適用されるよりも
多い量の半田材料４２がデバイスに適用される。異なる
量の半田材料４２は、厚い被着を利用することにより、
あるいは半田を大きな領域に適用することによって制御
できる。
【００１９】図２の共晶材料は、リフロー処理または工
程以降の、半田バンプ４５として図３に示される。図３
に示すように、リフロー工程の後、リフローされた共晶
領域４５が形成され、これは共晶領域４５によって囲ま
れたＵＢＭ構造１１の端部を一般に収容する。さらに、
リフロー処理により、共晶領域４５は、プリント回路基
板上にさらに装着するための所望の形状を得ることがで
きる。
【００２０】前述のように、ＵＢＭの銅部分の上に錫含
有バンプおよび共晶半田を形成すると、長期的な信頼性
の問題が生じる。従来技術は、過剰な錫により信頼性問
題が生じることを教授している。本発明者の研究観察に
基づき、信頼性問題の根幹は、過剰な錫だけではなく、
ＵＢＭ層で銅と錫の金属間化合物を形成する方法に伴う
不均等な応力であると考えられる。さらに、２２０℃以
上の処理温度で高錫半田を従来技術で用いると、ＵＢＭ
は高い速度で侵食されることを発明者は観察した。これ
は、銅錫金属間化合物は錫と接触すると２２７℃で液状
化することに起因すると考えられる。Matijasevicらに
よるCopperTin Multi-layer Composite Solderを参照さ
れたい。
【００２１】Ｃ−４技術では、鉛・錫が溶融してＣ−４
バンプを形成する際に、錫・鉛バンプにおける錫のダイ
ナミックな相互作用により、ＵＢＭの錫層の割れが生じ
ると考えられる。錫・鉛Ｃ−４バンプは、約３％錫−９
７％鉛の成分で被着される。Ｃ−４バンプを形成するリ
フロー工程の後、錫・鉛Ｃ−４バンプにおいて観察され
る成分は、約２％錫−９８％鉛となる。失われた１％
は、ＵＢＭの銅層と反応する。バンプ溶融の際に錫が銅
と反応するため、錫が銅層と反応する際に、銅層の表面
で不均等な応力が生じると考えられる。不均等な応力の
結果、割れが生じ、それによりさらに多くの銅が錫と反
応することになる。その結果、従来のＣ−４バンプにお
けるほとんどすべての銅は錫と反応することが分析によ
り判明した。これにより、錫・鉛バンプとクロム層１６
との間に主に物理的な接続が生じる。この物理的な接続
は、前述のように時間とともに劣化しやすい。
【００２２】錫・鉛半田を被着する前に均等な錫層４０
が形成される本発明を利用する銅層を分析すると、半田
バンプのリフロー後も均等な銅層が残ることが実証され
た。しかし、均等な錫層４０は、従来のＣ−４銅層に伴
う割れを生じさせないように反応するという意外な効果
が得られる。この結果の意外な性質は、PowellおよびTr
ivediによるFlip Chip on FR-4 Integrated Circuit Pa
ckagingによって裏付けられ、過剰な錫はチップ・パッ
ドを侵食することが述べられている。
【００２３】従来技術に対する更なる利点は、共晶領域
４５を利用することが、Ｅ３タイプのデバイスに比べ
て、物理的な損傷に対するデバイスの感受性を低減する
ことである。この感受性の低下の一つの理由は、たとえ
損傷したとしても、共晶領域４５は、プリント回路基板
への以降の装着時に、所望の位置にリフローする傾向が
あることである。従って、共晶材料では損傷に対するよ
り大きな許容度がある。これは、硬い鉛部分を有してお
り、いったん損傷すると損傷したままとなるＥ−３構造
とは異なる。共晶錫・鉛などの半田からなる場合、バン
プ全体はリフローするため、組立工程は、Ｅ−３構造を
利用する場合よりも堅牢となる。Ｃ−４バンプを接合す
るために大量の共晶錫・鉛半田を利用すると、Powellお
よびTrivediが述べるようにＵＢＭ侵食によって信頼性
問題が生じる。
【００２４】図２の別の実施例では、層４３は、Ｃ−４
技術で用いられるタイプの高鉛含有半田である。一般
に、これは９７％鉛，３％錫である。この実施例では、
図３の構造４５は、リフローした高鉛含有半田を表す。
【００２５】図４を参照して、本発明の別の実施例を示
す。図４の実施例では、スタンドオフ構造４６は、共晶
部分４８の形成の前に、ＵＢＭ１１の上に形成される。
スタンドオフ部分４６は、共晶領域４５よりも高い融点
を有するように選択される。スタンドオフ部分４６は、
プリント回路基板への以降の装着時に、半導体デバイス
のパッシベーション層３０と、デバイスが装着されるプ
リント回路板（図示せず）との間で空間を画定する。こ
のスタンドオフ部分４６は、デバイス３３とプリント回
路基板（図示せず）との間に位置する膜下材料(underfi
lm material)を決める際に、高い柔軟性を可能にする。
一般に、スタンドオフ領域４６は、蒸着鉛プロセスを利
用して形成されるが、任意の鉛被着プロセスでもよい。
特定の実施例では、スタンドオフ領域４６は実質的に純
粋な鉛である。構造４６の高さは、ＰＣ基板上に装着さ
れるダイをアンダフィル処理するために必要な高さに依
存する。一般に、パッシベーション層より上の約７５μ
の高さが有利である。スタンドオフ領域４６の形成の
後、図４に示すデバイスを形成するために、共晶領域４
８は被着され、続いてリフローされる。
【００２６】なお、本発明の利点の一つは、銅層３６の
上に形成される錫層４０が均等な錫・銅の金属間化合物
を提供することである。この金属間領域の結果、銅層
は、従来技術に比べて、リフロー工程中の損傷に対する
抵抗が強くなる。例えば、Ｃ−４従来技術では、Ｃ−４
構造に伴うＵＢＭの銅層は、リフロー処理中に錫と完全
に反応することが観察される。しかし、本発明において
形成される均等な表面構造により、ＵＢＭの銅層は共晶
材料の錫と不規則に反応する可能性がない。その結果、
リフローの後にも、均等なバルク銅層３６が残る。ただ
し、金属間銅・錫化合物を形成するために、元の銅界面
３６の一部は元の錫層４０と反応する。対照的に、Ｃ−
４構造に伴うような従来の方法を利用すると、鉛・錫バ
ンプ材料のリフロー後に、連続したバルク銅層は残らな
い。さらに、残りの銅は金属間状態であり、銅・錫金属
間化合物の個別の「島(island)」の間に割れや開口部が
形成されるように反応している。銅・錫金属間化合物の
間の隙間により、鉛バンプ材料に対して下層のクロムが
露出される。その結果、鉛はクロムと接触し、これがコ
ンタクトを形成するが、必ずしも信頼性の高い電気相互
接続を形成するわけではない。
【図面の簡単な説明】
【図１】半導体デバイス上のＵＢＭ(under bump metall
urgy)構造を示す断面図である。
【図２】バンプ材料を被着した後の、図一のＵＢＭ構造
を示す断面図である。
【図３】図２のバンプ材料のリフロー後の、ダイ・バン
プを示す断面図である。
【図４】ＵＢＭの上に形成されたスタンドオフ部分を有
する、第３図のダイ・バンプを示す断面図である。
【符号の説明】
１１ ＵＢＭ １６ クロム層 ２２ 導電性相互接続 ２４ 半導体基板 ３０ パッシベーション層 ３２ デバイス ３６ 銅層 ３８ 金層 ４０ 錫層 ４２ 共晶材料 ４５ 半田バンプ ４６ スタンドオフ構造 ４８ 共晶部分

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 半導体デバイス上に導電性バンプを形成
    する方法であって：複数のバンプ・パッド（２２）を有
    する半導体ダイを設ける段階；前記複数のバンプ・パッ
    ドのそれぞれの上にシード層（１６）を形成する段階；
    前記シード層の上に錫層（４０）を形成する段階；およ
    び共晶層（４２）が前記錫層を被覆するように、前記複
    数のバンプ・パッド（２２）のそれぞれの上に共晶層
    （４２）を形成する段階；によって構成されることを特
    徴とする方法。
  2. 【請求項２】 前記錫層を形成する段階の前であって前
    記シード層を形成する段階の後に、前記複数のバンプ・
    パッド（２２）のそれぞれの上に銅層（３６）を形成す
    る段階をさらに含んで構成されることを特徴とする請求
    項１記載の方法。
  3. 【請求項３】 共晶層（４８）を被着する段階の前に、
    前記複数の導電性バンプ・パッド（２２）のそれぞれの
    上にスタンドオフ層（４６）を形成する段階をさらに含
    んで構成されることを特徴とする請求項１記載の方法。
  4. 【請求項４】 前記スタンドオフ層（４６）は、前記錫
    層（４０）を被着する段階の後に形成されることを特徴
    とする請求項３記載の方法。
  5. 【請求項５】 半導体デバイス上に導電性バンプを形成
    する方法であって：相互接続位置（２２）を有する半導
    体デバイスを設ける段階；前記相互接続位置の上にシー
    ド層（１６）を形成する段階；前記シード層の上に、銅
    からなる第１層（３６）を形成する段階；前記第１層
    （３６）の上に、錫からなる第２層（３８）を蒸着プロ
    セスを利用して形成する段階；鉛からなる第３層（４
    ６）を蒸着プロセスを利用して形成する段階；前記第３
    層（４６）の上に、共晶材料からなる第４層(４８)を形
    成する段階；および前記第４層（４８）をリフローし
    て、前記相互接続位置（２２）の上に共晶バンプを形成
    する段階であって、前記第４層（４８）は、リフロー後
    に、前記第３層（４６）を実質的に囲む、段階；によっ
    て構成されることを特徴とする方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001351937A (ja) * 2000-06-06 2001-12-21 Fujitsu Ltd 半導体装置
JP2011165862A (ja) * 2010-02-09 2011-08-25 Sony Corp 半導体装置、チップ・オン・チップの実装構造、半導体装置の製造方法及びチップ・オン・チップの実装構造の形成方法
US8198729B2 (en) 2004-07-16 2012-06-12 Megica Corporation Connection between a semiconductor chip and a circuit component with a large contact area

Families Citing this family (82)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6642136B1 (en) 2001-09-17 2003-11-04 Megic Corporation Method of making a low fabrication cost, high performance, high reliability chip scale package
US6342443B1 (en) * 1999-07-02 2002-01-29 Advanced Semiconductor Engineering, Inc. Method and structure for forming flip chip with collapse-controlled solder bumps on a substrate
US6570251B1 (en) * 1999-09-02 2003-05-27 Micron Technology, Inc. Under bump metalization pad and solder bump connections
KR100311975B1 (ko) * 1999-12-16 2001-10-17 윤종용 반도체소자 및 그 제조방법
EP1139413B1 (en) * 2000-03-24 2005-03-16 Texas Instruments Incorporated Wire bonding process
TW459362B (en) * 2000-08-01 2001-10-11 Siliconware Precision Industries Co Ltd Bump structure to improve the smoothness
US6408511B1 (en) * 2000-08-21 2002-06-25 National Semiconductor, Inc. Method of creating an enhanced BGA attachment in a low-temperature co-fired ceramic (LTCC) substrate
US6586323B1 (en) * 2000-09-18 2003-07-01 Taiwan Semiconductor Manufacturing Company Method for dual-layer polyimide processing on bumping technology
JP2004510351A (ja) * 2000-09-29 2004-04-02 エリプシズ　リミテッド ハンダ継手用障壁層の形成方法
US6570396B1 (en) * 2000-11-24 2003-05-27 Kulicke & Soffa Investment, Inc. Interface structure for contacting probe beams
US6667230B2 (en) * 2001-07-12 2003-12-23 Taiwan Semiconductor Manufacturing Co., Ltd. Passivation and planarization process for flip chip packages
KR100447968B1 (ko) 2001-08-07 2004-09-10 주식회사 하이닉스반도체 웨이퍼 레벨 패키지의 제조방법
US6550666B2 (en) * 2001-08-21 2003-04-22 Advanpack Solutions Pte Ltd Method for forming a flip chip on leadframe semiconductor package
US6489229B1 (en) 2001-09-07 2002-12-03 Motorola, Inc. Method of forming a semiconductor device having conductive bumps without using gold
US7099293B2 (en) 2002-05-01 2006-08-29 Stmicroelectronics, Inc. Buffer-less de-skewing for symbol combination in a CDMA demodulator
US6732908B2 (en) * 2002-01-18 2004-05-11 International Business Machines Corporation High density raised stud microjoining system and methods of fabricating the same
US6930032B2 (en) * 2002-05-14 2005-08-16 Freescale Semiconductor, Inc. Under bump metallurgy structural design for high reliability bumped packages
US6596619B1 (en) 2002-05-17 2003-07-22 Taiwan Semiconductor Manufacturing Company Method for fabricating an under bump metallization structure
US20030234276A1 (en) * 2002-06-20 2003-12-25 Ultratera Corporation Strengthened bonding mechanism for semiconductor package
US20040007779A1 (en) * 2002-07-15 2004-01-15 Diane Arbuthnot Wafer-level method for fine-pitch, high aspect ratio chip interconnect
KR100476301B1 (ko) * 2002-07-27 2005-03-15 한국과학기술원 전기도금법에 의한 반도체 소자의 플립칩 접속용 ｕｂｍ의형성방법
US6762503B2 (en) * 2002-08-29 2004-07-13 Micron Technology, Inc. Innovative solder ball pad structure to ease design rule, methods of fabricating same and substrates, electronic device assemblies and systems employing same
US6780751B2 (en) * 2002-10-09 2004-08-24 Freescale Semiconductor, Inc. Method for eliminating voiding in plated solder
JP4758614B2 (ja) * 2003-04-07 2011-08-31 ローム・アンド・ハース・エレクトロニック・マテリアルズ，エル．エル．シー． 電気めっき組成物および方法
CN1284207C (zh) * 2003-06-03 2006-11-08 香港科技大学 一种用于半导体封装的焊球的制备方法
US8084866B2 (en) 2003-12-10 2011-12-27 Micron Technology, Inc. Microelectronic devices and methods for filling vias in microelectronic devices
US7091124B2 (en) 2003-11-13 2006-08-15 Micron Technology, Inc. Methods for forming vias in microelectronic devices, and methods for packaging microelectronic devices
US7294929B2 (en) * 2003-12-30 2007-11-13 Texas Instruments Incorporated Solder ball pad structure
US20050247894A1 (en) 2004-05-05 2005-11-10 Watkins Charles M Systems and methods for forming apertures in microfeature workpieces
JP4327656B2 (ja) * 2004-05-20 2009-09-09 Ｎｅｃエレクトロニクス株式会社 半導体装置
US7232754B2 (en) 2004-06-29 2007-06-19 Micron Technology, Inc. Microelectronic devices and methods for forming interconnects in microelectronic devices
US7465654B2 (en) * 2004-07-09 2008-12-16 Megica Corporation Structure of gold bumps and gold conductors on one IC die and methods of manufacturing the structures
US8022544B2 (en) * 2004-07-09 2011-09-20 Megica Corporation Chip structure
US20060023107A1 (en) * 2004-08-02 2006-02-02 Bolken Todd O Microelectronic imagers with optics supports having threadless interfaces and methods for manufacturing such microelectronic imagers
US7452803B2 (en) * 2004-08-12 2008-11-18 Megica Corporation Method for fabricating chip structure
US7425499B2 (en) 2004-08-24 2008-09-16 Micron Technology, Inc. Methods for forming interconnects in vias and microelectronic workpieces including such interconnects
US7429494B2 (en) * 2004-08-24 2008-09-30 Micron Technology, Inc. Microelectronic imagers with optical devices having integral reference features and methods for manufacturing such microelectronic imagers
US7083425B2 (en) * 2004-08-27 2006-08-01 Micron Technology, Inc. Slanted vias for electrical circuits on circuit boards and other substrates
US7300857B2 (en) 2004-09-02 2007-11-27 Micron Technology, Inc. Through-wafer interconnects for photoimager and memory wafers
DE102004047730B4 (de) * 2004-09-30 2017-06-22 Advanced Micro Devices, Inc. Ein Verfahren zum Dünnen von Halbleitersubstraten zur Herstellung von dünnen Halbleiterplättchen
US7547969B2 (en) 2004-10-29 2009-06-16 Megica Corporation Semiconductor chip with passivation layer comprising metal interconnect and contact pads
US7271482B2 (en) 2004-12-30 2007-09-18 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
US7282433B2 (en) * 2005-01-10 2007-10-16 Micron Technology, Inc. Interconnect structures with bond-pads and methods of forming bump sites on bond-pads
US7321140B2 (en) * 2005-03-11 2008-01-22 Applied Materials, Inc. Magnetron sputtered metallization of a nickel silicon alloy, especially useful as solder bump barrier
TWI258176B (en) * 2005-05-12 2006-07-11 Siliconware Precision Industries Co Ltd Semiconductor device and fabrication method thereof
CN100382291C (zh) * 2005-05-17 2008-04-16 矽品精密工业股份有限公司 半导体装置及其制法
US7795134B2 (en) 2005-06-28 2010-09-14 Micron Technology, Inc. Conductive interconnect structures and formation methods using supercritical fluids
US20060290001A1 (en) * 2005-06-28 2006-12-28 Micron Technology, Inc. Interconnect vias and associated methods of formation
CN102157494B (zh) 2005-07-22 2013-05-01 米辑电子股份有限公司 线路组件
TWI281699B (en) * 2005-07-26 2007-05-21 Siliconware Precision Industries Co Ltd Semiconductor device and fabrication method thereof
TW200709359A (en) * 2005-08-31 2007-03-01 Advanced Semiconductor Eng Wafer structure
US20070045812A1 (en) * 2005-08-31 2007-03-01 Micron Technology, Inc. Microfeature assemblies including interconnect structures and methods for forming such interconnect structures
US7863187B2 (en) 2005-09-01 2011-01-04 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
TWI295498B (en) * 2005-09-30 2008-04-01 Siliconware Precision Industries Co Ltd Semiconductor element with conductive bumps and fabrication method thereof
US7397121B2 (en) * 2005-10-28 2008-07-08 Megica Corporation Semiconductor chip with post-passivation scheme formed over passivation layer
US20070102815A1 (en) * 2005-11-08 2007-05-10 Kaufmann Matthew V Bumping process with self-aligned A1-cap and the elimination of 2nd passivation layer
US8266152B2 (en) * 2006-03-03 2012-09-11 Perfect Search Corporation Hashed indexing
US20070238283A1 (en) * 2006-04-05 2007-10-11 Taiwan Semiconductor Manufacturing Co., Ltd. Novel under-bump metallization for bond pad soldering
US7749899B2 (en) 2006-06-01 2010-07-06 Micron Technology, Inc. Microelectronic workpieces and methods and systems for forming interconnects in microelectronic workpieces
US20080003803A1 (en) * 2006-06-30 2008-01-03 Pei-Haw Tsao Semiconductor package substrate for flip chip packaging
US7629249B2 (en) 2006-08-28 2009-12-08 Micron Technology, Inc. Microfeature workpieces having conductive interconnect structures formed by chemically reactive processes, and associated systems and methods
US7902643B2 (en) 2006-08-31 2011-03-08 Micron Technology, Inc. Microfeature workpieces having interconnects and conductive backplanes, and associated systems and methods
TWI320588B (en) * 2006-12-27 2010-02-11 Siliconware Precision Industries Co Ltd Semiconductor device having conductive bumps and fabrication methodthereof
TWI343084B (en) * 2006-12-28 2011-06-01 Siliconware Precision Industries Co Ltd Semiconductor device having conductive bumps and fabrication methodthereof
US7820543B2 (en) * 2007-05-29 2010-10-26 Taiwan Semiconductor Manufacturing Company, Ltd. Enhanced copper posts for wafer level chip scale packaging
SG150410A1 (en) 2007-08-31 2009-03-30 Micron Technology Inc Partitioned through-layer via and associated systems and methods
US8492263B2 (en) 2007-11-16 2013-07-23 Taiwan Semiconductor Manufacturing Company, Ltd. Protected solder ball joints in wafer level chip-scale packaging
US7884015B2 (en) * 2007-12-06 2011-02-08 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
KR101037832B1 (ko) * 2008-05-09 2011-05-31 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
US8299616B2 (en) * 2010-01-29 2012-10-30 Taiwan Semiconductor Manufacturing Company, Ltd. T-shaped post for semiconductor devices
US8803319B2 (en) 2010-02-11 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Pillar structure having a non-planar surface for semiconductor devices
US8318596B2 (en) * 2010-02-11 2012-11-27 Taiwan Semiconductor Manufacturing Company, Ltd. Pillar structure having a non-planar surface for semiconductor devices
US8241963B2 (en) 2010-07-13 2012-08-14 Taiwan Semiconductor Manufacturing Company, Ltd. Recessed pillar structure
TWI449141B (zh) * 2011-10-19 2014-08-11 Richtek Technology Corp 晶圓級晶片尺度封裝元件以及其製造方法
US9099396B2 (en) * 2011-11-08 2015-08-04 Taiwan Semiconductor Manufacturing Company, Ltd. Post-passivation interconnect structure and method of forming the same
US9230932B2 (en) 2012-02-09 2016-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect crack arrestor structure and methods
DE102012102021A1 (de) * 2012-03-09 2013-09-12 Epcos Ag Mikromechanisches Messelement und Verfahren zur Herstellung eines mikromechanischen Messelements
US9515036B2 (en) 2012-04-20 2016-12-06 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for solder connections
CN104509231A (zh) * 2012-07-28 2015-04-08 莱尔德技术股份有限公司 泡沫上覆有金属化膜的接触件
KR101440341B1 (ko) * 2012-09-27 2014-09-15 앰코 테크놀로지 코리아 주식회사 반도체 장치 및 그 제조 방법
US10276402B2 (en) * 2016-03-21 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package and manufacturing process thereof
CN106356352A (zh) * 2016-10-27 2017-01-25 江苏科技大学 一种凸点下金属化层构件及制备方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5470787A (en) * 1994-05-02 1995-11-28 Motorola, Inc. Semiconductor device solder bump having intrinsic potential for forming an extended eutectic region and method for making and using the same
US5466635A (en) * 1994-06-02 1995-11-14 Lsi Logic Corporation Process for making an interconnect bump for flip-chip integrated circuit including integral standoff and hourglass shaped solder coating
JPH0845938A (ja) * 1994-07-27 1996-02-16 Toshiba Corp 半導体装置及びその製造方法
US5937320A (en) * 1998-04-08 1999-08-10 International Business Machines Corporation Barrier layers for electroplated SnPb eutectic solder joints

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001351937A (ja) * 2000-06-06 2001-12-21 Fujitsu Ltd 半導体装置
US8198729B2 (en) 2004-07-16 2012-06-12 Megica Corporation Connection between a semiconductor chip and a circuit component with a large contact area
JP2011165862A (ja) * 2010-02-09 2011-08-25 Sony Corp 半導体装置、チップ・オン・チップの実装構造、半導体装置の製造方法及びチップ・オン・チップの実装構造の形成方法

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