CN106356352A - 一种凸点下金属化层构件及制备方法 - Google Patents

一种凸点下金属化层构件及制备方法 Download PDF

Info

Publication number
CN106356352A
CN106356352A CN201610953957.7A CN201610953957A CN106356352A CN 106356352 A CN106356352 A CN 106356352A CN 201610953957 A CN201610953957 A CN 201610953957A CN 106356352 A CN106356352 A CN 106356352A
Authority
CN
China
Prior art keywords
layer
metal
alloy
layer metal
ubm
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201610953957.7A
Other languages
English (en)
Inventor
王凤江
李东洋
黄瑛
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Jiangsu University of Science and Technology
Original Assignee
Jiangsu University of Science and Technology
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Jiangsu University of Science and Technology filed Critical Jiangsu University of Science and Technology
Priority to CN201610953957.7A priority Critical patent/CN106356352A/zh
Publication of CN106356352A publication Critical patent/CN106356352A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13026—Disposition relative to the bonding area, e.g. bond pad, of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0103—Zinc [Zn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01073—Tantalum [Ta]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0494—4th Group
    • H01L2924/04941—TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0495—5th Group
    • H01L2924/04953—TaN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/053—Oxides composed of metals from groups of the periodic table
    • H01L2924/0534—4th Group
    • H01L2924/05341—TiO2

Abstract

本发明提供一种凸点下金属化层构件及制备方法，所述构件包括：位于半导体衬底金属焊盘上方的第一层金属、位于所述第一层金属上方的第二层金属、位于所述第二层金属上方的第三层金属，其中所述第二层金属与所述第三层金属经过金属热处理工艺后，形成第二层金属与第三层金属的合金层；位于所述合金层上方的第四层金属。还公开了凸点下金属化层的制备方法。本发明公开的凸点下金属化层(UBM)构件简单、制备方法便捷，且能明显抑制界面处Cu‑Sn‑Zn金属间化合物的生长，并能显著提高UBM层焊料连接的抗冲击性能和电子器件可靠性，最优情况下能延长电子元器件一倍以上的使用寿命。

Description

一种凸点下金属化层构件及制备方法
技术领域
本发明涉及半导体制造，具体而言，涉及半导体器件中凸点下金属化层构件及其制备方法。
背景技术
倒装芯片技术的进步大幅降低了电子封装工业的成本、显著提高了其可靠性和产量。倒装芯片互连技术是将集成电路芯片的有源面朝向基板，与载体或基板相连接。通过将芯片上的凸点结构与键合材料(一般在基板上)相连形成的电连接来实现芯片I/O与基板间的互连。
倒装芯片的基本结构有IC或芯片、互连系统和基板组成。其中，互连系统可以细分为四个功能区：凸点下金属化层(UBM)，芯片凸点、凸点与基板金属层的键合材料，包封剂，基板金属层。UBM层是凸点金属层和芯片表面金属层之间的过渡层。大多数UBM层结构包含多个金属或金属合金层，一般包括粘附层、阻挡层和润湿，UBM用作衬底焊盘与焊料凸点之间的电气和机械连接。
中国专利CN102456653B公开了【凸点下金属化层(UBM)结构及其形成方法】，此专利提供了一种半导体器件中的凸点下金属化层(UBM)结构，该结构包括铜层、镍层、以及在该铜层和镍层之间的Cu-Ni-Sn金属间化合物(IMC)层。该发明通过生成Cu-Ni-Sn IMC层以减慢或限制UBM溶解以便减缓早期EM失效。
中国专利CN 101894814B公开了【焊料凸块UBM结构】，本发明公开了一种包括形成在芯片接合垫上的多个金属或金属合金层的凸块下金属化结构。因为基于铜的层的厚度被降低到大约0.3微米和10微米之间，优选在大约0.3微米和2微米之间，因此所公开的UBM结构具有对半导体器件上的应力改善。
中国专利CN 102456657B公开了【具有底部凸块金属化(UBM)结构的半导体器件及其形成方法】，本发明为了解决执行UBM的蚀刻中引发的问题，提出了焊料凸块下方且电连接至焊料凸块的UBM(底部凸块金属化)结构。该UBM结构包括具有第一截面尺寸d1的第一金属化层、形成在第一金属化层上的具有第二截面尺寸d2的第二金属化层和形成在第二金属化层上的具有第三截面尺寸d3的第三金属化层，其中，d 1大于d 3，d3大于d2。
在芯片使用过程中产生的热量或者在再回流焊过程中产生的热量，会促使焊料凸点里的锡与UBM层中的Cu发生扩散，最终在界面生成Cu-Sn金属间化合物。金属间化合物具有本征脆性，而且在焊点的时效过程和产品服役过程中，金属间化合物会随着时效时间等其他因素逐渐变厚，过厚的金属间化合物可能会造成界面断裂而影响焊点界面处性能，最终可能导致整个电子器件可靠性问题。
发明内容
本发明的目的是为解决上述现有技术存在的问题和不足，提供一种半导体器件中的凸点下金属化层构件及其制备方法。
为了达到上述目的，本发明采用的技术方案是：
一种凸点下金属化层构件包括：位于半导体衬底金属焊盘上方的第一层金属为钛(Ti)、氮化钛(TiN)、氧化钛(TiOx)、钽(Ta)、氮化钽(TaN)中的任一种或它们中的任一比例的多种、位于所述第一层金属上方的第二层金属为Cu、位于所述第二层金属上方的第三层金属为Zn，其中所述第二层金属与所述第三层金属经过金属热处理工艺后，形成第二层金属与第三层金属的Cu-Zn合金层；位于所述合金层上方的第四层金属为纯锡或锡合金。
优选地，所述第一层金属为钛(Ti)、氮化钛(TiN)、氧化钛(TiOx)、钽(Ta)、氮化钽(TaN)中的一种或它们任意比例的多种，厚度为0.1-0.3μm。
优选地，所述第二层金属Cu的厚度为1-10μm。
优选地，所述第三层金属Zn的厚度为0.2-2μm。
优选地，第三层金属Zn的质量分数小于等于所述Cu的质量分数的20％。
优选地，所述第二层金属与第三层金属形成的Cu-Zn合金层的厚度为1.2-12μm。
优选地，所述的金属热处理工艺为热扩散渗锌法，热扩散温度为390-400℃，热扩散时间为20-40s。
本发明的一种凸点下金属化层构件的制备方法，包括以下步骤：
1、提供半导体衬底，所述半导体衬底至少有一个金属焊盘区；
2、覆盖所述半导体衬底和所述的金属焊盘形成钝化层；
3、覆盖所述钝化层上方形成电介质层；
4、覆盖所述电介质层上方形成掩膜层，将所述掩膜层和电介质层开口从而暴露出上述钝化层，形成具有开口的掩膜层和电介质层；
5、将上述暴露出的钝化层刻蚀，从而暴露出部分所述金属焊盘；
6、在所述的暴露出的部分金属焊盘和部分钝化层上生长第一层金属；
7、在所述第一层金属上生长出第二层金属；
8、在所述第二层金属上生长第三层金属；
9、去除所述掩膜层；
10、将上述第二层金属与第三层金属采用金属热处理工艺，形成第二层金属与第三层金属的合金层；
11、在上述的第二层金属与第三层金属的合金层上生长出第四层金属；
12、形成覆盖所述第四层金属的焊料材料层；
13、对所述焊料材料层进行热回流处理形成焊料凸点。
优选地，第一层金属为钛(Ti)、氮化钛(TiN)、氧化钛(TiOx)、钽(Ta)、氮化钽(TaN)等中的一种或它们任意比例的多种，第二层金属为Cu，第三层金属为Zn，所述第一层金属厚度为0.1-0.3μm，所述Cu层厚度为1-10μm，所述Zn层厚度为0.2-2μm。
优选地，第三层金属Zn的质量分数小于等于所述Cu的质量分数的20％。
优选地，第二层金属与第三层金属的合金层为Cu-Zn合金，Cu-Zn合金层的厚度为1.2-12μm。
优选地，所述第二层金属与第三层金属采用的金属热处理工艺为热扩散渗锌法，热扩散温度为390-400℃，热扩散时间为20-40s。
优选地，所述焊料凸点为无铅焊接材料。
与现有技术相比，本发明的优点和有益效果主要是：
本发明结构简单、制备方法便捷。本发明通过金属热处理工艺将第三层金属Zn扩散到第二层金属Cu中，能明显减少焊料凸点与Cu层间产生的金属间化合物，显著提高了UBM层的塑性和抗冲击性能，从而提高了焊料凸点与Cu形成的微互连焊点间的可靠性，最优情况下能延长电子元器件一倍以上的使用寿命。
附图说明
图6为本发明的一种实施例的UBM层构件示意图。
图1-图6为本发明的一种实施例的UBM层制备工艺流程示意图。
具体实施方式
为了使本发明的目的、技术方案更加清楚明白，以下结合附图及实施例，对本发明进行进一步的详细说明。应当理解，此处所描述的具体实施例仅仅用于解释本发明，并不用于限定本发明。
图1-图6为本发明的一种实施例的UBM层制备工艺流程示意图。应当理解，本实施例中所提供的示意图仅说明本发明的基本构想，因此，图中仅显示与本发明有关的组件，并没有根据实际实施的组件数量、形状与尺寸绘制，其实际实施时各组件的数量、形状与尺寸可为一种随意的改变。
参见图1，在半导体衬底101上表面有金属焊盘103，金属焊盘103通常是由导电材料形成的，如铝、铜、铜合金、或其他导电材料，金属焊盘103还可以由其他材料比如银、镍、金、钨或前述的合金形成，这些材料可由任何常规手段制作而成。半导体衬底可为半导体材料中的任一种，该材料可以为体硅衬底、半导体晶片、绝缘体上的硅衬底，也可以是包括族III、族IV和族V元素的其他半导体材料。半导体加工工艺包括添加工艺，移除工艺，热处理工艺以及图形化工艺等。在半导体衬底101表面可以形成各种微电子器件包括电阻、电容、二极管、双极型晶体管以及金属氧化物半导体场效应晶体管等其他元器件。可采用各种工艺获得微电子器件，其中包括栅极氧化物层的生长、多晶硅沉积、光刻技术、多晶硅刻蚀、离子注入以及热处理等其他合适的工艺。半导体衬底101可进一步包括层叠在集成电路中的层间电介质和金属化结构。金属化结构中的金属线可由铜、铜合金或者其他通用金属形成。层间电介质层可由氮化硅、氮氧化硅、低-k绝缘材料、未掺杂硅酸盐玻璃(USG)或其他合适材料组成，其中低-k介电材料的介电常数可以小于约3.0或者小于约2.5。
在半导体衬底101和金属焊盘103上形成一钝化层102，钝化层102通常是由绝缘材料形成的，例如氮化硅、氧化硅，氮氧化硅或者它们组合形式的无机材料，钝化层102可以防止水和钠等杂质扩散到芯片中导致器件的失效。在集成电路工业中，一般优选氮化硅作为最后使用的钝化材料。一般在氮化硅沉积前将沉积一层PSG作为应力缓冲区。以硅烷为基础的PECVD反应室可以通过临场方式沉积PSG和氮化硅。将沉积在金属焊盘103上的一层PSG和氮化硅作为钝化层。
钝化层102沉积后，在钝化层102上覆盖一电介质层104，电介质材料为有机材料，本实施例中优选聚酰亚胺。随后在电介质层102上覆盖一掩膜层105，该掩膜层105为光刻胶。其厚度在大约10μm和大约120μm之间。聚酰亚胺层可以保护晶圆在传送过程中免收机械划伤和保护电子器件免受如α辐射的背景辐射。参见图2，经过光刻胶显影刻蚀后，掩膜层105和电介质层104图案化暴露出部分钝化层102开口。利用蚀刻工艺，钝化层104会被图样化以形成露出金属焊盘103的部分开口。
本实施例中的UBM构件通过形成在钝化层104中的开口连接至金属焊盘103，该UBM构件是由多个金属层组合而成的，其中没有两个相邻层由相同的金属或合金所构成。参见图3，在半导体衬底101上形成具有开口的掩膜层105，在掩膜层105开口里的金属焊盘103上形成第一层金属106。第一层金属106可为钛(Ti)、氮化钛(TiN)、氧化钛(TiOx)、钽(Ta)、氮化钽(TaN)中的一种或它们任意比例的一种，第一层金属106可以让金属焊盘103与第二层金属107有更好的粘合，第一层金属106的厚度为0.1-0.3μm，第一层金属106形成工艺包括溅射、镀覆或物理气相沉积中的任一种。
在掩膜层105开口里的第一金属层106上方形成第二金属层107，第二层金属107为Cu，该Cu层是通过执行物理气相沉积或溅射的方法形成，其厚度大约在1-10μm之间。在掩膜层105开口里的第二层金属107上形成第三层金属108，第三层金属108为Zn。该Zn层是通过执行物理气相沉积或溅射的方法形成的，Zn的质量分数小于等于所述Cu的质量分数的20％，其厚度大约在0.2-2μm之间。在整个说明书中引用的尺寸仅仅是示例性的，并且可以随着集成电路的比例适当的缩小和放大。
接着，参见图4，将所述电介质层104上方的掩膜层105去除，通过蚀刻法去除掩模层105，该蚀刻方法包括湿蚀刻、干蚀刻。然后通过热扩散渗锌法使第二层金属107和第三层金属108形成合金109，合金109为Cu-Zn合金。扩散渗锌法就是在金属表面上先镀上一层Zn层,再经过热处理扩散退火,把表面镀锌层中的锌元素扩散到金属表面中的一种热处理方法。Cu为高熔点组元，Zn为低熔点组元，在金属的固态扩散过程中，低熔点组元扩散快，高熔点组元扩散慢，因此在本实验中的Cu元素扩散的比Zn元素扩散的快，在设定的扩散温度和扩散时间下能形成Cu-Zn合金。当金属Zn的质量小于Cu质量的5％时，Cu-Zn中的Zn抑制界面IMC生长的作用不是很明显，在第三层金属Zn的质量为所述Cu的质量的5％-15％时能起到抑制焊料凸点下IMC生长和提高界面结合强度的最优效果。通过热处理将热能传递给Cu、Zn两金属层，使两种金属分子增加运动动量，并在运动中扩散到对方金属结构的空隙中。在高于Zn熔点的温度下渗锌，渗锌温度越高，锌挥发越厉害。渗锌温度最好控制在熔点以下,最优情况为390-400℃。温度太低又不利于锌元素的扩散，影响渗锌效果。在添加第三层金属108后，将其放入热处理炉中。在热处理温度为390-400℃下处理20-40s，热处理扩散后形成的合金层109厚度为1.2-12μm之间。
参见图5，在合金层109形成第四金属层110，第四金属层110为纯锡或锡合金的任意一种。第四层金属层110可以利用常规的制造技术形成，例如溅射、蒸发和镀覆工艺。第四金属层110的作用是增加凸点下金属化层的可接合性和可润湿性，其厚度大约在2-10μm之间。参照图6，将第四层金属110与采用丝网印刷和焊料球滴中的一种沉积的焊料凸点111接触，然后在焊接层上进行回流焊处理。焊料凸点111为无铅焊接材料，包括Sn、Sn-Ag、Sn-Ag-Cu、Sn-Ag-Sb、Sn-Bi、Sn-Au或Sn-Cu等钎料，焊料材料层111的厚度可在30-100μm之间。在回流焊接期间，第四层金属110扩散到焊料凸点中，焊料凸点与上述第二层金属与第三层金属形成的合金层之间发生相互扩散和相互作用行为，产生金属间化合物层。在此实施例中，焊料凸点与上述Cu-Zn合金层之间产生金属间化合物层Cu-Zn-Sn金属间化合物层。在焊点服役过程中，Cu-Zn-Sn化合物生长速度受到限制，相较于常规UBM制造工艺形成的焊点与Cu层间的Cu-Sn化合物厚度，在相同条件下本发明能减少50％左右的IMC厚度。另一方面，本发明所提出的Cu-Zn合金层能明显提高焊料凸点与UBM层的结合强度，最终提高了整个器件的可靠性，最优情况下能延长电子元器件一倍以上的使用寿命。
以上所述，仅为本发明较佳的具体实施方式。当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，任何熟悉本技术领域的技术人员，当可根据本发明作出各种相应的等效改变和修饰，都应属于本发明所附的权利要求的保护范围。

Claims (8)

1.一种凸点下金属化层构件，其特征在于包括：
位于半导体衬底金属焊盘上方的第一层金属；
位于所述第一层金属上方的第二层金属；
位于所述第二层金属上方的第三层金属，其中所述第二层金属与所述第三层金属经过金属热处理工艺后，形成第二层金属与第三层金属的合金层；
位于所述合金金属层上方的第四层金属，其中所述第四层金属由纯锡或锡合金构成，并且与采用丝网印刷和焊料球滴中的一种沉积的焊料凸点接触。
2.根据权利要求1所述的凸点下金属化层构件，其特征在于：所述第一层金属为钛、氮化钛、氧化钛、钽、氮化钽中的一种或任意比例的多种，其厚度为0.1-0.3μm。
3.根据权利要求1所述的凸点下金属化层构件，其特征在于：所述第二层金属为Cu，其厚度为1-10μm。
4.根据权利要求1所述的凸点下金属化层构件，其特征在于：所述第三层金属为Zn，其质量分数小于等于所述Cu的质量分数的20％，所述的Zn厚度为0.2-2μm。
5.根据权利要求1所述的凸点下金属化层构件，其特征在于：所述第二层金属与第三层金属经过金属热处理工艺形成的合金层为Cu-Zn合金，Cu-Zn合金层的厚度为1.2-12μm。
6.一种如权利要求1-5任一项所述的凸点下金属化层构件的制备方法，其特征在于包括如下步骤：
1)提供半导体衬底，所述半导体衬底至少有一个金属焊盘；
2)覆盖所述半导体衬底和所述的金属焊盘形成钝化层；
3)覆盖所述钝化层上方形成电介质层；
4)覆盖所述电介质层上方形成掩膜层，将所述掩膜层和电介质层开口从而暴露出所述钝化层，形成具有开口的掩膜层和电介质层；
5)将所述暴露出的钝化层刻蚀，从而暴露出部分所述金属焊盘；
6)在所述的暴露出的部分金属焊盘和部分钝化层上生长第一层金属；
7)在所述第一层金属上生长出第二层金属；
8)在所述第二层金属上生长第三层金属；
9)去除所述掩膜层；
10)将所述第二层金属与第三层金属采用金属热处理工艺，形成第二层金属与第三层金属的合金层；
11)在所述的第二层金属与第三层金属的合金层上生长出第四层金属；
12)形成覆盖所述第四层金属的焊料材料层；
13)对所述焊料材料层进行热回流处理形成焊料凸点。
7.根据权利要求6所述的凸点下金属化层构件的制备方法，其特征在于：步骤10)所述的金属热处理工艺为热扩散渗锌法，热扩散温度为390-400℃，热扩散时间为20-40s。
8.根据权利要求6所述的凸点下金属化层构件的制备方法，其特征在于：：步骤13)所述的焊料凸点的材料为无铅焊接材料。
CN201610953957.7A 2016-10-27 2016-10-27 一种凸点下金属化层构件及制备方法 Pending CN106356352A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201610953957.7A CN106356352A (zh) 2016-10-27 2016-10-27 一种凸点下金属化层构件及制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610953957.7A CN106356352A (zh) 2016-10-27 2016-10-27 一种凸点下金属化层构件及制备方法

Publications (1)

Publication Number Publication Date
CN106356352A true CN106356352A (zh) 2017-01-25

Family

ID=57863519

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610953957.7A Pending CN106356352A (zh) 2016-10-27 2016-10-27 一种凸点下金属化层构件及制备方法

Country Status (1)

Country Link
CN (1) CN106356352A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113937205A (zh) * 2021-10-15 2022-01-14 福州大学 适用于微米级芯片低温共晶键合的微凸点结构及制备方法
US20220384375A1 (en) * 2019-12-19 2022-12-01 Texas Instruments Incorporated Brass-coated metals in flip-chip redistribution layers

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1224926A (zh) * 1998-01-30 1999-08-04 摩托罗拉公司 半导体管芯上互连凸块的制作方法
US20100127047A1 (en) * 2008-11-25 2010-05-27 Yuan Ze University Method of inhibiting a formation of palladium-nickel-tin intermetallic in solder joints
CN102456653A (zh) * 2010-10-18 2012-05-16 台湾积体电路制造股份有限公司 凸点下金属化层(ubm)结构及其形成方法
CN104051381A (zh) * 2013-03-14 2014-09-17 国际商业机器公司 用于改善电迁移的球下金属结构及其形成方法
WO2016161339A1 (en) * 2015-04-03 2016-10-06 Intel Corporation Zn doped solders on cu surface finish for thin fli application

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1224926A (zh) * 1998-01-30 1999-08-04 摩托罗拉公司 半导体管芯上互连凸块的制作方法
US20100127047A1 (en) * 2008-11-25 2010-05-27 Yuan Ze University Method of inhibiting a formation of palladium-nickel-tin intermetallic in solder joints
CN102456653A (zh) * 2010-10-18 2012-05-16 台湾积体电路制造股份有限公司 凸点下金属化层(ubm)结构及其形成方法
CN104051381A (zh) * 2013-03-14 2014-09-17 国际商业机器公司 用于改善电迁移的球下金属结构及其形成方法
WO2016161339A1 (en) * 2015-04-03 2016-10-06 Intel Corporation Zn doped solders on cu surface finish for thin fli application

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220384375A1 (en) * 2019-12-19 2022-12-01 Texas Instruments Incorporated Brass-coated metals in flip-chip redistribution layers
CN113937205A (zh) * 2021-10-15 2022-01-14 福州大学 适用于微米级芯片低温共晶键合的微凸点结构及制备方法
CN113937205B (zh) * 2021-10-15 2023-12-29 福州大学 适用于微米级芯片低温共晶键合的微凸点结构及制备方法

Similar Documents

Publication Publication Date Title
CN103000598B (zh) 半导体器件中的伸长凸块结构
US9093314B2 (en) Copper bump structures having sidewall protection layers
CN101894814B (zh) 焊料凸块ubm结构
US9943930B2 (en) Composition of a solder, and method of manufacturing a solder connection
TWI442532B (zh) 積體電路元件與封裝組件
US8227926B2 (en) Routing layer for mitigating stress in a semiconductor die
US8283758B2 (en) Microelectronic packages with enhanced heat dissipation and methods of manufacturing
US20070267745A1 (en) Semiconductor device including electrically conductive bump and method of manufacturing the same
TWI538133B (zh) 墊結構及其形成方法以及具有該墊結構的半導體裝置
EP1148548A2 (en) Method of forming lead-free bump interconnections
US8822324B2 (en) Passivated copper chip pads
CN101924088B (zh) 一种集成电路结构
KR101297486B1 (ko) 금속 범프로의 소수 엘리먼트들의 도핑
TW201115700A (en) Integrated circuit structure
TW201222752A (en) Packaging assembly, integrated circuit device and method of forming the same
JP2001196409A (ja) 半導体デバイス
CN103066050A (zh) 具有银含量可控的焊料接合区域的半导体封装件
CN110957295B (zh) 半导体器件及其形成方法
CN106356352A (zh) 一种凸点下金属化层构件及制备方法
CN210640232U (zh) 一种半导体结构
CN111524818A (zh) 电子器件及其制造方法
WO2008054680A2 (en) A metallization layer stack without a terminal aluminum metal layer
US7994043B1 (en) Lead free alloy bump structure and fabrication method
US11935824B2 (en) Integrated circuit package module including a bonding system
US11610861B2 (en) Diffusion soldering with contaminant protection

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20170125