CN113937205A - 适用于微米级芯片低温共晶键合的微凸点结构及制备方法 - Google Patents
适用于微米级芯片低温共晶键合的微凸点结构及制备方法 Download PDFInfo
- Publication number
- CN113937205A CN113937205A CN202111203096.8A CN202111203096A CN113937205A CN 113937205 A CN113937205 A CN 113937205A CN 202111203096 A CN202111203096 A CN 202111203096A CN 113937205 A CN113937205 A CN 113937205A
- Authority
- CN
- China
- Prior art keywords
- layer
- metal
- metal layer
- chip
- ubm
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000005496 eutectics Effects 0.000 title claims abstract description 18
- 238000002360 preparation method Methods 0.000 title claims description 5
- 239000002184 metal Substances 0.000 claims abstract description 193
- 229910052751 metal Inorganic materials 0.000 claims abstract description 193
- 229910045601 alloy Inorganic materials 0.000 claims abstract description 29
- 239000000956 alloy Substances 0.000 claims abstract description 29
- 239000004065 semiconductor Substances 0.000 claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 238000000034 method Methods 0.000 claims description 35
- 230000008569 process Effects 0.000 claims description 32
- 229910052738 indium Inorganic materials 0.000 claims description 23
- 238000001259 photo etching Methods 0.000 claims description 23
- CSCPPACGZOOCGX-UHFFFAOYSA-N Acetone Chemical compound CC(C)=O CSCPPACGZOOCGX-UHFFFAOYSA-N 0.000 claims description 18
- 230000004888 barrier function Effects 0.000 claims description 14
- 238000009736 wetting Methods 0.000 claims description 14
- 238000009616 inductively coupled plasma Methods 0.000 claims description 9
- 230000008595 infiltration Effects 0.000 claims description 7
- 238000001764 infiltration Methods 0.000 claims description 7
- 238000004544 sputter deposition Methods 0.000 claims description 7
- 150000002736 metal compounds Chemical group 0.000 claims description 6
- 229910052718 tin Inorganic materials 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 5
- 229910052737 gold Inorganic materials 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 4
- 238000005137 deposition process Methods 0.000 claims description 4
- 239000010408 film Substances 0.000 claims description 4
- 229910052782 aluminium Inorganic materials 0.000 claims description 3
- 229910052804 chromium Inorganic materials 0.000 claims description 3
- 229910052802 copper Inorganic materials 0.000 claims description 3
- 229910052759 nickel Inorganic materials 0.000 claims description 3
- 229910052763 palladium Inorganic materials 0.000 claims description 3
- 229910052697 platinum Inorganic materials 0.000 claims description 3
- 229910052709 silver Inorganic materials 0.000 claims description 3
- 229910052721 tungsten Inorganic materials 0.000 claims description 3
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 2
- 238000000427 thin-film deposition Methods 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 172
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 19
- 238000005516 engineering process Methods 0.000 description 9
- 239000010931 gold Substances 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 229910000846 In alloy Inorganic materials 0.000 description 3
- 229910052681 coesite Inorganic materials 0.000 description 3
- 229910052906 cristobalite Inorganic materials 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 229910052682 stishovite Inorganic materials 0.000 description 3
- 229910052905 tridymite Inorganic materials 0.000 description 3
- 229910007261 Si2N3 Inorganic materials 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000012790 adhesive layer Substances 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/48—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
- H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
- H01L2224/111—Manufacture and pre-treatment of the bump connector preform
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13005—Structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
- H01L2933/0008—Processes
- H01L2933/0033—Processes relating to semiconductor body packages
- H01L2933/0066—Processes relating to semiconductor body packages relating to arrangements for conducting electric current to or from the semiconductor body
Abstract
本发明涉及一种适用于微米级芯片低温共晶键合的微凸点结构，包括从下至上依次设置的半导体衬底、图形化芯片、UBM金属层、第一金属层、第二金属层、金属凸点；所述半导体衬底、图形化芯片、UBM金属层、第一金属层外侧还设有介质层；所述第二金属层的上表面截面呈倒梯形微结构，设置于所述第一金属层表面；所述金属凸点填充于所述截面呈倒梯形微结构内，并与所述第二金属层形成所述第二合金层。本发明有效改善微凸点质量，提高微凸点器件最大耐受温度和机械强度。
Description
技术领域
本发明涉及半导体封装领域，具体涉及一种适用于微米级芯片低温共晶键合的微凸点结构及制备方法。
背景技术
与传统的显示技术、液晶显示技术（LCD）和有机发光二极管显示技术（OLED）相比，Micro-LED显示具有对比度更高、响应速率更快、发光效率更好、功耗更低等潜在优势，有望成为一代显示技术。然而，各种新兴的显示应用，包括可穿戴设备、头戴式和大面积显示，都需要由高密度的微单元LED元件阵列组成。二维集成技术由于互连电阻高，电路过长，封装芯片尺寸过大以及集成度低等缺点不再适用于Micro-LED显示。三维互连键合技术可以很好的克服上述技术的缺点，实现微小尺寸LED芯片与COMS芯片互连。
微小尺寸LED芯片与CMOS芯片互连键合技术中，UBM金属层与半导体衬底和金属层之间起到很好的粘附和功函数匹配作用，保证键合的强度。此外，Au-In微凸点结构可以降低键合温度，随着金属铟和金属金形成富铟的Au-In合金可以提高最大耐受温度和机械强度，非常适用于COMS芯片的低温工作要求。所以，对于微小尺寸LED芯片与CMOS芯片互连键合技术中，具有UBM金属层的Au-In微凸点结构具有极大应用价值。
发明内容
有鉴于此，本发明的目的在于提供一种用于微米级芯片低温共晶键合的微凸点结构及制备方法，有效改善微凸点质量，提高微凸点器件最大耐受温度和机械强度。
为实现上述目的，本发明采用如下技术方案：
一种适用于微米级芯片低温共晶键合的微凸点结构，包括从下至上依次设置的半导体衬底、图形化芯片、UBM金属层、第一金属层、第二金属层、金属凸点；所述半导体衬底、图形化芯片、UBM金属层、第一金属层外侧还设有介质层；所述第二金属层的上表面截面呈倒梯形微结构，设置于所述第一金属层表面；所述金属凸点填充于所述截面呈倒梯形微结构内，并与所述第二金属层形成所述第二合金层。
进一步的，所述UBM金属层包括粘附层、阻挡层和浸润层，从下到上依次设置于所述图形化芯片上面，且UBM金属层截面宽度与所述图形化芯片截面宽度相等，用于连接图形化芯片和设置于UBM金属层表面的第一金属层。
进一步的，所述图形化芯片、UBM金属层、第一金属层、第二金属层和金属凸点的中心位置一一对齐。
进一步的，所述介质层的截面开口宽度w1为所述UBM金属层截面宽度w的2/3~5/6。
进一步的，所述粘附层为金属Ni、Cr、Al、Cu、W或其组合，厚度为50~300nm；所述阻挡层为金属Pd、Pt或其组合，厚度为50~300nm；所述浸润层为金属Au、Ag或其组合，厚度为50~300nm。
进一步的，所述第一金属层为金属In、Sn或其组合，厚度为0.5~2μm，第二金属层为金属Au，厚度为0.5~3μm。
进一步的，所述第二金属层的上表面倒梯形微结构的高度h1为第二金属层厚度h的1/6~3/7，底边长d1为第二金属层截面宽度d的7/10~8/10，顶边开口尺寸d2为第二金属层截面宽度d的8/10~9/10。
进一步的，所述金属凸点为金属In、Sn或其组合，形状为半球形，高度为2~5μm。
一种适用于微米级芯片低温共晶键合的微凸点结构的制备方法，包括以下步骤：
步骤（1）：取一个具有图形化芯片的半导体衬底，在表面设置第一光刻掩膜层，通过光刻工艺将图形化芯片暴露出来；
步骤（2）：通过薄膜沉积工艺，在图形化芯片表面上依次溅射粘附层、阻挡层和浸润层；
步骤（3）：用丙酮溶液剥离第一光刻掩膜层，形成UBM金属层；
步骤（4）：通过LPCVP、PECVD、ALD工艺在表面沉积一层厚度均匀的介质层，然后利用光刻和ICP工艺，在图形化UBM金属层上方刻蚀出一个开口，以暴露出浸润层；
步骤（5）：通过光刻工艺设置第二光刻掩膜层，将开口位置暴露出来，然后通过金属薄膜沉积工艺在浸润层表面依次溅射第一金属层和第二金属层；
步骤（6）：用丙酮溶液剥离第二光刻掩膜层；
步骤（7）：通过光刻工艺在表面设置第三光刻掩膜层，将第二金属层部分暴露出来，然后利用ICP工艺，在第二金属层的上表面刻蚀出截面呈倒梯形微结构；
步骤（8）：通过金属薄膜沉积工艺，在截面呈倒梯形微结构的第二金属层表面沉积一层金属；
步骤（9）：用丙酮溶液剥离第三光刻掩膜层，形成金属凸点；
步骤（10）：利用金属凸点回流工艺，将凸点回流成球形金属凸点，且在回流过程中，所述第一金属层和所述第二金属层之间形成第一合金层，所述第二金属层和所述金属凸点之间形成第二合金层。
进一步的，所述第一合金层质为所述第一金属层和所述第二金属层形成的金属化合物，厚度为200~600nm；所述第二合金层为所述第二金属层和所述金属凸点形成的金属化合物，截面呈倒梯形微结构，厚度为300~800nm。
本发明与现有技术相比具有以下有益效果：
1、本发明可以避免铟球体积异常，铟球桥接现象和铟球偏离中心位置的问题；
2、本发明第二金属层和铟球在键合过程中，铟原子扩散到设置有微结构的第二金属层中，形成富铟的Au-In合金层，可以有效提高最大耐受温度和机械强度；
3、本发明具有更高的稳定性，更广泛的用途。
附图说明
图1是本发明器件的横截面结构图；
图2-图8是本发明适用于微米级芯片低温共晶键合的微凸点结构形成的制备示意图；
图中：100、一种适用于微米级芯片低温共晶键合的微凸点结构；101、含图形化芯片的半导体衬底；102、图形化芯片；103、介质层；104、UBM金属层；104a、粘附层；104b、阻挡层；104c、浸润层；105、第一金属层；106、第一合金层；107、设置有截面呈倒梯形微结构的第二金属层；108、第二合金层；109、铟球。
具体实施方式
下面结合附图及实施例对本发明做进一步说明。
请参照图1，本发明提供一种适用于微米级芯片低温共晶键合的微凸点器件，包括半导体衬底101、图形化芯片102、介质层103、UBM金属层104、第一金属层105、第二金属层107、金属凸点109，以及第一金属层105和第二金属层107之间形成的第一合金层106、第二金属层107和金属凸点109之间形成的第二合金层108；
优选的，在本实施例中，UBM金属层104包括粘附层104a、阻挡层104b和浸润层104c，从下到上依次设置于所述图形化芯片102上面，且所述UBM金属层104截面宽度与所述图形化芯片102截面宽度相等，用于连接所述图形化芯片102和设置于UBM金属层104表面的所述第一金属层105；所述第二金属层107的上表面截面呈倒梯形微结构，设置于所述第一金属层105表面；所述金属凸点109填充于所述截面呈倒梯形微结构内，并与所述第二金属层107形成所述第二合金层108，提高所述第二金属层107和所述金属凸点109的紧密相连性。
优选的，第一金属层105、第一合金层106、设置有微结构的第二金属层107和第二合金层108的截面宽度均和开口的截面宽度相同；图形化芯片102、UBM金属层104、第一金属层105、第二金属层107和金属凸点109的中心位置一一对齐；
优选的，介质层103设置于相邻芯片的半导体衬底101和所述UBM金属层104的表面；且设置于所述UBM金属层104表面的介质层103的截面开口宽度w1为所述UBM金属层104截面宽度w的2/3~5/6，将UBM金属层104表面部分暴露；所述介质层为SiO2、Si2N3或SiO2和Si2N3的混合材质，厚度为300~800nm；
优选的，粘附层104a为金属Ni、Cr、Al、Cu、W或其组合，厚度为50~300nm；所述阻挡层104b为金属Pd、Pt或其组合，厚度为50~300nm；所述浸润层104c为金属Au、Ag或其组合，厚度为50~300nm。
优选的，第一金属层105为金属In、Sn或其组合，厚度为0.5~2μm；第二金属层107为金属Au，厚度为0.5~3μm；第二金属层107的上表面截面呈倒梯形微结构，所述倒梯形微结构的高度h1为第二金属层107厚度h的1/6~3/7，底边长d1为第二金属层107截面宽度d的7/10~8/10，顶边开口尺寸d2为第二金属层107截面宽度d的8/10~9/10。
优选的，金属凸点109为金属In、Sn或其组合，金属凸点109形状为半球形，高度为2~5μm。
优选的，第一合金层106为所述第一金属层105和所述第二金属层107形成的金属化合物，厚度为200~600nm；所述第二合金层108为所述第二金属层107和所述金属凸点109形成的金属化合物，截面呈倒梯形微结构，厚度为300~800nm。
在本实施例中，参考图2-7，本实施例还提供一种适用于微米级芯片低温共晶键合的微凸点结构的制备方法，包括以下步骤：
S101：如图2所示，准备4英寸、<100>晶向、725±25μm厚度且设置有图形化芯片102的硅晶抛光片，采用标准清法清洗烘干后作为含图形化芯片102的半导体衬底101，然后在表面设设置第一光刻掩膜层111，通过光刻工艺将图形化芯片102暴露出来。
S102：如图3所示，在暴露出来的图形化芯片102表面利用溅射工艺依次溅射粘附层104a、阻挡层104b和浸润层104c作为UBM金属层104。
S103：如图4所示，用丙酮溶液除去第一光刻掩膜层111，接着通过LPCVD工艺在表面沉积一层厚度均匀的介质层103，再用ICP工艺，在图形化芯片102和UBM金属层104上方刻蚀出一个开口，以暴露出部分浸润层104c。其中，介质层103开口的宽度w1为UBM金属层宽度w的2/3~5/6。
S104：如图5所示，在表面设置第二光刻掩膜层112，通过光刻工艺将介质层103开口位置暴露出来，然后通过溅射工艺在浸润层表面依次溅射第一金属层105和第二金属层107。
S105：用丙酮溶液剥离第二光刻掩膜层112，在表面设置第三光刻掩膜层113，通过光刻工艺将第二金属层107部分暴露出来，然后利用ICP工艺，在第二金属层107表面刻蚀出截面呈倒梯形的微结构。特别地，其倒梯形截面的高度h1为第二金属层厚度h的1/6~3/7；倒梯形截面底边长d1约为第二金属层107截面宽度d的7/10~8/10；倒梯形截面顶边开口尺寸d2约为第二金属层107截面宽度d的8/10~9/10，得到如图6所示结构图。
S106：如图7所示，利用溅射工艺，在设置有微结构的第二金属层107表面生长一层厚度为1.5~4.5μm的铟柱110，然后用丙酮溶液剥离第三光刻掩膜层113。
最终使用回流工艺将铟柱110回流成球，在回流过程中，第一金属层105和设置有微结构的第二金属层107之间形成第一合金层106，设置有微结构的第二金属层107和铟球109之间形成第二合金层108，得到如图8所示结构图。
在本发明中设置有有微结构的第二金属层107具有很好的浸润作用，在回流过程中可以避免铟球体积异常，铟球桥接和铟球偏离中心位置的问题。此外，第一金属层105和设置有微结构的第二金属层176在回流过程中形成的第一合金层106、置有微结构的第二金属层107和铟球109在回流过程中形成的第二合金层108，可以有效避免微凸点结构脱落。
在本实施例中，设置有微结构的第二金属层107和铟球109在键合过程中，铟原子扩散到金层中，形成富铟的Au-In合金层，提高最大耐受温度和机械强度。
以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明的涵盖范围。
Claims (10)
1.一种适用于微米级芯片低温共晶键合的微凸点结构，其特征在于，包括从下至上依次设置的半导体衬底、图形化芯片、UBM金属层、第一金属层、第二金属层、金属凸点；所述半导体衬底、图形化芯片、UBM金属层、第一金属层外侧还设有介质层；所述第二金属层的上表面截面呈倒梯形微结构，设置于所述第一金属层表面；所述金属凸点填充于所述截面呈倒梯形微结构内，并与所述第二金属层形成所述第二合金层。
2.根据权利要求1所述的适用于微米级芯片低温共晶键合的微凸点结构，其特征在于，所述UBM金属层包括粘附层、阻挡层和浸润层，从下到上依次设置于所述图形化芯片上面，且UBM金属层截面宽度与所述图形化芯片截面宽度相等，用于连接图形化芯片和设置于UBM金属层表面的第一金属层。
3.根据权利要求1所述的适用于微米级芯片低温共晶键合的微凸点结构，其特征在于，所述图形化芯片、UBM金属层、第一金属层、第二金属层和金属凸点的中心位置一一对齐。
4.根据权利要求1所述的适用于微米级芯片低温共晶键合的微凸点结构，其特征在于，所述介质层的截面开口宽度w1为所述UBM金属层截面宽度w的2/3~5/6。
5.根据权利要求2所述的适用于微米级芯片低温共晶键合的微凸点结构，其特征在于，所述粘附层为金属Ni、Cr、Al、Cu、W或其组合，厚度为50~300nm；所述阻挡层为金属Pd、Pt或其组合，厚度为50~300nm；所述浸润层为金属Au、Ag或其组合，厚度为50~300nm。
6.根据权利要求1所述的适用于微米级芯片低温共晶键合的微凸点结构，其特征在于，所述第一金属层为金属In、Sn或其组合，厚度为0.5~2μm，第二金属层为金属Au，厚度为0.5~3μm。
7.根据权利要求1所述的适用于微米级芯片低温共晶键合的微凸点结构，其特征在于，所述第二金属层的上表面倒梯形微结构的高度h1为第二金属层厚度h的1/6~3/7，底边长d1为第二金属层截面宽度d的7/10~8/10，顶边开口尺寸d2为第二金属层截面宽度d的8/10~9/10。
8.根据权利要求1所述的适用于微米级芯片低温共晶键合的微凸点结构，其特征在于，所述金属凸点为金属In、Sn或其组合，形状为半球形，高度为2~5μm。
9.一种适用于微米级芯片低温共晶键合的微凸点结构的制备方法，其特征在于，包括以下步骤：
步骤（1）：取一个具有图形化芯片的半导体衬底，在表面设置第一光刻掩膜层，通过光刻工艺将图形化芯片暴露出来；
步骤（2）：通过薄膜沉积工艺，在图形化芯片表面上依次溅射粘附层、阻挡层和浸润层；
步骤（3）：用丙酮溶液剥离第一光刻掩膜层，形成UBM金属层；
步骤（4）：通过LPCVP、PECVD、ALD工艺在表面沉积一层厚度均匀的介质层，然后利用光刻和ICP工艺，在图形化UBM金属层上方刻蚀出一个开口，以暴露出浸润层；
步骤（5）：通过光刻工艺设置第二光刻掩膜层，将开口位置暴露出来，然后通过金属薄膜沉积工艺在浸润层表面依次溅射第一金属层和第二金属层；
步骤（6）：用丙酮溶液剥离第二光刻掩膜层；
步骤（7）：通过光刻工艺在表面设置第三光刻掩膜层，将第二金属层部分暴露出来，然后利用ICP工艺，在第二金属层的上表面刻蚀出截面呈倒梯形微结构；
步骤（8）：通过金属薄膜沉积工艺，在截面呈倒梯形微结构的第二金属层表面沉积一层金属；
步骤（9）：用丙酮溶液剥离第三光刻掩膜层，形成金属凸点；
步骤（10）：利用金属凸点回流工艺，将凸点回流成球形金属凸点，且在回流过程中，所述第一金属层和所述第二金属层之间形成第一合金层，所述第二金属层和所述金属凸点之间形成第二合金层。
10.根据权利要求9所述的一种适用于微米级芯片低温共晶键合的微凸点结构，其特征在于，所述第一合金层质为所述第一金属层和所述第二金属层形成的金属化合物，厚度为200~600nm；所述第二合金层为所述第二金属层和所述金属凸点形成的金属化合物，截面呈倒梯形微结构，厚度为300~800nm。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202111203096.8A CN113937205B (zh) | 2021-10-15 | 2021-10-15 | 适用于微米级芯片低温共晶键合的微凸点结构及制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202111203096.8A CN113937205B (zh) | 2021-10-15 | 2021-10-15 | 适用于微米级芯片低温共晶键合的微凸点结构及制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113937205A true CN113937205A (zh) | 2022-01-14 |
| CN113937205B CN113937205B (zh) | 2023-12-29 |
Family
ID=79279843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202111203096.8A Active CN113937205B (zh) | 2021-10-15 | 2021-10-15 | 适用于微米级芯片低温共晶键合的微凸点结构及制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113937205B (zh) |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20050038500A (ko) * | 2003-10-22 | 2005-04-27 | 삼성전자주식회사 | 3차원 범프 하부 금속층을 갖는 플립 칩 본딩용 반도체칩과 그 실장 구조 |
| CN101645407A (zh) * | 2008-08-04 | 2010-02-10 | 中芯国际集成电路制造(上海)有限公司 | 凸点下金属层、晶圆级芯片尺寸封装结构及形成方法 |
| US20110241202A1 (en) * | 2010-03-30 | 2011-10-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Dummy Metal Design for Packaging Structures |
| US20130147034A1 (en) * | 2011-12-07 | 2013-06-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Bump structure design for stress reduction |
| CN105826421A (zh) * | 2016-05-12 | 2016-08-03 | 昆明物理研究所 | 一种铟凸点器件结构及其制备方法 |
| CN106356352A (zh) * | 2016-10-27 | 2017-01-25 | 江苏科技大学 | 一种凸点下金属化层构件及制备方法 |
| KR20200061597A (ko) * | 2018-11-26 | 2020-06-03 | 엘비세미콘 주식회사 | 반도체 패키지의 제조방법 |
-
2021
- 2021-10-15 CN CN202111203096.8A patent/CN113937205B/zh active Active
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20050038500A (ko) * | 2003-10-22 | 2005-04-27 | 삼성전자주식회사 | 3차원 범프 하부 금속층을 갖는 플립 칩 본딩용 반도체칩과 그 실장 구조 |
| CN101645407A (zh) * | 2008-08-04 | 2010-02-10 | 中芯国际集成电路制造(上海)有限公司 | 凸点下金属层、晶圆级芯片尺寸封装结构及形成方法 |
| US20110241202A1 (en) * | 2010-03-30 | 2011-10-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Dummy Metal Design for Packaging Structures |
| US20130147034A1 (en) * | 2011-12-07 | 2013-06-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Bump structure design for stress reduction |
| CN105826421A (zh) * | 2016-05-12 | 2016-08-03 | 昆明物理研究所 | 一种铟凸点器件结构及其制备方法 |
| CN106356352A (zh) * | 2016-10-27 | 2017-01-25 | 江苏科技大学 | 一种凸点下金属化层构件及制备方法 |
| KR20200061597A (ko) * | 2018-11-26 | 2020-06-03 | 엘비세미콘 주식회사 | 반도체 패키지의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN113937205B (zh) | 2023-12-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10510721B2 (en) | Molded chip combination | |
| TWI497676B (zh) | 在環繞晶粒周圍之晶粒延伸區域形成貫穿導通孔的半導體裝置與方法 | |
| TWI581345B (zh) | 半導體裝置以及形成引線上接合互連用於鑲嵌半導體晶粒在扇出晶圓級晶片規模封裝中之方法 | |
| TWI567866B (zh) | 半導體元件以及使用提供結構支撐之封膠劑來形成具有直通矽晶穿孔的互連結構之方法 | |
| US7687318B2 (en) | Extended redistribution layers bumped wafer | |
| KR100772920B1 (ko) | 솔더 범프가 형성된 반도체 칩 및 제조 방법 | |
| CN108878296B (zh) | 一种三维微凸点的制备方法 | |
| US8916971B2 (en) | Multi-direction design for bump pad structures | |
| KR20090031293A (ko) | 반도체 패키지의 내부 코어를 갖는 솔더 범프 | |
| KR100744126B1 (ko) | 메탈을 용융시켜서 재배선하는 웨이퍼 레벨 패키지 제조방법 | |
| CN105280599A (zh) | 用于半导体器件的接触焊盘 | |
| TW200820375A (en) | Solder pillar bumping and a method of making the same | |
| TW201347053A (zh) | 用於應用處理器和記憶體整合的薄的三維扇出嵌入式晶圓級封裝 | |
| KR20050039230A (ko) | 초박형 플립칩 패키지의 제조방법 | |
| KR20160066832A (ko) | 센서 패키지 및 그 제조 방법 | |
| US9159685B2 (en) | Conductive structure and method for forming the same | |
| TWI797904B (zh) | 形成半導體封裝件的方法及半導體封裝件 | |
| KR100790527B1 (ko) | 웨이퍼레벨 패키지 및 그 제조 방법 | |
| CN113937205B (zh) | 适用于微米级芯片低温共晶键合的微凸点结构及制备方法 | |
| TWI469288B (zh) | 凸塊化晶片結構及其應用之半導體覆晶裝置 | |
| KR20180009274A (ko) | 반도체 패키지 및 그 제조방법 | |
| CN105742193A (zh) | 晶圆与晶圆接合的工艺及结构 | |
| US20040266066A1 (en) | Bump structure of a semiconductor wafer and manufacturing method thereof | |
| KR100693207B1 (ko) | 플립 칩 기법을 이용한 이미지 센서 패키지 및 그 제조 방법 | |
| TWI809366B (zh) | 微機電系統及其製作方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |