KR20050039230A - 초박형 플립칩 패키지의 제조방법 - Google Patents

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Abstract

초박형의 플립칩 패키지의 제조방법을 제공한다. 본 발명은 반도체 칩의 금속 패드 상에 하부 배리어 금속막을 형성하고, 상기 하부 배리어 금속막 상에, 기둥부와 상기 기둥부의 상부 부분은 버섯부로 구성된 3차원 구조의 솔더 범프를 형성한다. 상기 3차원 구조의 솔더 범프를 포함하는 반도체 칩을 뒤집어서 인쇄회로기판 상의 솔더층과 접합하여 플립칩 패키지를 완성한다. 본 발명은 3차원 구조의 솔더 범프를 채용하여 솔더 범프의 높이를 낮출 수 있어 초박형과 구조적인 신뢰성이 향상된 플립칩 패키지를 구현할 수 있다.

Description

초박형 플립칩 패키지의 제조방법{Fabricating method of a ultra thin flip-chip package}
본 발명은 반도체 패키지의 제조방법에 관한 것으로, 보다 상세하게는 초박형 플립칩 패키지의 제조방법에 관한 것이다.
반도체 칩을 인쇄 회로 기판에 장착하기 위한 방법은 플립칩 패키지 방법을 이용한다. 상기 플립칩 패키지 방법은 솔더 범프를 사용하여 반도체 칩의 금속 패드와 인쇄 회로 기판을 직접 접합시키는 방법으로 작은 면적을 차지하면서 반도체 칩의 동작 속도를 빠르게 할 수 있는 장점이 있다.
도 1 내지 도 8은 종래 기술에 의한 플립칩 패키지의 제조방법은 설명하기 위하여 도시한 단면도들이다.
도 1을 참조하면, 반도체 기판(11) 상에 형성된 금속 패드(13)와, 상기 금속 패드(13)를 일부 노출시키는 보호막 패턴(15)을 포함하는 반도체 칩(17)을 준비한다. 상기 보호막 패턴(15) 상에도 상기 금속 패드(13)의 상부면을 노출시키는 폴리이미드막 패턴(19)을 형성한다. 상기 폴리이미드막 패턴(19)은 반도체 칩(17)의 표면을 보호하기 위하여 형성한다.
상기 폴리이미드막 패턴(19, polyimide film pattern)이 형성된 반도체 칩(17)의 전면에 제1 하부 배리어 금속막(21, first under barrier metal film)을 형성한다. 이에 따라, 상기 금속 패드(13) 상에 제1 하부 배리어 금속막(21)이 형성된다. 상기 제1 하부 배리어 금속막(21)은 티타늄막(Ti)과 니켈막(Ni)이 순차적으로 적층된 막으로 형성한다.
도 2 및 도 3을 참조하면, 상기 제1 하부 배리어 금속막(21) 상에 포토레지스트막을 형성한 후 패터닝하여 상기 금속 패드(13)의 상부 부분을 노출시키는 리세스(22)를 갖는 포토레지스트 패턴(23)을 형성한다. 상기 포토레지스트 패턴(23)에 의하여 금속 패드(13) 상부의 제1 하부 배리어 금속막(21)이 노출된다.
다음에, 도 3에 도시한 바와 같이 포토레지스트 패턴(23)에 의하여 노출된 금속 패드(13) 상부의 제1 하부 배리어 금속막(21) 상에 제2 하부 배리어 금속막(25)을 형성한다.상기 제2 하부 배리어 금속막(25)은 상기 포토레지스트 패턴(23)을 도금 방지막을 이용하여 전기도금방법으로 형성한다. 상기 제2 하부 배리어 금속막(25)은 니켈막으로 형성한다.
도 4를 참조하면, 상기 제2 하부 배리어 금속막(25) 상에 상기 포토레지스트 패턴(23)에 의하여 형성된 리세스(22)를 매립하도록 솔더 범프(27)를 형성한다. 상기 솔더 범프(27)는 상기 포토레지스트 패턴(23)을 도금 방지막을 이용하여 전기도금 방법으로 형성한다. 상기 솔더 범프(27)는 납과 주석의 합금막으로 형성한다.
도 5 및 도 6을 참조하면, 상기 제2 하부 배리어 금속막(25) 및 솔더 범프(27)를 형성할 때 도금 방지막으로 이용한 포토레지스트 패턴(23)을 제거한다. 이어서, 도 6에 도시한 바와 같이 상기 솔더 범프(27)를 마스크로 하여 상기 제1 하부 배리어 금속막(21)을 식각한다. 이에 따라, 제1 하부 배리어 금속막(21)은 제2 하부 배리어 금속막(25)의 하부에만 형성된다.
도 7 및 도 8을 참조하면, 상기 솔더 범프(27)의 덮도록 수용성 플럭스(29)를 코팅한다. 이어서, 상기 수용성 플럭스(29)를 이용하여 상기 솔더 범프(27)를 열 공정(thermal process)으로 리플로우(reflow)하여 원형 형태로 제조한다. 다음에, 도면에 도시하지 않았지만 상기 솔더 범프(27)가 형성된 반도체 칩(17)을 뒤집어서 인쇄 회로 기판(미도시)에 직접 접합함으로써 플립칩 패키지 제조 방법을 완료한다.
도 1 내지 도 8에 도시한 종래의 플립칩 패키지의 제조 방법은 다음과 같은 문제점이 있다.
첫째로, 종래의 플립칩 패키지의 제조 방법은 상기 솔더 범프(27)의 높이를 100㎛로 해야 패키징이 가능하기 때문에 초박형의 플립칩 패키지를 구현하기가 어렵다. 더하여, 상기 솔더 범프의 높이를 100㎛로 할 경우에는 상기 도금 방지막으로 이용되는 포토레지스트 패턴의 높이를 70㎛ 이상으로 높게 하여야 하기 때문에 제조 원가가 높은 단점이 있다.
둘째로, 종래의 플립칩 패키지의 제조방법은 반도체 칩의 집적도 증가에 따라 금속 패드의 크기가 작아지고 솔더 범프의 높이가 낮아지므로 구조적으로 플립칩 패키지의 신뢰성이 떨어진다.
세째로, 종래의 플립칩 패키지의 제조방법은 솔더 범프와 인쇄 회로 기판을 접합한 후에, 솔더층 내부에 발생한 접합 크랙(Joint crack)이 다양한 방향으로 퍼져 구조적인 신뢰성이 떨어진다.
넷째로, 종래의 플립칩 패키지의 제조방법은 도 1 내지 도 8에 도시한 바와 같이 많은 복잡한 공정을 해야 하고, 특히 솔더 범프의 리플로우 공정을 해야 하기 때문에 플립칩 패키지가 열적 스트레스를 받는다는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 상술한 문제점들을 해결하여 단순한 공정으로 제조 원가도 절감하면서도, 구조적으로 신뢰성이 높고 초박형의 플립칩 패키지의 제조방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 플립칩 패키지의 제조방법은 반도체 기판 상에 형성된 금속 패드와, 상기 금속 패드를 노출시키는 보호막 패턴을 포함하는 반도체 칩을 준비하는 것을 포함한다. 상기 보호막 패턴 상에 완충막 패턴을 형성한 후, 상기 금속 패드와 상기 완충막 패턴 상에 제1 하부 배리어 금속막을 형성한다. 상기 금속 패드 상부의 상기 제1 하부 배리어 금속막 상에 제2 하부 배리어 금속막을 형성한다. 상기 제2 하부 배리어 금속막 상에, 기둥부와 상기 기둥부의 상부 부분은 버섯부로 구성된 3차원 구조의 솔더 범프를 형성한다. 상기 완충막 패턴 상의 제1 하부 배리어 금속막을 식각한다. 상기 3차원 구조의 솔더 범프를 포함하는 반도체 칩을 뒤집어서 인쇄회로기판 상의 솔더층과 접합하여 플립칩 패키지를 완성한다.
이상과 같은 본 발명의 플립칩 패키지 제조방법은 3차원 구조의 솔더 범프를 채용하여 솔더 범프의 높이를 낮출 수 있어 초박형과 구조적인 신뢰성이 향상된 플립칩 패키지를 구현할 수 있다.
이하, 첨부도면을 참조하여 본 발명의 실시예를 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다.
도 9 내지 도 17은 본 발명에 의한 초박형 플립칩 패키지의 제조방법을 설명하기 위하여 도시한 단면도들이고, 도 18은 본 발명의 초박형 플립칩 패키지의 제조시 만들어지는 솔더 범프의 평면도이다.
도 9를 참조하면, 반도체 기판(101) 상에 형성된 금속 패드(103)와, 상기 금속 패드(103)를 노출시키는 보호막 패턴(105)을 포함하는 반도체 칩(107)을 준비한다. 상기 금속 패드(103)는 외부에서 전지적 신호를 인가하는 반도체 칩(107)의 전기적 연결 통로이다. 상기 금속 패드(103)는 알루미늄막(Al) 또는 구리막(Cu)으로 형성된다. 상기 보호막 패턴(105)은 상기 반도체 기판(101)을 외부의 불순물 또는 물리적 스트레스로부터 보호하기 위해 형성하는 물질막으로, 실리콘 질화막으로 형성된다.
상기 보호막 패턴(105) 상에 완충막 패턴(109)을 형성한다. 상기 완충막 패턴(109)은 상기 반도체 칩(107)과 인쇄 회로 기판의 부착 공정에서 상기 반도체 칩(107)에 가해지는 물리적 스트레스를 최소화하기 위한 물질막이다. 상기 완충막 패턴(109)은 폴리이미드막을 이용하여 형성한다.
도 10을 참조하면, 상기 완충막 패턴(109) 및 금속 패드(103)가 형성된 반도체 칩(107)의 전면에 제1 하부 배리어 금속막(111, first under barrier metal film)을 형성한다. 이에 따라, 상기 금속 패드(103) 상에 제1 하부 배리어 금속막(111)이 형성된다. 상기 제1 하부 배리어 금속막(111)은 상기 금속 패드의 전기적인 도통 면적을 넓혀주기 위하여 형성한다. 상기 제1 하부 배리어 금속막(111)은 스퍼터링 방법으로 형성한다. 상기 제1 하부 배리어 금속막(111)은 티타늄막과 니켈막이 순차적으로 적층된 막으로 형성한다.
이어서, 상기 제1 하부 배리어 금속막(111) 상에 포토레지스트막을 형성한 후, 상기 금속 패드(103)의 상부 부분을 노출시키는 리세스(112)를 갖는 제1 포토레지스트 패턴(113)을 형성한다. 상기 제1 포토레지스트 패턴(113)에 의하여 금속 패드(103) 상부의 제1 하부 배리어 금속막(111)이 노출된다.
도 11 및 도 12를 참조하면, 상기 제1 포토레지스트 패턴(113)에 의하여 노출된 금속 패드(103) 상부의 제1 하부 배리어 금속막(111) 상에 제2 하부 배리어 금속막(115)을 형성한다. 즉, 상기 제2 하부 배리어 금속막(115)은 상기 리세스(112) 내의 제1 하부 배리어 금속막(111) 상에 형성된다. 상기 제2 하부 배리어 금속막(115)은 상기 제1 하부 배리어 금속막(111)이 확산하는 것을 방지하는 역할을 수행한다. 상기 제2 하부 배리어 금속막(115)은 상기 포토레지스트 패턴(113)을 도금 방지막으로 하여 전기도금 방법으로 형성한다. 상기 제2 하부 배리어 금속막(115)은 금막(Au)으로 형성한다.
다음에, 도 12에 도시한 바와 같이 상기 제2 하부 배리어 금속막(115)을 형성할 때 도금 방지막으로 이용한 제1 포토레지스트 패턴(113)을 제거한다.
도 13을 참조하면, 상기 제2 하부 배리어 금속막(115) 및 제1 하부 배리어 금속막(111) 상에 제2 포토레지스트 패턴(117)을 형성한다. 특히, 상기 제2 하부 배리어 금속막(115) 상에 형성되는 제2 포토레지스트 패턴(117)은 복수개의 기둥들(117)과, 그 사이에 복수개의 홀(118)이 형성된다.
도 14를 참조하면, 상기 제2 하부 배리어 금속막(115) 상에서 상기 제2 포토레지스트 패턴(117) 내에 형성된 복수개의 홀(118)을 매립하도록 형성하여 상단 부분은 버섯부(119b)로 구성된 복수개의 기둥들(119a)을 갖는 솔더 범프(119)를 형성한다. 상기 솔더 범프의 버섯부(119b)들은 서로 붙어있는 구조로 형성되어 후에 인쇄 회로 기판과 솔더링할 때 솔더링 부피를 충분히 확보할 수 있다. 상기 솔더 범프(119)는 상기 제2 포토레지스트 패턴(117)을 도금 방지막으로 하여 전기도금방법으로 형성한다. 상기 솔더 범프(119)는 납과 주석의 합금막으로 형성한다.
도 15 및 도 18를 참조하면, 상기 솔더 범프(119)를 형성할 때 도금 방지막으로 이용한 제2 포토레지스트 패턴(117)을 제거한다. 이렇게 되면, 상기 제2 하부 배리어 금속막(115) 상에 상단부가 버섯부(119b)로 형성된 기둥들(119a)을 갖는 3차원 구조의 솔더 범프가 완성된다.
이렇게 3차원 구조의 솔더 범프는 종래의 솔더 범프와 비교하여 높이를 낮게 하여도 후속 플립칩 접합 공정을 용이하게 수행할 수 있기 때문에 초박형 플립칩 패키지를 구현하면서도 제조 원가를 낮출 수 있다.
상기 3차원 구조의 솔더 범프는 도 18의 평면도에 도시한 바와 같이 4개 방향으로 붙어있는 구조로 형성된다. 이에 따라, 본 발명의 3차원 구조의 솔더 범프는 일정량의 솔더 부피를 확보할 수 있어 더더욱 초박형 플립칩 패키지를 구현할 수 있다.
다음에, 상기 제2 하부 배리어 금속막(115) 및 솔더 범프(119)를 마스크로 하여 상기 제1 하부 배리어 금속막(111)을 식각한다. 이에 따라, 제1 하부 배리어 금속막(111)은 상기 제2 하부 배리어 금속막(115)의 하부에만 형성된다.
도 16 및 도 17을 참조하면, 상단부가 버섯부(119b)로 구성된 기둥들(119a)을 갖는 솔더 범프(119)를 포함하는 반도체 칩(107)을 뒤집어서 솔더링 공정을 통해 인쇄 회로 기판(201)의 솔더층(203)과 접합함으로써 플립칩 패키지를 완성한다. 본 발명의 플립칩 패키지는 솔더링 후에 솔더층 내에 발생하는 접합 크랙이 상기 솔더 범프(119)의 기둥으로 인해 가로 방향(솔더 범프의 기둥과 수직한 방향)으로 퍼지는 것이 방지되고, 상기 솔더 범프의 버섯부로 인해 세로 방향(솔더 범프의 기둥과 평행한 방향)으로 퍼지는 것을 방지할 수 있다.
상술한 바와 같이 본 발명은 3차원 구조의 솔더 범프를 채용하여 솔더 범프의 높이를 낮출 수 있어 초박형과 구조적인 신뢰성이 향상된 플립칩 패키지를 구현할 수 있다.
본 발명은 상단부가 버섯부로 이루어진 기둥들로 구성된 솔더 범프를 채용하여 접합 크랙이 솔더층 내에서 가로 및 세로 방향으로 퍼지는 것을 방지할 수 있다.
본 발명은 종래 기술과 비교하여 단순한 공정으로 플립칩 패키지를 구현할 수 있고, 솔더 범프의 리플로우 공정을 생략할 수 있어 열적 스트레스를 갖지 않는 플립칩 패키지를 얻을 수 있다.
도 1 내지 도 8은 종래 기술에 의한 플립칩 패키지의 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 9 내지 도 17은 본 발명에 의한 초박형 플립칩 패키지의 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 18은 본 발명에 의한 초박형 플립칩 패키지의 제조시 만들어지는 솔더 범프의 평면도이다.

Claims (10)

  1. 반도체 기판 상에 형성된 금속 패드와, 상기 금속 패드를 노출시키는 보호막 패턴을 포함하는 반도체 칩을 준비하는 단계;
    상기 보호막 패턴 상에 완충막 패턴을 형성하는 단계;
    상기 금속 패드와 상기 완충막 패턴 상에 제1 하부 배리어 금속막을 형성하는 단계;
    상기 금속 패드 상부의 상기 제1 하부 배리어 금속막 상에 제2 하부 배리어 금속막을 형성하는 단계;
    상기 제2 하부 배리어 금속막 상에, 기둥부와 상기 기둥부의 상부 부분은 버섯부로 구성된 3차원 구조의 솔더 범프를 형성하는 단계;
    상기 완충막 패턴 상의 제1 하부 배리어 금속막을 식각하는 단계; 및
    상기 3차원 구조의 솔더 범프를 포함하는 반도체 칩을 뒤집어서 인쇄회로기판 상의 솔더층과 접합하여 플립칩 패키지를 완성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 플립칩 패키지의 제조방법.
  2. 제1항에 있어서, 상기 완충막 패턴은 폴리이미드막으로 형성하는 것을 특징으로 하는 플립칩 패키지의 제조방법.
  3. 제1항에 있어서, 상기 제1 하부 배리어 금속막은 티타늄막과 니켈막이 순차적으로 적층된 막으로 형성하는 것을 특징으로 하는 플립칩 패키지의 제조방법.
  4. 제3항에 있어서, 상기 제1 하부 배리어 금속막은 스퍼터링 방법으로 형성하는 것을 특징으로 하는 플립칩 패키지의 제조방법.
  5. 제1항에 있어서, 상기 제2 하부 배리어 금속막을 형성하는 단계는,
    상기 제1 하부 배리어 금속막 상에 상기 금속 패드의 상부 부분을 노출시키는 리세스를 갖는 제1 포토레지스트 패턴을 형성하는 단계와, 상기 제1 포토레지스트 패턴에 의하여 노출된 금속 패드 상부의 제1 하부 배리어 금속막 상에 제2 하부 배리어 금속막을 형성하는 단계와, 상기 제1 포토레지스트 패턴을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 플립칩 패키지의 제조방법.
  6. 제1항에 있어서, 상기 제2 하부 배리어 금속막은 니켈막으로 형성하는 것을 특징으로 하는 플립칩 패키지의 제조방법.
  7. 제5항에 있어서, 상기 제2 하부 배리어 금속막은 상기 제1 포토레지스트 패턴을 도금방지막으로 하여 전기도금 방법으로 형성하는 것을 특징으로 하는 플립칩 패키지의 제조방법.
  8. 제1항에 있어서, 상기 3차원 구조의 솔더 범프를 형성하는 단계는,
    상기 제1 하부 배리어 금속막 및 제2 하부 배리어 금속막 상에 형성되고, 상기 제2 하부 배리어 금속막 상에는 복수개의 기둥들 및 그 사이에 홀들을 구비하는 제2 포토레지스트 패턴을 형성하는 단계와, 상기 제2 하부 배리어 금속막 상에 형성된 복수개의 홀들을 매립하고, 상단 부분은 버섯부로 구성된 복수개의 기둥들을 갖는 솔더 범프를 형성하는 단계와, 상기 제2 포토레지스트 패턴을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 플립칩 패키지의 제조방법.
  9. 제1항에 있어서, 상기 솔더 범프는 납과 주석의 합금막으로 형성하는 것을 특징으로 하는 플립칩 패키지의 제조방법.
  10. 제8항에 있어서, 상기 솔더 범프는 상기 제2 포토레지스트 패턴을 도금 방지막으로 하여 전기도금 방법으로 형성하는 것을 특징으로 하는 플립칩 패키지의 제조방법.
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