CN111199924A - 半导体封装结构及其制作方法 - Google Patents

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Abstract

一种半导体封装结构包括一芯片、至少一导电柱、一介电层、一第一图案化导电层以及一第二图案化导电层。芯片包括相对的一第一面及一第二面，且于第一面包括至少一第一金属电极垫，而于第二面包括至少一第二金属电极垫。导电柱包括一第一端及一第二端，且导电柱邻近于芯片而设置。其中，导电柱的轴心方向与芯片的高度方向呈平行。介电层包覆芯片及导电柱，并至少暴露出芯片的第一金属电极垫、第二金属电极垫及导电柱的第一端及第二端。第一图案化导电层设置于介电层的一第二表面，并与芯片的第二金属电极垫和导电柱的第二端电性连接。第二图案化导电层设置于介电层的一第一表面，并与芯片的第一金属电极垫和导电柱的第一端电性连接。

Description

半导体封装结构及其制作方法
技术领域
本发明是有关于一种封装结构及其制作方法，且特别是有关于一种使芯片双边导通的半导体封装结构及其制作方法。
背景技术
芯片封装主要提供集成电路（IC）保护、散热、电路导通等功能。随晶圆工艺技术演进，集成电路密度、传输速率及降低信号干扰等效能需求提高，使得集成电路芯片封装的技术要求逐渐增加。
芯片封装技术主要包括导线架、打线封装以及覆晶封装。打线焊接是利用导线连接芯片上的电性连接点与载板。覆晶封装是在芯片连接点上长凸块，然后翻转芯片，使凸块与载板直接连接。
图1绘示的是现有以打线接合技术制成的芯片封装模块10的剖视示意图。芯片封装模块10具有一陶瓷基板11、一导电线路层12、一感测芯片13、两个焊线14、一导热层15以及一封装材料16。如图1所示，导电线路层12以及导热层15设置于陶瓷基板11的一表面111上。感测芯片13以其晶背131接置于导热层15，以通过导热层15较快速地将感测芯片13所产生的热能传导至陶瓷基板11而散逸。焊线14的一端接置于感测芯片13的一主动面132的焊垫133上，而另一端接置于导电线路层12的焊垫上。封装材料16覆盖于陶瓷基版11的部分表面111、导电线路层12、焊线14以及部分的感测芯片13。
承如上述，由于感测芯片13所产生的热能必须通过导热层15传导至陶瓷基板11，且必须避免导热层15氧化，故一般选择金（Au）或含金的合金作为导热层15的材料。另一方面，为了达到较佳的散热效果，导热层15的厚度通常必须大于1微米（micrometer），如此一来将导致成本不断增加。
再者，利用焊线14的打线接合技术将使得芯片封装模块10的高度无法有效降低，不适于轻薄型产品的应用。况且一般而言，焊线14所选用的材料也是金，因此也是造成成本增加的原因之一。
发明内容
因此，本发明的一目的在于提供一种半导体封装结构及其制作方法，其可以有效地减少结构的厚度。
另外，本发明的另一目的在于提供一种具有低成本优势的半导体封装结构及其制作方法。
再者，本发明的又一目的在于提供一种半导体封装结构及其制作方法能够达到有效的散热效果。
为达上述目的，本发明提供一种半导体封装结构，其包括一芯片、至少一导电柱、一介电层、一第一图案化导电层以及一第二图案化导电层。芯片包括相对的一第一面及一第二面，且于第一面包括至少一第一金属电极垫，而于第二面包括至少一第二金属电极垫。导电柱包括一第一端及一第二端，且导电柱邻近于芯片而设置。其中，导电柱的轴心方向与芯片的高度方向呈平行。介电层包覆芯片及导电柱，并至少暴露出芯片的第一金属电极垫、第二金属电极垫及导电柱的第一端及第二端。第一图案化导电层设置于介电层的一第二表面，并电性连接芯片的第二金属电极垫与导电柱的第二端。第二图案化导电层设置于介电层的一第一表面，并电性连接芯片的第一金属电极垫与导电柱的第一端。
于本发明的一实施例，其中芯片为一传感器芯片，第一面包括一感测区域，且介电层与第二图案化导电层暴露出感测区域。
于本发明的一实施例，半导体封装结构还包括至少一导电通孔。导电通孔设置于芯片的第二金属电极垫与第一图案化导电层之间。在其他实施例，导电通孔设置于芯片的第一金属电极垫与第二图案化导电层之间。在其他实施例中，导电通孔设置于芯片的第一金属电极垫与第二图案化导电层之间，以及设置于芯片的第一金属电极垫与第二图案化导电层之间。
于本发明的一实施例，半导体封装结构还包括一图案化保护层。图案化保护层覆盖于至少部分的第一图案化导电层。在其他实施例中，图案化保护层覆盖于至少部分的第二图案化导电层以及部分的芯片，并且暴露出芯片的感测区域。在其他实施例中，图案化保护层覆盖于至少部分的第一图案化导电层、至少部分的第二图案化导电层以及部分的芯片，并且暴露出芯片的一感测区域。
另外，为达上述目的，本发明提供一种半导体封装结构的制作方法，其包括下列步骤。步骤一提供一载板；步骤二于载板的一表面设置一暂时性贴附层；步骤三将一芯片，以其具有一第一金属电极垫的一第一面接置于暂时性贴附层上；步骤四将至少一导电柱，以其一第一端接置于暂时性贴附层上，并且邻近于芯片周围；步骤五形成一介电层覆盖芯片及导电柱，并暴露出芯片的一第二面的至少一第二金属电极垫及导电柱的一第二端；步骤六形成一第一图案化导电层与导电柱的第二端及芯片的第二金属电极垫电性连接；步骤七移除暂时性贴附层及载板，以暴露出芯片的第一面及导电柱的第一端；步骤八形成一第二图案化导电层与导电柱的第一端及芯片的第一金属电极垫电性连接。
于本发明的一实施例，半导体封装结构的制作方法还包括形成至少一导电通孔，其形成于芯片的第二金属电极垫与第一图案化导电层之间。在其他实施例中，导电通孔形成于芯片的第一金属电极垫与第二图案化导电层之间。在其他实施例中，导电通孔形成于芯片的第二金属电极垫与第一图案化导电层之间，以及形成于芯片的第一金属电极垫与第二图案化导电层之间。
于本发明的一实施例，其中，芯片为一传感器芯片，在其第一面具有一感测区域，而前述所形成的介电层与第二图案化导电层暴露出感测区域。
于本发明的一实施例，半导体封装结构的制作方法还包括形成一图案化保护层覆盖至少部分的第一图案化导电层。在其他实施例中，半导体封装结构的制作方法还包括形成一图案化保护层覆盖至少部分的第二图案化导电层，以及覆盖部分的芯片，且暴露出芯片的感测区域。在其他实施例中，半导体封装结构的制作方法还包括形成一图案化保护层覆盖至少部分的第一图案化导电层、至少部分的第二图案化导电层，以及部分的芯片，且暴露出芯片的感测区域。
再者，为达上述目的，本发明提供另一种半导体封装结构的制作方法，其包括下列步骤。步骤一提供一载板；步骤二于载板的一表面设置一暂时性贴附层；步骤三将一芯片，以其具有一第一金属电极垫的一第一面接置于暂时性贴附层上；步骤四将至少一导电柱，以其一第一端接置于暂时性贴附层上，并且邻近于芯片周围；步骤五形成一介电层覆盖芯片及导电柱，并暴露出芯片的一第二面的至少一第二金属电极垫及导电柱的一第二端；步骤六移除暂时性贴附层及载板，以暴露出芯片的第一面及导电柱的第一端；步骤七形成一第一图案化导电层与导电柱的第二端及芯片的第二金属电极垫电性连接；步骤八形成一第二图案化导电层与导电柱的第一端及芯片的第一金属电极垫电性连接。
于本发明的一实施例，其中形成第一图案化导电层及第二图案化导电层的步骤是同时执行。
于本发明的一实施例，半导体封装结构的制作方法还包括形成至少一导电通孔，其形成于芯片的第二金属电极垫与第一图案化导电层之间。在其他实施例中，导电通孔形成于芯片的第一金属电极垫与第二图案化导电层之间。在其他实施例中，导电通孔形成于芯片的第二金属电极垫与第一图案化导电层之间，以及形成于芯片的第一金属电极垫与第二图案化导电层之间。
于本发明的一实施例，其中，芯片为一传感器芯片，在其第一面包括一感测区域，而前述所形成的介电层与第二图案化导电层暴露出感测区域。
于本发明的一实施例，半导体封装结构的制作方法还包括形成一图案化保护层覆盖至少部分的第一图案化导电层。在其他实施例中，半导体封装结构的制作方法还包括形成一图案化保护层覆盖至少部分的第二图案化导电层，以及覆盖部分的芯片，且暴露出芯片的感测区域。在其他实施例中，半导体封装结构的制作方法还包括形成一图案化保护层覆盖至少部分的第一图案化导电层、至少部分的第二图案化导电层，以及部分的芯片，且暴露出芯片的感测区域。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明。
图1绘示的是现有一种以打线接合技术制成的芯片封装模块的剖视示意图。
图2绘示的是本发明较佳实施例的一种半导体封装结构的剖视示意图。
图3A至图3I绘示的是本发明较佳实施例的一种半导体封装结构的第一种制作方法的示意图。
图4A至图4D绘示的是本发明较佳实施例的一种半导体封装结构的第二种制作方法的部分示意图。
图5A绘示的是半导体封装结构包括第一图案化保护层的剖视示意图。
图5B绘示的是半导体封装结构包括第二图案化保护层的剖视示意图。
图6A绘示的是本发明另一实施例的半导体封装结构的剖视示意图。
图6B绘示的是本发明又一实施例的半导体封装结构的剖视示意图。
附图标记说明
10 芯片封装模块
11 陶瓷基板
111 表面
12 导电线路层
13 感测芯片
131 晶背
132 主动面
133 焊垫
14 焊线
15 导热层
16 封装材料
20、20a、20b 半导体封装结构
21 芯片
211 第一面
212 第二面
213 感测区域
214a、214b 第一金属电极垫
215a、215b 第二金属电极垫
22a、22b 导电柱
221 第一端
222 第二端
23 介电层
231 第一表面
232 第二表面
233、234 孔洞
24 第一图案化导电层
25 第二图案化导电层
26a、26b、26c、26d 导电通孔
27 第一图案化保护层
271a、281a、281b 开口
28 第二图案化保护层
91 载板
911 表面
92 暂时性贴附层。
具体实施方式
下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
关于本发明的优点与精神可以通过以下发明详述及所附图式得到进一步的了解。本发明较佳实施例的制造及使用详细说明如下。必须了解的是本发明提供了许多可应用的创新概念，在特定的背景技术之下可以做广泛的实施。此特定的实施例仅以特定的方式表示，以制造及使用本发明，但并非限制本发明的范围。
图2是本发明较佳实施例的半导体封装结构20的剖视示意图。如图2所示，半导体封装结构20包括一芯片21、两个导电柱22a、22b、一介电层23、一第一图案化导电层24、一第二图案化导电层25以及两个导电通孔26a、26b。
芯片21为一感测芯片，例如影像感测芯片，于本实施例是以具有三维影像感测功能的3D感测芯片为例说明。芯片21包括相对的一第一面211及一第二面212，其中第一面211为芯片21的主动面，而第二面212为芯片的背面。芯片21的第一面211包括一感测区域213及两个第一金属电极垫214a、214b，其中第一金属电极垫214a、214b分别位于感测区域213的外缘。芯片21的第二面212也包括两个第二金属电极垫215a、215b。
上述的第一金属电极垫214a、214b及第二金属电极垫215a、215b可分别为芯片21的正极与负极，或为芯片的P极或N极。另外，上述的金属电极垫例如为铝金属电极垫、金金属电极垫、铜金属电极垫或其他导电金属电极垫。再者，上述的金属电极垫如果是金金属，其厚度大约是小于0.2微米。
导电柱22a、22b为非电镀工序所形成的铜柱、铜合金柱或其他导电金属柱，其分别邻设于芯片21，且分别包括一第一端221及一第二端222。导电柱22a、22b的高度大于芯片21的高度，且导电柱22a、22b的轴心方向与芯片21的高度方向呈平行，换言之，导电柱22a、22b分别立设于邻近于芯片21的位置。
介电层23包括一第一表面231及一第二表面232，且介电层23包覆芯片21及导电柱22a、22b。第一金属电极垫214a、214b、感测区域213以及导电柱22a、22b的第一端221可选择性地外露于介电层23的第一表面231，而第二金属电极垫215a、215b以及导电柱22a、22b的第二端222可选择性地外露于介电层23的第二表面232。简而言之，即第一金属电极垫214a、214b、感测区域213、导电柱22a、22b的第一端221、第二金属电极垫215a、215b以及导电柱22a、22b的第二端222可选择性地不被介电层23所覆盖。
介电层23的材质为绝缘材料，其例如为酚醛基树脂、环氧基树脂或硅基树脂。另外，介电层23还可以是高填料含量介电材，例如为铸模化合物，其以环氧树脂为主要基质，其占铸模化合物的整体比例约为8%～12%，并掺杂占整体比例约70%～90%的填充剂而形成。其中，填充剂可以包括二氧化硅及氧化铝，以达到增加机械强度、降低线性热膨胀系数、增加热传导、增加阻水及减少溢胶的功效。
导电通孔26a、26b设置于介电层23中对应于第二金属电极垫215a、215b的位置。其中，导电通孔26a、26b为半导体技术领域中所谓的盲孔，其于介电层23形成孔洞后，再于孔洞中填入或电镀金属，例如铜，以作为第二金属电极垫215a、215b的电性导通之用。
第一图案化导电层24设置于介电层23的一第二表面232。第一图案化导电层24通过导电通孔26a而使导电柱22a的第二端222与芯片21的第二金属电极垫215a电性连接，另外，第一图案化导电层24通过导电通孔26b而使导电柱22b的第二端222与芯片21的第二金属电极垫215b电性连接。
第二图案化导电层25设置于介电层23的一第一表面231。第二图案化导电层25使导电柱22a的第一端221与芯片21的第一金属电极垫214a电性连接，另外，第二图案化导电层25使导电柱22b的第一端221与芯片21的第一金属电极垫214b电性连接。
承上所述，芯片21的第一金属电极垫214a可通过第二图案化导电层25、导电柱22a、第一图案化导电层24以及导电通孔26a而与第二金属电极垫215a形成电性回路；另一方面，芯片21的第一金属电极垫214b可通过第二图案化导电层25、导电柱22b、第一图案化导电层24以及导电通孔26b而与第二金属电极垫215b形成电性回路。据此，本发明所提供的半导体封装结构可构成芯片双边导通的封装结构。另外，芯片所产生的热能，可以通过金属材质的导电通孔、图案化导电层以及导电柱而较迅速的散逸至外界。
于此，要特别说明的是，在其他实施例中，导电通孔也可设置于介电层中对应于芯片的第一金属电极垫的位置，并通过第二图案化导电层、导电柱、第一图案化导电层以及电性连接于第二金属电极垫的导电通孔，而与芯片的第二金属电极垫形成导通回路。
接着，请参照图3A至图3I，以说明本发明较佳实施例的半导体封装结构的第一种制作方法。
如图3A所示，提供载板91，其可为金属板或绝缘板。于此要特别说明的是，于传统的晶圆型式的工艺中，仅能对于形成于单一晶圆内的芯片或晶粒同时进行封装工艺，其较为耗时且具有工艺上的诸多限制。相较于传统的晶圆型式的封装工艺，本发明采用大板面型式的封装工艺。其中，载板91的面积为单一晶圆面积的数倍。据此，本发明的载板91能够对于切割自数个晶圆的全部芯片（或晶粒）同时进行封装工艺，而能有效节省制造时间。
如图3B所示，于载板91的一表面911设置一暂时性贴附层92。其中，暂时性贴附层92可为高分子黏性材料、具有黏性的离形膜或其他黏性材料。
如图3C所示，将切割自晶圆的芯片21，以其包括第一金属电极垫214a、214b及感测区域213的第一面211接置于暂时性贴附层92上。于本实施例中，第一面211芯片21的主动面，因而该接置方式称之为“标准倒装”。另外，本实施例以单一芯片为例说明，在实际操作上可同时或分次将数个芯片接置于暂时性贴附层上。
再如图3C所示，将导电柱22a、22b，以其第一端221接置于暂时性贴附层92上，并且导电柱22a、22b的设置位置邻近于芯片21的周围。导电柱22a、22b为导电金属柱，例如铜柱或铜合金柱，其可通过非电镀工序而预先形成。
上述的芯片21以及导电柱22a、22b的设置先后顺序非为限制性，换言之，其可先将导电柱22a、22b接置于暂时性贴附层92之后，再将芯片21接置于暂时性贴附层92。
如图3D所示，形成介电层23以包覆芯片21及导电柱22a、22b，之后再通过研磨工序研磨介电层23的表面，以暴露出导电柱22a、22b的第二端222。
如图3E所示，利用雷射钻孔技术，于介电层23对应于第二金属电极垫215a、215b的位置形成孔洞233、234，以暴露出芯片21的第二面212的第二金属电极垫215a、215b。
如图3F所示，于孔洞233、234中以电镀工序或其他工序分别填入金属材料以形成导电通孔26a、26b。
如图3G所示，形成第一图案化导电层24以电性连接导电柱22a、22b的第二端222及芯片21的第二金属电极垫215a、215b。第一图案化导电层24可包括导电金属材料，例如铜、银、镍或其组成的合金。可利用微影蚀刻技术，配合额外的光阻层（图中未显示）执行曝光显影以及蚀刻工序，并执行电镀工序，以形成第一图案化导电层24。然而本发明的制作方法中，第一图案化导电层24的线路布局图案不限于上述电性连接方式。于其他实施例中，第一图案化导电层24的各部分也可具有其他电性连接方式，因而具有不同的线路布局图案。或者，针对于同一实施例的第一图案化导电层24，若采取不同位置的剖面，也将呈现出不同电性连接方式的各部分。
于此要说明的是， 在其他实施例中如图3F及图3G所示，形成导电通孔26a、26b以及第一图案化导电层24的步骤可于同一个步骤中，以微影蚀刻技术搭配电镀工序同时完成。
如图3H所示，移除暂时性贴附层92及载板91，以暴露出芯片21的第一面211、导电柱22a、22b的第一端221以及介电层23的第一表面231，并形成一封装半成品。在移除暂时性贴附层92以及载板91之后，可选择性地翻转封装半成品，使得芯片21的第一面211朝上，以进行后续工艺。然而，翻转的与否依据工艺需要而定，其并非为必须的步骤。
如图3I所示，形成第二图案化导电层25与导电柱22a、22b的第一端221及芯片21的第一金属电极垫214a、214b电性连接，据此完成主要的半导体封装结构20。在本实施例中，第二图案化导电层25的材料及制作工序与第一图案化导电层24相同或相似，故于此不再加以赘述。
以下，请参照图3A至图3E以及图4A至图4D，以说明本发明较佳实施例的半导体封装结构的第二种制作方法，其中相同的组件以相同的组件符号说明。另外，在本实施例中，图3A至图3E的步骤与上述相同，故不再赘述。
请参照图4A所示，其在执行如图3E所示的雷射钻孔之后，移除暂时性贴附层92及载板91，以暴露出芯片21的第一面211、导电柱22a、22b的第一端221以及介电层23的第一表面231及第二表面232。
如图4B所示，于孔洞233、234中以电镀工序或其他工序分别填入金属材料以形成导电通孔26a、26b。
如图4C所示，形成第一图案化导电层24以电性连接导电柱22a、22b的第二端222，并且通过导电通孔26a、26b而与芯片21的第二金属电极垫215a、215b电性连接。第一图案化导电层24的执行工序与前述实施例相同，故于此不再赘述。
与上述实施例相同，在其他实施例中如图4B及图4C所示，形成导电通孔26a、26b以及第一图案化导电层24的步骤可于同一个步骤中，以微影蚀刻技术搭配电镀工序同时完成。
如图4D所示，形成第二图案化导电层25以与导电柱22a、22b的第一端221及芯片21的第一金属电极垫214a、214b电性连接，据此完成主要的半导体封装结构20。第二图案化导电层25的执行工序也与前述实施例相同，故于此不再赘述。
于此要特别说明的是，如图4C及图4D所示的步骤，依据工艺技术的不同，其可同时进行。换言之，第一图案化导电层24以及第二图案化导电层25可同时完成，而更加节省工艺时间。再进一步说明，导电通孔26a、26b、第一图案化导电层24以及第二图案化导电层25可于同一步骤完成，而更加节省工艺时间。
接续上述，本发明较佳实施例的半导体封装结构还可以包括保护层，其可降低半导体封装结构氧化的风险，或可扩增半导体封装结构的应用范围。以下请参照图5A及图5B，以进一步说明半导体封装结构具有图案化保护层的变化态样。
如图5A所示，半导体封装结构20a与前述的半导体封装结构20的差异在于，半导体封装结构20a还包括第一图案化保护层27，其制作方法可接续在图3I或图4D的制作步骤之后。第一图案化保护层27可通过微影蚀刻技术而形成，其覆盖至少部分的介电层23的第一表面231、第二图案化导电层25以及部分的芯片21的第一面211。于此要特别说明的是，由于本实施例的芯片21为三维（3D）感测芯片，因此在对应于感测区域213的区域没有形成第一图案化保护层27。换言之，第一图案化保护层27在对应于芯片21的感测区域213之处包括一开口271a。另外，在其他实施例中，对应于感测区域213的区域可填入透光度大于70%的高透光材料（图中未显示），藉以保护芯片21的感测区域213。
另外，再如图5B所示，半导体封装结构20b与前述的半导体封装结构20a的差异在于，半导体封装结构20b还包括第二图案化保护层28。第二图案化保护层28与第一图案化保护层27相同，可通过微影蚀刻技术而形成，其覆盖至少部分的介电层23的第二表面232以及部分的第一图案化导电层24。于本实施例中，第二图案化保护层28包括两个开口281a、281b以暴露出部分的第一图案化导电层24。其中，暴露的第一图案化导电层24可作为电性连接垫（或称焊垫）之用。
在其他实施例中，根据不同的应用，也可仅形成第二图案化保护层28覆盖至少部分的介电层23的第二表面232以及部分的第一图案化导电层24，而没有第一图案化保护层27。
另外，在完成上述各阶段的工艺工序后，可选择性地进行切单工艺，即将大板面的多个半导体封装结构集合体切割为单一的半导体封装结构。而在后续，还可通过焊接工艺将导电凸块（或焊锡）设置于开口281a、281b而与其他的载板、基板、电路板或电气组件形成电性连接（图未示出）。
以下请再参照图6A以及图6B所述，以简述本发明的半导体封装结构的其他实施变化态样。如图6A所示，半导体封装结构20a与上述实施例的差异在于芯片21的第二金属电极垫215a及215b直接接触于第一图案化导电层24。换言之，上述实施例中，形成导电通孔26a、26b的步骤可以被省略。
再如图6B所示，半导体封装结构20b与上述实施例的差异在于芯片21的第一金属电极垫214a及214b通过导电通孔26c及26d而与第二图案化导电层25电性连接。举例说明，导电通孔26c及26d可以在如上述图3B设置暂时性贴附层92之后，进行电镀工序工艺而形成。
另外，在其他实施例中，第一图案化保护层27及/或第二图案化保护层28可选择性地覆盖于图6A及图6B的第一图案化导电层24或第二图案化导电层25上，而有多种不同的实施态样变化。
综上所述，相较于现有技术，本发明的半导体封装结构具有下列特点：（1）省去了陶瓷基板以及利用打线接合技术的封装结构，因此可提供更为薄形化的结构。（2）省去了材料为金的焊线以及导热层的使用，可以降低封装结构的成本。（3）导电柱利用预先制作完成的铜柱、铜合金柱或其他导电金属柱放置于暂时性贴附层的方式制作，可以改善传统使用电镀工法制作时的尺寸限制，也可避免电镀时产生气孔而导致均匀性不佳而影响电性质量的问题。（4）利用大板面的工艺，一次性的针对超过单一晶圆的芯片（晶粒）数进行工艺，而可提高产出速度。
以上所述仅为举例性，而非为限制性。任何未脱离本发明的精神与范畴，而对其进行的等效修改或变更，均应包括于本发明的保护范围中。

Claims (17)

1.一种半导体封装结构，其特征在于，包括：
一芯片，包括相对的一第一面及一第二面，该第一面包括至少一第一金属电极垫，该第二面包括至少一第二金属电极垫；
至少一导电柱，包括相对的一第一端及一第二端，该导电柱邻设于该芯片，且该导电柱的轴心方向与该芯片的高度方向呈平行；
一介电层，包括相对的一第一表面及一第二表面，且包覆该芯片及该导电柱，并至少暴露出该芯片的该第一金属电极垫、该第二金属电极垫及该导电柱的该第一端及该第二端；
一第一图案化导电层，设置于该介电层的该第二表面，并与该芯片的该第二金属电极垫和该导电柱的该第二端电性连接；以及
一第二图案化导电层，设置于该介电层的该第一表面，并与该芯片的该第一金属电极垫和该导电柱的该第一端电性连接。
2.如权利要求1所述的半导体封装结构，其特征在于，还包括：
至少一导电通孔，设置于该芯片的该第二金属电极垫与该第一图案化导电层之间，及/或设置于该芯片的该第一金属电极垫与该第二图案化导电层之间。
3.如权利要求1或2所述的半导体封装结构，其特征在于，该芯片为一传感器芯片，该第一面包括一感测区域，且该介电层与该第二图案化导电层还暴露出该感测区域。
4.如权利要求1或2所述的半导体封装结构，其特征在于，还包括：
一图案化保护层，覆盖于至少部分的该第一图案化导电层，及/或覆盖于至少部分的该第二图案化导电层以及部分的该芯片。
5.如权利要求3所述的半导体封装结构，其特征在于，还包括：
一图案化保护层，覆盖于至少部分的该第一图案化导电层，及/或覆盖于至少部分的该第二图案化导电层以及部分的该芯片，且暴露出该芯片的该感测区域。
6.如权利要求1所述的半导体封装结构，其特征在于，该导电柱为非电镀工序所形成的铜柱、铜合金柱或其他导电金属柱。
7.一种半导体封装结构的制作方法，其特征在于，包括：
提供一载板；
于该载板的一表面设置一暂时性贴附层；
将一芯片，以其包括一第一金属电极垫的一第一面接置于该暂时性贴附层上；
将至少一导电柱，以其一第一端接置于该暂时性贴附层上，并且邻近于该芯片周围；
形成一介电层覆盖该芯片及该导电柱，并暴露出该芯片的一第二面的至少一第二金属电极垫及该导电柱的一第二端；
形成一第一图案化导电层以与该导电柱的该第二端及该芯片的该第二金属电极垫电性连接；
移除该暂时性贴附层及该载板，以暴露出该芯片的该第一面及该导电柱的该第一端；以及
形成一第二图案化导电层以与该导电柱的该第一端及该芯片的至少一该第一金属电极垫电性连接。
8.一种半导体封装结构的制作方法，其特征在于，包括：
提供一载板；
于该载板的一表面设置一暂时性贴附层；
将一芯片，以其包括一第一金属电极垫的一第一面接置于该暂时性贴附层上；
将至少一导电柱，以其一第一端接置于该暂时性贴附层上，并且邻近于该芯片周围；
形成一介电层覆盖该芯片及该导电柱，并暴露出该芯片的一第二面的至少一第二金属电极垫及该导电柱的一第二端；
移除该暂时性贴附层及该载板，以暴露出该芯片的该第一面及该导电柱的该第一端；
形成一第一图案化导电层与该导电柱的该第二端及该芯片的至少一该第二金属电极垫电性连接；以及
形成一第二图案化导电层与该导电柱的该第一端及该芯片的至少一该第一金属电极垫电性连接。
9.如权利要求8所述的半导体封装结构的制作方法，其特征在于，形成该第一图案化导电层及该第二图案化导电层的步骤是同时执行。
10.如权利要求7或8所述的半导体封装结构的制作方法，其特征在于，还包括：
形成至少一导电通孔，设置于该芯片的该第二金属电极垫与该第一图案化导电层之间，及/或设置于该芯片的该第一金属电极垫与该第二图案化导电层之间。
11.如权利要求7或8所述的半导体封装结构的制作方法，其特征在于，该芯片为一传感器芯片，该第一面包括一感测区域，且形成的该介电层与该第二图案化导电层还暴露出该感测区域。
12.如权利要求10所述的半导体封装结构的制作方法，其特征在于，该芯片为一传感器芯片，该芯片的该第一面包括一感测区域，且形成的该介电层与该第二图案化导电层还暴露出该感测区域。
13.如权利要求7或8所述的半导体封装结构的制作方法，其特征在于，还包括：
形成一图案化保护层，覆盖至少部分的该第一图案化导电层，及/或覆盖于至少部分的该第二图案化导电层以及部分的该芯片。
14.如权利要求10所述的半导体封装结构的制作方法，其特征在于，还包括：
形成一图案化保护层，覆盖于至少部分的该第一图案化导电层，及/或覆盖于至少部分的该第二图案化导电层以及部分的该芯片。
15.如权利要求11所述的半导体封装结构的制作方法，其特征在于，还包括：
形成一图案化保护层，覆盖于至少部分的该第一图案化导电层，及/或覆盖于至少部分的该第二图案化导电层以及部分的该芯片，且暴露出该芯片的该感测区域。
16.如权利要求12所述的半导体封装结构的制作方法，其特征在于，还包括：
形成一图案化保护层，覆盖于至少部分的该第一图案化导电层，及/或覆盖于至少部分的该第二图案化导电层以及部分的该芯片，且暴露出该芯片的该感测区域。
17.如权利要求7或8所述的半导体封装结构的制作方法，其特征在于，该导电柱为非电镀工序所形成的铜柱、铜合金柱或其他导电金属柱。
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