TWI680547B - 半導體封裝結構及其製作方法 - Google Patents

半導體封裝結構及其製作方法 Download PDF

Info

Publication number
TWI680547B
TWI680547B TW107140747A TW107140747A TWI680547B TW I680547 B TWI680547 B TW I680547B TW 107140747 A TW107140747 A TW 107140747A TW 107140747 A TW107140747 A TW 107140747A TW I680547 B TWI680547 B TW I680547B
Authority
TW
Taiwan
Prior art keywords
conductive
layer
sensor chip
metal electrode
patterned
Prior art date
Application number
TW107140747A
Other languages
English (en)
Other versions
TW202021057A (zh
Inventor
許哲瑋
Che Wei Hsu
許詩濱
Shih Ping Hsu
曾昭崇
Chao Tsung Tseng
Original Assignee
恆勁科技股份有限公司
Phoenix Pioneer Technology Co., Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 恆勁科技股份有限公司, Phoenix Pioneer Technology Co., Ltd. filed Critical 恆勁科技股份有限公司
Priority to TW107140747A priority Critical patent/TWI680547B/zh
Priority to US16/676,541 priority patent/US11552014B2/en
Application granted granted Critical
Publication of TWI680547B publication Critical patent/TWI680547B/zh
Publication of TW202021057A publication Critical patent/TW202021057A/zh
Priority to US17/719,457 priority patent/US20220238425A1/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14618—Containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14636—Interconnect structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24101—Connecting bonding areas at the same height
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24105—Connecting bonding areas at different heights
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/24155—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251—Disposition
    • H01L2224/2518—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI] involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/82005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI] involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009—Pre-treatment of the connector or the bonding area
    • H01L2224/8203—Reshaping, e.g. forming vias
    • H01L2224/82035—Reshaping, e.g. forming vias by heating means
    • H01L2224/82039—Reshaping, e.g. forming vias by heating means using a laser
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/821—Forming a build-up interconnect
    • H01L2224/82106—Forming a build-up interconnect by subtractive methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85909—Post-treatment of the connector or wire bonding area
    • H01L2224/8592—Applying permanent coating, e.g. protective coating

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一種半導體封裝結構包括一晶片、至少一導電柱、一介電層、一第一圖案化導電層以及一第二圖案化導電層。晶片具有相對之一第一面及一第二面，且於第一面具有至少一第一金屬電極墊，而於第二面具有至少一第二金屬電極墊。導電柱具有一第一端及一第二端，且導電柱係鄰近於晶片而設置。其中，導電柱之軸心方向與晶片之高度方向呈平行。介電層係包覆晶片及導電柱，並至少暴露出晶片之第一金屬電極墊、第二金屬電極墊及導電柱之第一端及第二端。第一圖案化導電層係設置於介電層之一第二表面，並電性連接晶片之第二金屬電極墊與導電柱之第二端。第二圖案化導電層係設置於介電層之一第一表面，並電性連接晶片之第一金屬電極墊與導電柱之第一端。

Description

半導體封裝結構及其製作方法
本發明是有關於一種封裝結構及其製作方法，且特別是有關於一種使晶片雙邊導通之半導體封裝結構及其製作方法。
晶片封裝主要提供積體電路(IC)保護、散熱、電路導通等功能。隨晶圓製程技術演進，積體電路密度、傳輸速率及降低訊號干擾等效能需求提高，使得積體電路晶片封裝的技術要求逐漸增加。
晶片封裝技術主要係包括導線架、打線封裝(wire bound，WB)以及覆晶封裝(flip chip package)。打線焊接是利用導線連接晶片上之電性連接點(electric connection pad)與載板。覆晶封裝是在晶片連接點上長凸塊(bump)，然後翻轉晶片，使凸塊與載板直接連接。
第1圖繪示的是習知以打線接合技術製成的晶片封裝模組10的剖視示意圖。晶片封裝模組10具有一陶瓷基板11、一導電線路層12、一感測晶片13、二銲線14、一導熱層15以及一封裝材料16。如第1圖所示，導電線路層12以及導熱層15係設置於陶瓷基板11之一表面111上。感測晶片13係以其晶背131接置於導熱層15，以透過導熱層15較快速地將感測晶片13所產生的熱能傳導至陶瓷基板11而散逸。銲線14之一端係接置於感測晶片13之一主動面132的銲墊133上，而另一端係接置於導電線路層12之銲墊上。封裝材料16係覆蓋於陶瓷基版11之部分表面111、導電線路層12、銲線14以及部分的感測晶片13。
承如上述，由於感測晶片13所產生的熱能必須透過 導熱層15傳導至陶瓷基板11，且必須避免導熱層15氧化，故一般係選擇金(Au)或含金的合金作為導熱層15的材料。另一方面，為了達到較佳的散熱效果，導熱層15的厚度通常必須大於1微米(micrometer)，如此一來將導致成本不斷地增加。
再者，利用銲線14的打線接合技術將使得晶片封裝模組10的高度無法有效降低，不適於輕薄型產品的應用。況且一般而言，銲線14所選用的材料也是金，因此也是造成成本增加的原因之一。
因此，本發明之一目的係提供一種半導體封裝結構及其製作方法，其可以有效地減少結構的厚度。
另外，本發明之另一目的係提供一種具有低成本優勢的半導體封裝結構及其製作方法。
再者，本發明之又一目的係提供一種半導體封裝結構及其製作方法能夠達到有效的散熱效果。
為達上述目的，本發明提供一種半導體封裝結構，其係包括一晶片、至少一導電柱、一介電層、一第一圖案化導電層以及一第二圖案化導電層。晶片具有相對之一第一面及一第二面，且於第一面具有至少一第一金屬電極墊，而於第二面具有至少一第二金屬電極墊。導電柱具有一第一端及一第二端，且導電柱係鄰近於晶片而設置。其中，導電柱之軸心方向與晶片之高度方向呈平行。介電層係包覆晶片及導電柱，並至少暴露出晶片之第一金屬電極墊、第二金屬電極墊及導電柱之第一端及第二端。第一圖案化導電層係設置於介電層之一第二表面，並電性連接晶片之第二金屬電極墊與導電柱之第二端。第二圖案化導電層係設置於介電層之一第一表面，並電性連接晶片之第一金屬電極墊與導電柱之第一端。
於本發明之一實施例，其中晶片係為一感測器晶片，第一面具有一感測區域，且介電層與第二圖案化導電層係暴露出感測區域。
於本發明之一實施例，半導體封裝結構更包含至少一導電通孔。導電通孔係設置於晶片之第二金屬電極墊與第一圖案化導電層之間。在其他實施例，導電通孔係設置於晶片之第一金屬電極墊與第二圖案化導電層之間。在其他實施例中，導電通孔係設置於晶片之第一金屬電極墊與第二圖案化導電層之間，以及設置於晶片之第一金屬電極墊與第二圖案化導電層之間。
於本發明之一實施例，半導體封裝結構更包含一圖案化保護層。圖案化保護層係覆蓋於至少部分之第一圖案化導電層。在其他實施例中，圖案化保護層係覆蓋於至少部分之第二圖案化導電層以及部分之晶片，並且暴露出晶片之感測區域。在其他實施例中，圖案化保護層係覆蓋於至少部分之第一圖案化導電層、至少部分之第二圖案化導電層以及部分之晶片，並且暴露出晶片之一感測區域。
另外，為達上述目的，本發明提供一種半導體封裝結構的製作方法，其包括下列步驟。步驟一係提供一載板；步驟二係於載板之一表面設置一暫時性貼附層；步驟三係將一晶片，以其具有一第一金屬電極墊之一第一面接置於暫時性貼附層上；步驟四係將至少一導電柱，以其一第一端接置於暫時性貼附層上，並且鄰近於晶片周圍；步驟五係形成一介電層覆蓋晶片及導電柱，並暴露出晶片之一第二面之至少一第二金屬電極墊及導電柱之一第二端；步驟六係形成一第一圖案化導電層以電性連接導電柱之第二端及晶片之第二金屬電極墊；步驟七係移除暫時性貼附層及載板，以暴露出晶片之第一面及導電柱之第一端；步驟八係形成一第二圖案化導電層以電性連接導電柱之第一端及晶片之第一金屬電極墊。
於本發明之一實施例，半導體封裝結構的製作方法更包含形成至少一導電通孔，其係形成於晶片之第二金屬電極墊與第一圖案化導電層之間。在其他實施例中，導電通孔係形成於晶片之第一金屬電極墊與第二圖案化導電層之間。在其他實施例中，導電通孔係形成於晶片之第二金屬電極墊與第一圖案化導電 層之間，以及形成於晶片之第一金屬電極墊與第二圖案化導電層之間。
於本發明之一實施例，其中，晶片係為一感測器晶片，在其第一面具有一感測區域，而前述所形成的介電層與第二圖案化導電層係暴露出感測區域。
於本發明之一實施例，半導體封裝結構的製作方法更包含形成一圖案化保護層覆蓋至少部分之第一圖案化導電層。在其他實施例中，半導體封裝結構的製作方法更包含形成一圖案化保護層覆蓋至少部分之第二圖案化導電層，以及覆蓋部分之晶片，且暴露出晶片之感測區域。在其他實施例中，半導體封裝結構的製作方法更包含形成一圖案化保護層覆蓋至少部分之第一圖案化導電層、至少部分之第二圖案化導電層，以及部分之晶片，且暴露出晶片之感測區域。
再者，為達上述目的，本發明提供另一種半導體封裝結構的製作方法，其包括下列步驟。步驟一係提供一載板；步驟二係於載板之一表面設置一暫時性貼附層；步驟三係將一晶片，以其具有一第一金屬電極墊之一第一面接置於暫時性貼附層上；步驟四係將至少一導電柱，以其一第一端接置於暫時性貼附層上，並且鄰近於晶片周圍；步驟五係形成一介電層覆蓋晶片及導電柱，並暴露出晶片之一第二面之至少一第二金屬電極墊及導電柱之一第二端；步驟六係移除暫時性貼附層及載板，以暴露出晶片之第一面及導電柱之第一端；步驟七係形成一第一圖案化導電層以電性連接導電柱之第二端及晶片之第二金屬電極墊；步驟八係形成一第二圖案化導電層以電性連接導電柱之第一端及晶片之第一金屬電極墊。
於本發明之一實施例，其中形成第一圖案化導電層及第二圖案化導電層的步驟係同時執行。
於本發明之一實施例，半導體封裝結構的製作方法更包含形成至少一導電通孔，其係形成於晶片之第二金屬電極墊與第一圖案化導電層之間。在其他實施例中，導電通孔係形成於 晶片之第一金屬電極墊與第二圖案化導電層之間。在其他實施例中，導電通孔係形成於晶片之第二金屬電極墊與第一圖案化導電層之間，以及形成於晶片之第一金屬電極墊與第二圖案化導電層之間。
於本發明之一實施例，其中，晶片係為一感測器晶片，在其第一面具有一感測區域，而前述所形成的介電層與第二圖案化導電層係暴露出感測區域。
於本發明之一實施例，半導體封裝結構的製作方法更包含形成一圖案化保護層覆蓋至少部分之第一圖案化導電層。在其他實施例中，半導體封裝結構的製作方法更包含形成一圖案化保護層覆蓋至少部分之第二圖案化導電層，以及覆蓋部分之晶片，且暴露出晶片之感測區域。在其他實施例中，半導體封裝結構的製作方法更包含形成一圖案化保護層覆蓋至少部分之第一圖案化導電層、至少部分之第二圖案化導電層，以及部分之晶片，且暴露出晶片之感測區域。
10‧‧‧晶片封裝模組
11‧‧‧陶瓷基板
111‧‧‧表面
12‧‧‧導電線路層
13‧‧‧感測晶片
131‧‧‧晶背
132‧‧‧主動面
133‧‧‧銲墊
14‧‧‧銲線
15‧‧‧導熱層
16‧‧‧封裝材料
20、20a、20b‧‧‧半導體封裝結構
21‧‧‧晶片
211‧‧‧第一面
212‧‧‧第二面
213‧‧‧感測區域
214a、214b‧‧‧第一金屬電極墊
215a、215b‧‧‧第二金屬電極墊
22a、22b‧‧‧導電柱
221‧‧‧第一端
222‧‧‧第二端
23‧‧‧介電層
231‧‧‧第一表面
232‧‧‧第二表面
233、234‧‧‧孔洞
24‧‧‧第一圖案化導電層
25‧‧‧第二圖案化導電層
26a、26b、26c、26d‧‧‧導電通孔
27‧‧‧第一圖案化保護層
271a、281a、281b‧‧‧開口
28‧‧‧第二圖案化保護層
91‧‧‧載板
911‧‧‧表面
92‧‧‧暫時性貼附層
第1圖繪示的係習知一種以打線接合技術製成的晶片封裝模組的剖視示意圖。
第2圖繪示的係本發明較佳實施例之一種半導體封裝結構的剖視示意圖。
第3A圖至第3I圖繪示的係本發明較佳實施例之一種半導體封裝結構的第一種製作方法的示意圖。
第4A圖至第4D圖繪示的係本發明較佳實施例之一種半導體封裝結構的第二種製作方法的部分示意圖。
第5A圖繪示的係半導體封裝結構具有第一圖案化保護層的剖視示意圖。
第5B圖繪示的係半導體封裝結構具有第二圖案化保護層的剖視示意圖。
第6A圖繪示的係本發明另一實施例之半導體封裝結構的剖視 示意圖。
第6B圖繪示的係本發明又一實施例之半導體封裝結構的剖視示意圖。
關於本發明之優點與精神可以藉由以下發明詳述及所附圖式得到進一步的瞭解。本發明較佳實施例之製造及使用係詳細說明如下。必須瞭解的是本發明提供了許多可應用的創新概念，在特定的背景技術之下可以做廣泛的實施。此特定的實施例僅以特定的方式表示，以製造及使用本發明，但並非限制本發明的範圍。
第2圖是本發明較佳實施例之半導體封裝結構20的剖視示意圖。如第2圖所示，半導體封裝結構20係包括一晶片21、二個導電柱22a、22b、一介電層23、一第一圖案化導電層24、一第二圖案化導電層25以及二個導電通孔26a、26b。
晶片21係為一感測晶片，例如係影像感測晶片，於本實施例係以具有三維影像感測功能的3D感測晶片為例說明。晶片21具有相對之一第一面211及一第二面212，其中第一面211係為晶片21之主動面，而第二面212係為晶片之背面。晶片21之第一面211具有一感測區域213及二個第一金屬電極墊214a、214b，其中第一金屬電極墊214a、214b係分別位於感測區域213之外緣。晶片21之第二面212亦具有二個第二金屬電極墊215a、215b。
上述之第一金屬電極墊214a、214b及第二金屬電極墊215a、215b係可分別為晶片21之正極與負極，或為晶片之P極或N極。另外，上述之金屬電極墊例如為鋁金屬電極墊、金金屬電極墊、銅金屬電極墊或其他導電金屬電極墊。再者，上述之金屬電極墊如果是金金屬其厚度大約是小於0.2微米。
導電柱22a、22b係為非電鍍工序所形成之銅柱、銅合金柱或其他導電金屬柱，其係分別鄰設於晶片21，且分別具有一第一端221及一第二端222。導電柱22a、22b之高度係大於晶片21之高度，且導電柱22a、22b之軸心方向與晶片21之高度方向呈 平行，換言之，導電柱22a、22b係分別立設於鄰近於晶片21之位置。
介電層23具有一第一表面231及一第二表面232，且介電層23係包覆晶片21及導電柱22a、22b。第一金屬電極墊214a、214b、感測區域213以及導電柱22a、22b之第一端221係可選擇性地外露於介電層23之第一表面231，而第二金屬電極墊215a、215b以及導電柱22a、22b之第二端222係可選擇性地外露於介電層23之第二表面232。簡而言之，亦即第一金屬電極墊214a、214b、感測區域213、導電柱22a、22b之第一端221、第二金屬電極墊215a、215b以及導電柱22a、22b之第二端222係可選擇性地不被介電層23所覆蓋。
介電層23之材質為絕緣材料，其例如為酚醛基樹脂(Novolac-Based Resin)、環氧基樹脂(Epoxy-Based Resin)或矽基樹脂(Silicone-Based Resin)。另外，介電層23還可以是高填料含量介電材(high filler content dielectric material)，例如為鑄模化合物(molding compound)，其係以環氧樹脂(epoxy)為主要基質，其佔鑄模化合物之整體比例約為8%~12%，並摻雜佔整體比例約70%~90%的填充劑而形成。其中，填充劑可以包括二氧化矽及氧化鋁，以達到增加機械強度、降低線性熱膨脹係數、增加熱傳導、增加阻水及減少溢膠的功效。
導電通孔26a、26b係設置於介電層23中對應於第二金屬電極墊215a、215b之位置。其中，導電通孔26a、26b係為半導體技術領域中所謂的盲孔(blind via)，其係於介電層23形成孔洞後，再於孔洞中填入或電鍍金屬，例如銅，以作為第二金屬電極墊215a、215b的電性導通之用。
第一圖案化導電層24係設置於介電層23之一第二表面232。第一圖案化導電層24係透過導電通孔26a而使導電柱22a之第二端222電性連接晶片21之第二金屬電極墊215a，另外，第一圖案化導電層24係透過導電通孔26b而使導電柱22b之第二端222電性連接晶片21之第二金屬電極墊215b。
第二圖案化導電層25係設置於介電層23之一第一表面231。第二圖案化導電層25係使導電柱22a之第一端221電性連接晶片21之第一金屬電極墊214a，另外，第二圖案化導電層25係使導電柱22b之第一端221電性連接晶片21之第一金屬電極墊214b。
承上所述，晶片21之第一金屬電極墊214a係可通過第二圖案化導電層25、導電柱22a、第一圖案化導電層24以及導電通孔26a而與第二金屬電極墊215a形成電性迴路；另一方面，晶片21之第一金屬電極墊214b係可通過第二圖案化導電層25、導電柱22b、第一圖案化導電層24以及導電通孔26b而與第二金屬電極墊215b形成電性迴路。據此，本發明所提供之半導體封裝結構可構成晶片雙邊導通的封裝結構。另外，晶片所產生的熱能，可以經由金屬材質的導電通孔、圖案化導電層以及導電柱而較迅速的散逸至外界。
於此，要特別說明的是，在其他實施例中，導電通孔亦可設置於介電層中對應於晶片之第一金屬電極墊之位置，並藉由第二圖案化導電層、導電柱、第一圖案化導電層以及電性連接於第二金屬電極墊的導電通孔，而與晶片之第二金屬電極墊形成導通迴路。
接著，請參照第3A圖至第3I圖，以說明本發明較佳實施例之半導體封裝結構的第一種製作方法。
如第3A圖所示，係提供載板(Carrier)91，其可係為金屬板或絕緣板。於此要特別說明的是，於傳統之晶圓型式(wafer type)之製程中，僅能對於形成於單一晶圓內之晶片(chip)或晶粒(die)同時進行封裝製程，其較為耗時且具有製程上之諸多限制。相較於傳統之晶圓型式之封裝製程，本發明採用大板面型式(panel type)之封裝製程。其中，載板91之面積為單一晶圓面積之複數倍。據此，本發明之載板91能夠對於切割自複數個晶圓之全部晶片(或晶粒)同時進行封裝製程，而能有效節省製造時間。
如第3B圖所示，係於載板91之一表面911設置一暫時 性貼附層92。其中，暫時性貼附層92係可為高分子黏性材料、具有黏性的離形膜(detachable film)或其他黏性材料。
如第3C圖所示，係將切割自晶圓的晶片21，以其具有第一金屬電極墊214a、214b及感測區域213之第一面211接置於暫時性貼附層92上。於本實施例中，第一面211係晶片21之主動面，因而該接置方式係稱之為「標準倒裝(face-down)」。另外，本實施例係以單一晶片為例說明，在實際操作上係可同時或分次將複數個晶片接置於暫時性貼附層上。
再如第3C圖所示，係將導電柱22a、22b，以其第一端221接置於暫時性貼附層92上，並且導電柱22a、22b之設置位置係鄰近於晶片21的周圍。導電柱22a、22b為導電金屬柱，例如銅柱或銅合金柱，其可經由非電鍍工序而預先形成。
上述之晶片21以及導電柱22a、22b的設置先後順序非為限制性者，換言之，其係可先將導電柱22a、22b接置於暫時性貼附層92之後，再將晶片21接置於暫時性貼附層92。
如第3D圖所示，係形成介電層23以包覆晶片21及導電柱22a、22b，之後再藉由研磨工序研磨介電層23之表面，以暴露出導電柱22a、22b之第二端222。
如第3E圖所示，係利用雷射鑽孔(laser drilling)技術，於介電層23對應於第二金屬電極墊215a、215b之位置形成孔洞233、234，以暴露出晶片21之第二面212之第二金屬電極墊215a、215b。
如第3F圖所示，係於孔洞233、234中以電鍍工序或其他工序分別填入金屬材料以形成導電通孔26a、26b。
如第3G圖所示，係形成第一圖案化導電層24以電性連接導電柱22a、22b之第二端222及晶片21之第二金屬電極墊215a、215b。第一圖案化導電層24可包括導電金屬材料，例如銅、銀、鎳或其組成之合金。可利用微影蝕刻技術，配合額外之光阻層(圖中未顯示)執行曝光顯影以及蝕刻工序，並執行電鍍工序，以形成第一圖案化導電層24。然而本發明之製作方法中，第一圖 案化導電層24之線路佈局圖案不限於上述電性連接方式。於其他實施例中，第一圖案化導電層24之各部分亦可具有其他電性連接方式，因而具有不同之線路佈局圖案。或者，針對於同一實施例之第一圖案化導電層24，若採取不同位置的剖面，亦將呈現出不同電性連接方式之各部分。
於此要說明的是，在其他實施例中如第3F圖及第3G圖所示，形成導電通孔26a、26b以及第一圖案化導電層24的步驟係可於同一個步驟中，以微影蝕刻技術搭配電鍍工序同時完成。
如第3H圖所示，係移除暫時性貼附層92及載板91，以暴露出晶片21之第一面211、導電柱22a、22b之第一端221以及介電層23之第一表面231，並形成一封裝半成品。在移除暫時性貼附層92以及載板91之後，係可選擇性地翻轉封裝半成品，使得晶片21之第一面211朝上，以進行後續製程。然而，翻轉的與否係依據製程需要而定，其並非為必須之步驟。
如第3I圖所示，係形成第二圖案化導電層25以電性連接導電柱22a、22b之第一端221及晶片21之第一金屬電極墊214a、214b，據此完成主要的半導體封裝結構20。在本實施例中，第二圖案化導電層25之材料及製作工序係與第一圖案化導電層24相同或相似，故於此不再加以贅述。
以下，請參照第3A圖至第3E圖以及第4A圖至第4D圖，以說明本發明較佳實施例之半導體封裝結構的第二種製作方法，其中相同的元件係以相同的元件符號說明。另外，在本實施例中，第3A圖至第3E圖的步驟與上述相同，故不再贅述。
請參照第4A圖所示，其係在執行如第3E圖所示之雷射鑽孔之後，移除暫時性貼附層92及載板91，以暴露出晶片21之第一面211、導電柱22a、22b之第一端221以及介電層23之第一表面231及第二表面232。
如第4B圖所示，係於孔洞233、234中以電鍍工序或其他工序分別填入金屬材料以形成導電通孔26a、26b。
如第4C圖所示，係形成第一圖案化導電層24以電性 連接導電柱22a、22b之第二端222，並且通過導電通孔26a、26b而電性連接晶片21之第二金屬電極墊215a、215b。第一圖案化導電層24的執行工序與前述實施例相同，故於此不再贅述。
與上述實施例相同，在其他實施例中如第4B圖及第4C圖所示，形成導電通孔26a、26b以及第一圖案化導電層24的步驟係可於同一個步驟中，以微影蝕刻技術搭配電鍍工序同時完成。
如第4D圖所示，係形成第二圖案化導電層25以電性連接導電柱22a、22b之第一端221及晶片21之第一金屬電極墊214a、214b，據此完成主要的半導體封裝結構20。第二圖案化導電層25的執行工序也與前述實施例相同，故於此不再贅述。
於此要特別說明的是，如第4C圖及第4D圖所示之步驟，依據製程技術的不同，其係可同時進行。換言之，第一圖案化導電層24以及第二圖案化導電層25係可同時完成，而更加節省製程時間。再進一步說明，導電通孔26a、26b、第一圖案化導電層24以及第二圖案化導電層25係可於同一步驟完成，而更加節省製程時間。
接續上述，本發明較佳實施例之半導體封裝結構還可以包括保護層，其可降低半導體封裝結構氧化的風險，或可擴增半導體封裝結構的應用範圍。以下請參照第5A圖及第5B圖，以進一步說明半導體封裝結構具有圖案化保護層的變化態樣。
如第5A圖所示，半導體封裝結構20a與前述之半導體封裝結構20之差異在於，半導體封裝結構20a更包括第一圖案化保護層27，其製作方法可接續在第3I圖或第4D圖的製作步驟之後。第一圖案化保護層27係可藉由微影蝕刻技術而形成，其係覆蓋至少部分的介電層23之第一表面231、第二圖案化導電層25以及部分的晶片21之第一面211。於此要特別說明的是，由於本實施例之晶片21係為3D感測晶片，因此在對應於感測區域213之區域係沒有形成第一圖案化保護層27。換言之，第一圖案化保護層27在對應於晶片21之感測區域213之處具有一開口271a。另外，在其他實施例中，對應於感測區域213之區域係可填入透光度大於70%之高透光 材料(圖中未顯示)，藉以保護晶片21之感測區域213。
另外，再如第5B圖所示，半導體封裝結構20b與前述之半導體封裝結構20a之差異在於，半導體封裝結構20b更包括第二圖案化保護層28。第二圖案化保護層28與第一圖案化保護層27相同，係可藉由微影蝕刻技術而形成，其係覆蓋至少部分的介電層23之第二表面232以及部分的第一圖案化導電層24。於本實施例中，第二圖案化保護層28具有二個開口281a、281b以暴露出部分的第一圖案化導電層24。其中，暴露的第一圖案化導電層24係可做為電性連接墊(或稱焊墊)之用。
在其他實施例中，根據不同的應用，亦可僅形成第二圖案化保護層28覆蓋至少部分的介電層23之第二表面232以及部分的第一圖案化導電層24，而沒有第一圖案化保護層27。
另外，在完成上述各階段的製程工序後，係可選擇性地進行切單製程，亦即係將大板面的複數個半導體封裝結構集合體切割為單一的半導體封裝結構。而在後續，還可藉由焊接製程將導電凸塊(或焊錫)設置於開口281a、281b而與其他的載板、基板、電路板或電氣元件形成電性連接(圖未示出)。
以下請再參照第6A圖以及第6B圖所述，以簡述本明明之半導體封裝結構的其他實施變化態樣。如第6A圖所示，半導體封裝結構20a與上述實施例之差異在於晶片21之第二金屬電極墊215a及215b係直接接觸於第一圖案化導電層24。換言之，上述實施例中，形成導電通孔26a、26b的步驟可以被省略。
再如第6B圖所示，半導體封裝結構20b與上述實施例之差異在於晶片21之第一金屬電極墊214a及214b係藉由導電通孔26c及26d而電性連接於第二圖案化導電層25。舉例說明，導電通孔26c及26d可以在如上述第3B圖設置暫時性貼附層92之後，進行電鍍工序製程而形成。
另外，在其他實施例中，第一圖案化保護層27及/或第二圖案化保護層28係可選擇性地覆蓋於第6A圖及第6B圖之第一圖案化導電層24或第二圖案化導電層25上，而有多種不同的實施 態樣變化。
綜上所述，相較於習知技術，本發明之半導體封裝結構具有下列特點：(1)省去了陶瓷基板以及利用打線接合技術的封裝結構，因此可提供更為薄形化的結構。(2)省去了材料為金的銲線以及導熱層的使用，可以降低封裝結構的成本。(3)導電柱係利用預先製作完成的銅柱、銅合金柱或其他導電金屬柱放置於暫時性貼附層的方式製作，可以改善傳統使用電鍍工法製作時的尺寸限制，也可避免電鍍時產生氣孔而導致均勻性不佳而影響電性品質的問題。(4)利用大板面的製程，一次性的針對超過單一晶圓的晶片(晶粒)數進行製程，而可提高產出速度。
以上所述僅為舉例性，而非為限制性者。任何未脫離本發明之精神與範疇，而對其進行之等效修改或變更，均應包括於後附之申請專利範圍中。

Claims (12)

  1. 一種半導體封裝結構，包含：一感測器晶片，具有相對之一第一面及一第二面，該第一面具有一感測區域及至少一第一金屬電極墊，該第二面具有至少一第二金屬電極墊；至少一導電柱，具有相對之一第一端及一第二端，該導電柱鄰設於該感測器晶片，且該導電柱之軸心方向與該感測器晶片之高度方向呈平行；一介電層，具有相對之一第一表面及一第二表面，且係包覆該感測器晶片及該導電柱，並至少暴露出該感測器晶片之該感測區域、該第一金屬電極墊、該第二金屬電極墊及該導電柱之該第一端及該第二端；一第一圖案化導電層，設置於該介電層之該第二表面，並電性連接該感測器晶片之該第二金屬電極墊與該導電柱之該第二端；以及一第二圖案化導電層，設置於該介電層之該第一表面，並電性連接該感測器晶片之該第一金屬電極墊與該導電柱之該第一端，並至少暴露出該感測器晶片之該感測區域；其中該感測器晶片係透過該第一金屬墊、該導電柱、該第一圖案化導電層及該第二圖案化導電層形成雙邊導通。
  2. 如請求項1所述之半導體封裝結構，更包含：至少一導電通孔，係設置於該感測器晶片之該第二金屬電極墊與該第一圖案化導電層之間，及/或設置於該感測器晶片之該第一金屬電極墊與該第二圖案化導電層之間。
  3. 如請求項1或2所述之半導體封裝結構，更包含：一圖案化保護層，係覆蓋於至少部分之該第一圖案化導電層，及/或覆蓋於至少部分之該第二圖案化導電層以及部分之該感測器晶片。
  4. 如請求項3所述之半導體封裝結構，其中該圖案化保護層更暴露出該晶片之該感測區域。
  5. 如請求項1所述之半導體封裝結構，其中該導電柱係為非電鍍工序所形成之銅柱、銅合金柱或其他導電金屬柱。
  6. 一種半導體封裝結構的製作方法，包含：提供一載板；於該載板之一表面設置一暫時性貼附層；將一感測器晶片，以其具有一感測區域及一第一金屬電極墊之一第一面接置於該暫時性貼附層上；將至少一導電柱，以其一第一端接置於該暫時性貼附層上，並且鄰近於該感測器晶片周圍；形成一介電層覆蓋該感測器晶片及該導電柱，並暴露出該感測器晶片之一第二面之至少一第二金屬電極墊及該導電柱之一第二端；形成一第一圖案化導電層以電性連接該導電柱之該第二端及該感測器晶片之該第二金屬電極墊；移除該暫時性貼附層及該載板，以暴露出該感測器晶片之該第一面及該導電柱之該第一端；以及形成一第二圖案化導電層以電性連接該導電柱之該第一端及該感測器晶片之至少一該第一金屬電極墊，並至少暴露出該感測器晶片之該感測區域，使該感測器晶片透過該第一金屬墊、該導電柱、該第一圖案化導電層及該第二圖案化導電層形成雙邊導通。
  7. 一種半導體封裝結構的製作方法，包含：提供一載板；於該載板之一表面設置一暫時性貼附層；將一感測器晶片，以其具有一感測區域及一第一金屬電極墊之一第一面接置於該暫時性貼附層上；將至少一導電柱，以其一第一端接置於該暫時性貼附層上，並且鄰近於該感測器晶片周圍；形成一介電層覆蓋該感測器晶片及該導電柱，並暴露出該感測器晶片之一第二面之至少一第二金屬電極墊及該導電柱之一第二端；移除該暫時性貼附層及該載板，以暴露出該感測器晶片之該第一面及該導電柱之該第一端；形成一第一圖案化導電層以電性連接該導電柱之該第二端及該感測器晶片之至少一該第二金屬電極墊；以及形成一第二圖案化導電層以電性連接該導電柱之該第一端及該感測器晶片之至少一該第一金屬電極墊，並至少暴露出該感測器晶片之該感測區域，使該感測器晶片透過該第一金屬墊、該導電柱、該第一圖案化導電層及該第二圖案化導電層形成雙邊導通。
  8. 如請求項7所述之製作方法，其中形成該第一圖案化導電層及該第二圖案化導電層的步驟係同時執行。
  9. 如請求項6或7所述之製作方法，更包含：形成至少一導電通孔，係設置於該感測器晶片之該第二金屬電極墊與該第一圖案化導電層之間，及/或設置於該感測器晶片之該第一金屬電極墊與該第二圖案化導電層之間。
  10. 如請求項6或7所述之製作方法，更包含：形成一圖案化保護層，係覆蓋至少部分之該第一圖案化導電層，及/或覆蓋於至少部分之該第二圖案化導電層以及部分之該感測器晶片。
  11. 如請求項10所述之製作方法，其中該圖案化保護層更暴露出該感測器晶片之該感測區域。
  12. 如請求項6或7所述之製作方法，其中該導電柱係為非電鍍工序所形成之銅柱、銅合金柱或其他導電金屬柱。
TW107140747A 2018-11-16 2018-11-16 半導體封裝結構及其製作方法 TWI680547B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
TW107140747A TWI680547B (zh) 2018-11-16 2018-11-16 半導體封裝結構及其製作方法
US16/676,541 US11552014B2 (en) 2018-11-16 2019-11-07 Semiconductor package structure and method of making the same
US17/719,457 US20220238425A1 (en) 2018-11-16 2022-04-13 Semiconductor package structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW107140747A TWI680547B (zh) 2018-11-16 2018-11-16 半導體封裝結構及其製作方法

Publications (2)

Publication Number Publication Date
TWI680547B true TWI680547B (zh) 2019-12-21
TW202021057A TW202021057A (zh) 2020-06-01

Family

ID=69582263

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107140747A TWI680547B (zh) 2018-11-16 2018-11-16 半導體封裝結構及其製作方法

Country Status (2)

Country Link
US (1) US11552014B2 (zh)
TW (1) TWI680547B (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201807762A (zh) * 2013-03-08 2018-03-01 史達晶片有限公司 形成用於扇出嵌入式晶圓級球柵陣列中的電源／接地面的嵌入式導電層的半導體裝置和方法
TW201814891A (zh) * 2016-09-20 2018-04-16 恆勁科技股份有限公司 基板結構及其製作方法
TW201826484A (zh) * 2016-08-22 2018-07-16 南韓商三星電機股份有限公司 扇出型半導體封裝

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SG120123A1 (en) * 2003-09-30 2006-03-28 Micron Technology Inc Castellated chip-scale packages and methods for fabricating the same
TWI313050B (en) * 2006-10-18 2009-08-01 Advanced Semiconductor Eng Semiconductor chip package manufacturing method and structure thereof

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201807762A (zh) * 2013-03-08 2018-03-01 史達晶片有限公司 形成用於扇出嵌入式晶圓級球柵陣列中的電源／接地面的嵌入式導電層的半導體裝置和方法
TW201826484A (zh) * 2016-08-22 2018-07-16 南韓商三星電機股份有限公司 扇出型半導體封裝
TW201814891A (zh) * 2016-09-20 2018-04-16 恆勁科技股份有限公司 基板結構及其製作方法

Also Published As

Publication number Publication date
US20200161234A1 (en) 2020-05-21
US11552014B2 (en) 2023-01-10
TW202021057A (zh) 2020-06-01

Similar Documents

Publication Publication Date Title
TWI392066B (zh) 封裝結構及其製法
US10128211B2 (en) Thin fan-out multi-chip stacked package structure and manufacturing method thereof
US8994193B2 (en) Semiconductor package including a metal plate, semiconductor chip, and wiring structure, semiconductor apparatus and method for manufacturing semiconductor package
TWI455213B (zh) 無外引腳封裝結構及其製作方法
TWI500130B (zh) 封裝基板及其製法暨半導體封裝件及其製法
TW201644024A (zh) 晶片封裝結構及其製造方法
TWI496258B (zh) 封裝基板之製法
TW201436132A (zh) 封裝基板、封裝基板製作方法及封裝結構
JP3651346B2 (ja) 半導体装置およびその製造方法
JP3823636B2 (ja) 半導体チップモジュール及びその製造方法
CN111199924B (zh) 半导体封装结构及其制作方法
TW201705426A (zh) 樹脂密封型半導體裝置及其製造方法
JPH10256417A (ja) 半導体パッケージの製造方法
TWI680547B (zh) 半導體封裝結構及其製作方法
TWI637536B (zh) 電子封裝結構及其製法
JP2008288481A (ja) 半導体装置およびその製造方法
KR100629887B1 (ko) 금속 칩스케일 반도체패키지 및 그 제조방법
TWI447872B (zh) 封裝結構、基板結構及其製法
TWI608579B (zh) 半導體結構及其製法
TWI590349B (zh) 晶片封裝體及晶片封裝製程
US20220238425A1 (en) Semiconductor package structure
TWI480986B (zh) 半導體封裝件及其製法
JP2004319792A (ja) 半導体装置及び半導体装置の製造方法
JPH1116947A (ja) 半導体パッケージ及びその製造方法
TWI594349B (zh) 半導體封裝載板及其製造方法