KR20060042872A - 반도체장치의 실장 방법 - Google Patents

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KR20060042872A
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semiconductor device
leads
solder
terminal portions
resin encapsulation
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KR1020050007781A
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후지오 이토
히로미치 스즈키
타카시 미와
토쿠지 토이다
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가부시끼가이샤 르네사스 테크놀로지
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Abstract

본 발명은 반도체장치의 실장방법에 관한 것으로서 수지봉합체의 이면으로부터 복수의 리드 각각의 일부를 노출 하는 것에 의해 구해진 복수의 단자부에 상기 수지봉합체의 이면보다 돌출하고 또한 용해 한 납땜재를 응고하여 형성된 납땜층을 가지는 반도체장치를 준비하는 (a) 공정과 배선 기판의 복수의 전극에 납땜 페이스트재를 공급하는 (b) 공정과 상기 복수의 전극의 납땜 페이스트재를 용해하여 상기 복수의 단자부와 상기 복수의 전극을 각각 접속하는 (c) 공정을 갖는 실장시에 있어서의 반도체장치의 납땜 박리불량을 억제하는 기술을 제공한다.

Description

반도체장치의 실장 방법{A METHOD OF SURFACE MOUNTING A SEMICONDUCTOR DEVICE}
도 1은 본 발명의 실시형태 1인 반도체장치의 외관 구조를 나타내는 모식적 평면도이다.
도 2는 본 발명의 실시 형태 1인 반도체장치의 외관 구조를 나타내는 모식적 저면도이다
도 3은 도 2의 일부를 확대한 모식적 저면도이다.
도 4는 본 발명의 실시 형태 1인 반도체장치의 내부 구조를 나타내는 도(수지봉합체의 상부를 제거한 상태의 모식적 평면도)이다.
도 5는 본 발명의 실시 형태 1인 반도체장치의 내부 구조를 나타내는 도(수지봉합체의 하부를 제거한 상태의 모식적 저면도)이다.
도 6은 본 발명의 실시 형태 1인 반도체장치의 내부 구조를 나타내는 도(a는 도 4의 a-a선을 따르는 모식적 단면도 ((b)는 도 4의 b-b선을 따르는 모식적 단면도)이다.
도 8은 본 발명의 실시 형태 1인 반도체장치의 제조에 사용되는 리드 프레임의 모식적 평면도이다.
도 9는 도 8의 일부를 확대한 모식적 평면도이다.
도 1O은 본 발명의 실시 형태 1인 반도체장치의 제조 공정(a는 칩 탑재 공정 b는 와이어본딩공정)을 나타내는 모식적 단면도이다.
도 11은 본 발명의 실시 형태 1인 반도체장치의 제조 공정중의 몰딩공정에 있어서 성형 금형에 리드 프레임을 위치 결정 한 상태를 나타내는 도(a는 리드 프레임 전체를 나타내는 모식적 단면도 b는 a의 일부를 확대한 모식적 단면도)이다.
도 12는 본 발명의 실시 형태 1인 반도체장치의 제조 공정에 있어서 몰딩공정 후의 수지봉합체를 나타내는 도(a는 모식적 평면도 b는 a의 모식적 단면도)이다.
도 13은 본 발명의 실시 형태 1인 반도체장치의 제조 공정중의 납땜층 형성 공정을 설명하기 위한도(a 및 b는 모식적 단면도)이다.
도 14는 도 13에 이어지는 납땜층 형성 공정을 설명하기 위한도(a 및 b는 모식적 단면도)이다.
도 15는 도 14에 이어지는 납땜층 형성 공정을 설명하기 위한도(a 및 b는 모식적 단면도)이다.
도 16은 본 발명의 실시 형태 1인 반도체장치의 제조 공정중의 개편화공정도를 나타내는 모식적 단면도이다.
도 17은 본 발명의 실시 형태 1인 반도체장치의 실장 공정을 나타내는 도( a b 및 c는 모식적 단면도)이다.
도 18은 납땜층의 두께와 실장 불량(실장 제품 비율)의 관계를 나타내는 도이다.
도 19는 본 발명의 실시 형태 1의 변형예인 반도체장치의 일부를 나타내는 모식적 단면도이다.
도 20은 본 발명의 실시 형태 1의 변형예인 반도체장치의 제조 공정에 있어서 성형 금형에 리드 프레임을 위치 결정 한 상태를 나타내는 모식적 단면도이다.
도 21은 본 발명의 실시 형태 2인 반도체장치의 제조 공정중의 납땜층 형성 공정을 설명하기 위한도(a 및 b는 모식적 단면도)이다.
도 22는 본 발명의 실시 형태 2인 반도체장치의 제조 공정중의 개편화공정도를 나타내는 모식적 단면도이다.
도 23은 본 발명의 실시 형태 3인 반도체장치의 외관 구조를 나타내는 모식적 저면도이다.
도 24는 본 발명의 실시 형태 3인 반도체장치의 내부 구조를 나타내는 도( a는 모식적 평면도 b는 모식적 단면도)이다.
도 25는 도 24b의 일부를 확대한 모식적 단면도이다.
<주요부위를 나타내는 도면부호의 설명>
1 반도체장치 2 반도체 칩
3 본딩 패드 4 접착재
5 리드 6 단자부
7 지지체 7a 적리드
8 본딩와이어 9 수지봉합체
10 납땜층 LF 리드 프레임
20 프레임 본체(지지체) 21 외틀부
22 내틀부
23 제품 형성 영역(디바이스 형성 영역)
25 성형 금형 25a 상형
25b 하형 26 캐버티
27 메탈 마스크 28 스퀴지(squeezee)
29a 시트 29b 납땜조
본 발명은 반도체장치의 실장 기술 및 반도체장치에 관계되어 특히 수지봉합체의 이면(실장면)으로부터 리드의 일부를 노출하는 것에 의해 구해지는 외부 단자를 가지는 반도체장치에 적용해 유효한 기술에 관한 것이다.
집적회로가 탑재된 반도체 칩을 수지 봉합하여 이루어지는 반도체장치에 있어서는 여러가지 패키지 구조의 것이 제안되어 제품화되고 있다. 그 중의 하나로 예를 들면 QFN(Quad Flatpack Non-Leaded Package ) 형으로 호칭되는 반도체장치가 알려져 있다. 이 QFN형 반도체장치는 반도체 칩의 전극과 전기적으로 접속된 리드를 외부 단자로서 수지봉합체의 이면으로부터 노출시킨 패키지 구조로 되어 있기 )때문에 반도체 칩의 전극과 전기적으로 접속된 리드를 수지봉합체의 측면으로부터 돌출시켜 소정의 형상으로 접어 구부려 성형한 패키지 구조 예를 들면 QFP (Quad Flatpack Package) 형으로 호칭되는 반도체장치와 비교하여 평면 사이즈의 소형화를 도모할 수가 있다.
QFN형 반도체장치는 그 제조에 있어서 리드 프레임이 사용된다. 리드 프레임은 금속판에 정밀 프레스에 의한 펀칭 가공이나 에칭 가공을 실시하여 소정의 패턴을 형성하는 것에 의해 제조된다. 리드 프레임은 외틀부 및 내틀부를 포함한 프레임 본체로 구획된 복수의 제품 형성 영역을 갖고 각 제품 형성 영역에는 반도체 칩을 탑재하기 위한 칩 지지체(탭 ; 다이 패드 ; 칩 탑재부)나 이 칩 지지체의 주위에 첨단부(일단부)를 임하게 하는 복수의 리드등이 배치되고 있다. 칩 지지체는 리드 프레임의 프레임 본체로부터 연재 하는 적리드에 의해 지지를 받고 있다. 리드는 그 일단부(첨단부)와 반대측의 타단부나 리드 프레임의 프레임 본체에 지지를 받고 있다.
이러한 리드 프레임을 사용하여 QFN형 반도체장치를 제조하는 경우 리드 프레임의 칩 지지체에 반도체 칩을 고정해 그 후 반도체 칩의 전극과 리드를 도전성의 와이어로 전기적으로 접속해 그 후 반도체 칩 와이어 칩 지지체 적리드등을 수지 봉합하여 수지봉합체를 형성해 그 후 리드 프레임의 불필요한 부분을 절단 제거한다.
QFN형 반도체장치의 수지봉합체는 대량생산에 매우 적합한 트랜스퍼·몰딩법(이송 성형법)에 의해 형성된다. 트랜스퍼·몰딩법에 의한 수지봉합체의 형성은 성형 금형(몰딩 금형)의 캐버티(수지 충전부)의 내부에 반도체 칩 ; 리드; 칩 지지체; 적리드 및 본딩와이어등이 배치되는바와같이 성형 금형 상형과 하형의 사이에 리드 프레임을 위치 결정 해 그 후 성형 금형의 캐버티의 내부에 열경화성 수지를 주입하는 것에 의해 행해진다.
또한 QFN형 반도체장치에 대해서는 예를 들면 일본국 특개2001-189410호 공보(특허 문헌 1)나 일본국 특허 제3072291호(특허 문헌 2)에 기재되어 있다.
[특허 문헌 1] 일본국 특개2001-189410호 공보
[특허 문헌 2] 일본국 특허 제3072291호
본 발명자는 QFN형 반도체장치에 대해서 검토한 결과 이하의 문제점을 찾아냈다.
QFN형 반도체장치는 다른 면실장형 전자 부품과 함께 배선 기판에 실장되어 예를 들면 휴대전화 ; 휴대형 정보처리 단말 기기 ; 휴대형 퍼스널·컴퓨터등의 소형 전자기기에 조립된다. QFN형 반도체장치 및 다른 면실장형 전자 부품의 실장은 생산성의 향상을 도모하기 위해 일반적으로 리플로 솔더링법으로 행해진다. 리플로솔더링법이라는 것은 배선 기판의 전극 패드(랜드 ; 풋 프린트 ; 접속용 단자부)에 스크린 인쇄등에 의해 미리 설치된 납땜 페이스트재를 용해하여 면실장형 전자 부품등을 일괄해 납땜 실장하는 방법이다.
이 실장 공정에 있어서 QFN형 반도체장치는 고온에 노출되기 때문에 반도체 칩을 봉합하고 있는 열경화성 수지(수지봉합체)의 경화 반응이 촉진하고 패키지(수지봉합체)에 휘어짐이 발생한다. 이 패키지의 휘어짐은 실장 후의 납땜 접합부(배선 기판의 전극 패드에 납땜층을 개재하여 QFN형 반도체장치의 단자부나 접합된 부분)에 응력을 발생시켜 배선 기판의 전극 패드로부터 QFN형 반도체장치의 외부 단 자가 박리되는 불편(납땜 박리 불량)의 요인이 된다.
QFN형 반도체장치에 있어서도 고성능화나 다기능화에 수반하는 다핀화에 의해 패키지 사이즈가 대형화하는 경향에 있지만 패키지 사이즈의 대형화에 수반해 전술의 실장시에 있어서의 패키지의 휘어짐량이 증가하기 때문에 특히 패키지 사이즈가 큰 QFN형 반도체장치에 있어서는 납땜 박리 불량이 발생하기 쉬워진다.
납땜 박리 불량은 배선 기판의 전극 패드와 QFN형 반도체장치의 외부 단자의 사이에 개재되는 납땜층의 두께(실장 후의 납땜층의 두께)를 두껍게 하는 것에 의해 억제하는 것이 가능하다. 실장 후의 납땜층의 두께를 두껍게 하는 방법으로서는 실장시의 납땜 페이스트재의 두께를 두껍게 하는 방법을 생각할 수 있다.
그러나 리플로솔더링법에서는 일반적으로 1개의 배선 기판에 QFN형 반도체장치와 함께 다른 면실장형 전자 부품도 일괄해 실장하기 때문에 QFN형 반도체장치의 실장 영역에 있어서의 납땜 페이스트재의 두께를 두껍게 했을 경우 다른 면실장형 전자 부품에 있어서의 납땜 페이스트재의 두께도 두꺼워져 버려 다른 면실장형 전자 부품 예를 들면 칩형 저항체나 칩형 콘덴서등의 칩형 전자 부품에 있어서 납땜의 표면장력에 의해 기립해 버리는 현상(칩 기립 현상(Chip Standing Phenomenon) 맨하탄 현상(Manhattan Phenomenaom) )이 일어나기 쉬워진다. 따라서 실장시의 납땜 페이스트재의 두께를 두껍게 해 QFN형 반도체장치의 납땜 박리 불량을 억제하는 것은 곤란하다.
거기서 본 발명자는 QFN형 반도체장치의 외부 단자에 주목해 본 발명을 이루었다.
본 발명의 목적은 실장시에 있어서의 반도체장치의 납땜 박리 불량을 억제하는 것이 가능한 기술을 제공하는 것에 있다.
본 발명의 목적은 반도체장치의 실장 제품 비율 향상을 도모하는 것이 가능한 기술을 제공하는 것에 있다.
본 발명의 상기 및 그 외의 목적과 신규 특징은 본 명세서의 기술 및 첨부 도면에 의해 밝혀질 것이다.
본원에 있어서 개시되는 발명 가운데 대표적이지만 개요를 간단하게 설명하면 아래와 같다.
(1) 반도체 장치의 실장 방법으로서 수지봉합체의 이면으로부터 복수의 리드의 각각의 일부를 노출하는 것에 의해 구해진 복수의 단자부에 상기 수지봉합체의 이면보다 돌출하고 또한 용해 한 납땜재를 응고하여 형성된 납땜층을 가지는 반도체장치를 준비하는 (a) 공정과
배선 기판의 복수의 전극에 납땜 페이스트재를 공급하는 (b) 공정과
상기 복수의 전극의 납땜 페이스트재를 용해하여 상기 복수의 단자부와 상기 복수의 전극을 각각 접속하는 (c) 공정을 가진다.
(2) 상기 수단 (1)에 기재의 반도체장치의 실장 방법에 있어서
상기(c) 공정은 상기 납땜 페이스트재와 함께 상기 복수의 단자부의 각각의 납땜층도 용해 한다.
(3) 상기 수단 (1)에 기재의 반도체장치의 실장 방법에 있어서
상기 납땜층은 상기 납땜층의 높이를 a ; 상기 납땜층의 폭을 b로 했을 때 a/b≤1/2의 원호형상으로 되어 있다.
(4) 반도체장치는 수지봉합체의 이면으로부터 복수의 리드의 각각의 일부를 노출하는 것에 의해 구해지는 복수의 단자부에 상기 수지봉합체의 이면보다 돌출하고 또한 용해 한 납땜재를 응고하여 형성된 납땜층을 가진다.
(5) 상기 수단 (4)에 기재의 반도체장치에 있어서
상기 납땜층은 상기 납땜층의 높이를 a; 상기 납땜층의 폭을 b로 했을 때 a/b≤1/2의 원호형상으로 되어 있다.
이하 도면을 참조해 본 발명의 실시의 형태를 상세하게 설명한다. 또한 발명의 실시의 형태를 설명하기 위한 전도에 있어서 동일 기능을 가지는 것은 동일 부호를 붙여 그 반복의 설명은 생략 한다.
(실시 형태 1)
본 실시 형태 1에서는 수지봉합체의 이면으로부터 리드의 일부를 노출시켜 외부 단자로서 사용하는 논리드형 반도체장치의 일종인 QFN형 반도체장치에 본 발명을 적용한 예에 대해서 설명한다.
도 1 내지 도 17은 본 발명의 실시 형태 1인 QFN형 반도체장치와 관계되는 도; 도 1은 반도체장치의 외관 구조를 나타내는 모식적 평면도(상면도); 도 2는 반도체장치의 외관 구조를 나타내는 모식적 저면도(하면도); 도 3은 도 2의 일부를 확대한 모식적 저면도; 도 4는 반도체장치의 내부 구조를 나타내는 도(수지봉합체 의 상부를 제거한 상태의 모식적 평면도); 도 5는 반도체장치의 내부 구조를 나타내는 도(수지봉합체의 하부를 제거한 상태의 모식적 저면도); 도 6은 반도체장치의 내부 구조를 나타내는 도(a는 도 4의 a-a선을 따르는 모식적 단면도 b는 도 4의 b-b선을 따르는 모식적 단면도); 도 7은 도 6a의 일부를 확대한 모식적 단면도 ; 도 8은 반도체장치의 제조에 사용되는 리드 프레임의 모식적 평면도; 도 9는 도 8의 일부를 확대한 모식적 평면도; 도 1O은 반도체장치의 제조 공정(a는 칩 탑재 공정 (b)는 와이어본딩공정)을 나타내는 모식적 단면도; 도 11은 반도체장치의 제조 공정중의 몰딩공정에 있어서 성형 금형에 리드 프레임을 위치 결정 한 상태를 나타내는 도(a는 리드 프레임 전체를 나타내는 모식적 단면도 b는 a의 일부를 확대한 모식적 단면도) ; 도 12는 반도체장치의 제조 공정에 있어서 몰딩공정 후의 상태를 나타내는 도(a는 모식적 평면도 b는 a의 모식적 단면도)이다.
도 13은 반도체장치의 제조 공정중의 납땜층 형성 공정을 설명하기 위한도(a 및 b는 모식적 단면도); 도 14는 도 13에 이어지는 납땜층 형성 공정을 설명하기 위한도(a 및 b는 모식적 단면도); 도 15는 도 14에 이어지는 납땜층 형성 공정을 설명하기 위한도(a 및 b는 모식적 단면도) ;도 16은 반도체장치의 제조 공정중의 개편화공정도를 나타내는 모식적 단면도; 도 17은 반도체장치의 실장 공정을 나타내는 도(a b 및 c는 모식적 단면도)이다.
본 실시 형태 1의 QFN형 반도체장치(1)는 도 4 ;도 5; 도 6(a,b)에 나타내는바와 같이 반도체 칩(2) 복수의 리드(5)로 이루어지는 제 1 내지 제 4의 리드군(5s) 칩 지지체(다이 패드; 탭 ;칩 탑재부, 7) 4개의 적리드(7a) 복수의 본딩와이 어(8) 및 수지봉합체(9) 등을 가지는 패키지 구조로 되어 있다. 반도체 칩(2) 제 1내지 제 4의 리드군(5s)의 복수의 리드(5) 칩 지지체(다이 패드 탭, 7) 4개의 적리드(7a) 및 복수의 본딩와이어(8) 등은 수지봉합체(9)에 의해 봉합되고 있다. 반도체 칩(2)은 칩 지지체(7)의 주면(상면)에 접착재(4)를 개재하여 접착 고정되고 칩 지지체(7)은 4개의 적리드(7a)와 일체적으로 형성되고 있다.
반도체 칩(2)은 도 4 및 도 5에 나타내는 바와 같이 그 두께 방향과 교차하는 평면 형상이나 방형 형상으로 되어 있어 본 실시 형태에서는 예를 들면 정방형으로 되어 있다. 반도체 칩(2)은 이것으로 한정되지 않지만 예를 들면 반도체 기판 이 반도체 기판의 주면에 형성된 복수의 트랜지스터 소자 상기 반도체 기판의 주면상에 있어서 절연층 배선층의 각각을 복수단쌓기 거듭한 다층 배선층; 이 다층 배선층을 덮도록 히여 형성된 표면 보호막(최종 보호막) 등을 가지는 구성으로 되어 있다. 절연층은 예를 들면 산화 실리콘막으로 형성되고 있다. 배선층은 예를 들면 알루미늄(Al) 또는 알루미늄 합금 또는 동(Cu) 또는 구리합금등의 금속막으로 형성되고 있다. 표면 보호막은 예를 들면 산화 실리콘막 또는 질화 실리콘막등의 무기 절연막 및 유기 절연막을 겹쳐 쌓은 다층막으로 형성되고 있다.
반도체 칩(2)은 도 4 도 5 및 도 6(a;b)에 나타내는 바와 같이 서로 반대 측에 위치 하는 주면(소자 형성면; 회로 형성면) (2x) 및 이면 (2y)를 갖고 반도체 칩(2)의 주면(2x)측에는 집적회로가 구성되고 있다. 집적회로는 주로 반도체 기판의 주면에 형성된 트랜지스터 소자 및 다층 배선층에 형성된 배선에 의해 구성되고 있다.
반도체 칩(2)의 주면(2x)에는 도 4 및 도 6(a;b)에 나타내는 바와 같이 복수의 본딩 패드(전극, 3)가 형성되고 있다. 복수의 본딩 패드(3)는 반도체 칩(2)의 각변을 따라 배치되고 있다. 복수의 본딩패드(3)는 반도체 칩(2)의 다층 배선층 가운데 최상층의 배선층에 형성되어 각각의 본딩패드(3)에 대응해 반도체 칩(2)의 표면 보호막에 형성된 본딩 개구에 의해 노출되고 있다.
수지봉합체(9)는 도 1 및 도 2에 나타내는 바와 같이 두께 방향과 교차하는 평면 형상이 방형 형상으로 되어 있고 본 실시 형태에서는 예를 들면 정방형으로 되어 있다. 수지봉합체(9)는 도 1 ; 도 2 및 도 6(a;b)에 나타내는 바와 같이 서로 반대 측에 위치 하는 주면(상면,9x) 및 이면(하면 실장면,9y)를 갖고 수지봉합체(9)의 평면 사이즈(외형 사이즈)는 반도체 칩(2)의 평면 사이즈(외형 사이즈)보다 커지고 있다.
수지봉합체(9)는 저응력화를 도모하는 목적으로 하여 예를 들면 페놀계 경화제 ; 실리콘 고무 및 필러등이 첨가된 피페닐계의 열경화성 수지로 형성되고 있다. 수지봉합체(9)의 형성 방법으로서는 대량생산에 매우 적합한 트랜스퍼·몰딩법을 이용하고 있다. 트랜스퍼·몰딩법이라는 것은 포트 ; 런너; 수지 주입 게이트 및 캐버티등을 갖춘 성형 금형(몰드 금형)를 사용하여 포트로부터 런너 및 수지 주입 게이트를 통해 캐버티의 내부에 열경화성 수지를 주입해 수지봉합체를 형성하는 방법이다.
수지 봉합형 반도체장치의 제조에 있어서는 복수의 제품 형성 영역(디바이스 형성 영역 제품 취득 영역)을 가지는 리드 프레임(다수개 취합 리드 프레임)을 사 용하여 각 제품 형성 영역에 탑재된 반도체 칩을 각 제품 형성 영역마다 수지 봉합하는 개별 방식의 트랜스퍼·몰딩법이나 복수의 제품 형성 영역을 가지는 리드 프레임을 사용하여 각 제품 형성 영역에 탑재된 반도체 칩을 일괄해 수지 봉합하는 일괄 방식의 트랜스퍼·몰딩법이 채용되고 있다. 본 실시 형태 1에서는 예를 들면 일괄 방식의 트랜스퍼·몰딩법을 채용하고 있다.
일괄 방식의 트랜스퍼·몰딩법의 경우 수지봉합체를 형성한 후 리드 프레임 및 수지봉합체는 예를 들면 다이싱에 의해 복수의 개편으로 분할된다. 따라서 본 실시 형태 1에 있어서 수지봉합체(9)는 그 주면(9x)과 이면(9y)의 외형 사이즈가 거의 동일하게 되어 있어 수지봉합체(9)의 측면(9z)은 그 주면(9x) 및 이면(9y)에 대해서 거의 수직으로 되어 있다.
제 1 내지 제 4의 리드군(5s)은 도 4 및 도 5에 나타내는 바와 같이 수지봉합체(9)의 4변에 대응하여 배치되어 각 리드군(5s)의 복수의 리드(5)는 반도체 칩(2)의 옆(수지봉합체(9)의 옆)과 동일 방향을 따라 배열되고 있다. 또 각 리드군(5s)의 복수의 리드(5)는 수지봉합체(9)의 측면(9z)측으로부터 반도체 칩(2)에 향하여 연재 하고 있다.
반도체 칩(2)의 복수의 본딩패드(3)는 제 1 내지 제 4의 리드군(5s)의 복수의 리드(5)와 각각 전기적으로 접속되고 있다. 본 실시 형태 1에 있어서 반도체 칩(2)의 본딩패드(3)와 리드(5)의 전기적인 접속은 본딩와이어(8)로 행해지고 있고 본딩와이어(8)의 일단부는 반도체 칩(2)의 본딩 패드(3)에 접속되어 본딩와이어(8)의 일단부와 반대측의 타단부는 반도체 칩(2)의 외측(주위)에 있어서 리드(5)에 접 속되고 있다. 본딩와이어(8)으로서는 예를 들면 금(Au) 와이어를 이용하고 있다. 또 본딩와이어(8)의 접속 방법으로서는 예를 들면 열압착에 초음파 진동을 병용 한 네일헤드본딩(볼본딩) 법을 이용하고 있다.
도 4 도 5 및 도 6(a;b)에 나타내는 바와 같이 각 리드군(5s)의 복수의 리드(5)는 복수의 리드(5a) 및 복수의 리드(5b)를 포함하고 있다. 리드(5a)는 수지봉합체(9)의 측면(9z)측(수지봉합체(9)의 측면(9z)의 근방)에 단자부(6a)를 가지는 구성으로 되어 있고 리드(5b)는 리드(5a)의 단자부(6a)보다 내측(반도체 칩(2)측)에 단자부(6b)를 가지는 구성으로 되어 있다. 즉 리드(5b)의 단자부(6b)는 리드(5a)의 단자부(6a)보다 수지봉합체(9)의 측면(9z,가장자리)로부터 멀어진 위치에 배치되고 있다.
도 6(a;b)에 나타내는 바와 같이 단자부(6a; 6b, 6)는 리드(5a ;5b, 5)와 일체로 형성되고 있어 단자부(6)를 제외한 리드(5)의 다른 부분의 두께는 단자부(6)보다 얇아지고 있다(단자부(6)의 두께>다른 분리부의 두께). 또 도 5에 나타내는 바와 같이 단자부(6a;6b,6)의 폭(6W)은 리드(5)의 일단부측(반도체 칩(2)에 가까운 변)과 반대측의 타단부측(수지봉합체(9)의 측면(9z)에 가까운 옆)에 있어서의 종단 분리부에서의 폭((5W))보다 넓어지고 있다.
도 4 및 도 5에 나타내는 바와 같이 각 리드군(5s)의 복수의 리드(5)는 리드(5a)와 리드(5b)가 서로 이웃하도록 리드(5a) 및 리드(5b)를 한방향을 따라(반도체 칩(2)의 옆 또는 수지봉합체(9)의 옆과 동일 방향을 따라) 교대로 반복해 배치한 구성으로 되어 있다.
도 2 도 3 및 도 6(a;b)에 나타내는 바와 같이 리드(5a;5b,5)의 단자부(6a;6b,6)는 수지봉합체(9)의 이면(9y)으로부터 노출해 외부 단자로서 이용되고 있다. 단자부(6)의 첨단부(수지봉합체(9)의 이면(9y)으로부터 노출하는 부분)에는 납땜층(10)이 설치되고 있다. 본 실시 형태 1의 반도체장치(1)는 이들의 단자부(6a;6b,6)를 배선 기판의 전극 패드(풋 프린트 랜드 접속부)에 납땜 하는 것에 의해 실장된다.
각 리드군(5s)에 있어서 복수의 리드(5)의 각각의 단자부(6)는 도 2 내지 도 6에 나타내는 바와 같이 수지봉합체(9)의 옆을 따라 지그재그 모양으로 2열배치되고 있다. 수지봉합체(9) 옆에 가장 가까운 1열째의 단자열은 단자부(6a)로 구성되고 1열째보다 내측에 위치 하는 2열째의 단자열은 단자부 (6b)로 구성되고 있다. 1열째의 단자부 (6a)의 배열 피치(P1) 및 2열째의 단자부(6b)의 배열 피치(P2, 도 3 참조)는 리드(5)의 타단부측의 종단부에 있어서의 배열 피치((5P2),도 5 참조)보다 넓어지고 있다.
본 실시 형태 1에 있어서 단자부 (6b)의 배열 피치(P2) 및 단자부 (6a)의 배열 피치(P1)는 예를 들면 650[㎛]정도이고 리드(5)의 타단부측의 종단부에 있어서의 배열 피치((5P2))는 예를 들면 650 [㎛]정도이다.
또 단자부(6a;6b,6)의 폭(6W,도 5 참조)은 예를 들면(30)0 [㎛]정도이고 리드(5a;5b,5)의 타단부측의 종단부에 있어서의 폭(5W,도 5 참조)은 예를 들면 200 [㎛]정도이다. ·
또 수지봉합체(9)의 측면(9z,가장자리)으로부터 내측(반도체 칩(2)측)으로 이간하는 단자부(6a)의 거리(L1,도 6 참조)는 예를 들면 250 [㎛]정도이고 수지봉합체(9)의 측면(9z,가장자리)로부터 내측(반도체 칩(2)측)으로 이간하는 단자부 (6b)의 거리(L2,도 6 참조)는 예를 들면 560 [㎛]정도이다.
또 단자부(6a;6b,6)의 두께는 예를 들면 125 [㎛]~150 [㎛]정도이고 단자부(6)를 제외한 리드(5)의 다른 부분의 두께는 예를 들면 65 [㎛]~75 [㎛]정도이다(6 a,b 참조).
본 실시 형태 1의 반도체장치(1)는 전술한 것처럼 수지봉합체(9)의 이면(9y)으로부터 노출하고 외부 단자로서 사용되는 단자부(6a)가 설치된 리드(5a)와 수지봉합체(9)의 이면(9y)으로부터 노출하고 외부 단자로서 사용되는 한편 단자부 (6a)보다 내측에 위치 하는 단자부(6b)가 설치된 리드(5b)를 갖고 리드(5a)와 리드(5b)는 서로 이웃하도록 하여 반도체 칩(2)의 옆(수지봉합체(9)의 옆)과 동일 방향을 따라 교대로 반복하여 배치되고 단자부(6a;6b,6)의 폭(6W)은 리드(5a;5b,5)의 타단부측의 종단부에 있어서의 폭(5W)보다 넓어지고 있다.
이러한 패키지 구조로 하는 것으로 리드(5a;5b,5)를 미세화해도 실장시의 신뢰성을 확보하기 위해서 필요한 단자부(6a;6b,6)의 면적을 확보할 수 있기 때문에 패키지사이즈를 바꾸는 일 없이 다핀화를 도모 할 수 있다.
도 4 내지 도 7(a;b)에 나타내는 바와 같이 복수의 리드(5a;5b,5)는 수지봉합체(9)의 측면(9z)측으로부터 반도체 칩(2)에 향하여 똑바르게 연장하고 있고 각각의 일단부측은 반도체 칩(2)의 외측에서 종단하여 각각의 타단부측은 수지봉합체(9)의 측면(9z)으로 종단 하고 있다. 본 실시 형태 1에 있어서 리드(5a)는 그 단자 부(6a)로부터 반도체 칩(2)에 향하여 연장하는 부분(지연 부분,5a1) (도 6a 참조)을 갖고 리드(5a)의 일단부측은 그 단자부(6a)보다 내측(반도체 칩(2)측)에서 종단 하고 있다. 리드(5b)의 일단부측은 그 단자부(6b)로 종단 하고 있다. 복수의 리드(5)는 일단부측의 종단부에서의 배열 피치(5P1,도 5 참조)와 타단부측의 종단부에서의 배열 피치(5P2,도 5 참조)가 거의 동일해지는 패턴으로 형성되고 있다.
도 5 및 도 6(a;b)에 나타내는 바와 같이 칩 지지체(7)의 평면 사이즈는 반도체 칩(2)의 평면 사이즈보다 작아지고 있다. 즉 본 실시 형태 1의 반도체장치(1)는 칩 지지체(7)의 평면 사이즈를 반도체 칩(2)의 평면 사이즈보다 작게 한 소위소탭 구조로 되어 있다. 소탭 구조는 평면 사이즈가 다른 여러종류의 반도체 칩을 탑재 할 수 있기 때문에 생산성의 합리화나 저비용화를 도모할 수가 있다. 또 칩 지지체(7)의 두께는 리드(5)의 단자부(6)의 두께보다 얇아지고 있어 단자부(6)를 제외한 리드(5)의 다른 부분의 두께와 거의 동일하게 되어 있다.
도 7에 나타내는 바와 같이 납땜층(10)은 수지봉합체(9)의 이면9y)보다 돌출하고 납땜층(10)의 높이 (a) 납땜층(10)의 폭을 (b)로 했을 때 a/b≤1/2의 원호형상으로 되어 있다. 이러한 원호형상의 납땜층(10)은 용해 한 납땜재를 응고하는 것에 의해 용이하게 형성할 수 있다. 납땜층(11)의 형성 방법으로서는 다음에 상세하게 설명하지만 단자부(6)에 설치된 납땜 페이스트재를 용해하여 형성하는 방법이나 용해 한 납땜재를 단자부(6)에 부착시켜 형성하는 방법(납땜 딥(dip)법) 등이 있다.
여기서 납땜층(10)의 원호형상 형상이라는 것은 납땜층(10)의 두께가 납땜층 (10)의 중앙부로부터 그 주변부로 향하여 서서히 얇아지는 형상 혹은 납땜층(10)의 중앙부의 두께가 그 주변부의 두께보다 두꺼운 형상을 의미한다.
다음에 반도체장치(1)의 제조에 사용되는 리드 프레임에 대해서 도 8 및 도 9를 이용해 설명한다.
도 8에 나타내는 바와 같이 리드 프레임(LF)은 예를 들면 외틀부(21) 및 내틀부(22)를 포함한 프레임 본체(지지체, 20)로 구획된 복수의 제품 형성 영역(디바이스 형성 영역; 제품 취득 영역,(23))을 행렬 형상에 배치한 다련구조로 되어 있다. 각 제품 형성 영역(23)에는 도 9에 나타내는 바와 같이 복수의 리드(5)로 이루어지는 제 1 내지 제 4의 리드군(5s)이 배치되고 있다. 제품 형성 영역(23)의 평면 형상은 방형 형상으로 되어 있고 제 1 내지 제 4의 리드군(5s)은 제품 형성 영역(23)을 둘러싸는 프레임 본체(20)의 4개의 부분에 대응하여 배치되고 있다. 각 리드군(5s)의 복수의 리드(5)는 복수의 리드(5a 및 5b)를 포함하고 리드(5a)와 리드(5b)가 서로 이웃하도록 리드(5a) 및 리드(5b)를 한방향을 따라 교대로 반복해 배치한 구성으로 되어 있다. 또 각 리드군(5s)의 복수의 리드(5)는 프레임 본체(20)의 대응하는 부분(외틀부(21); 내틀부(22))에 일체적으로 연결되고 있다. 또 각 리드군(5s)의 복수의 리드(5)는 본딩와이어와의 본딩능률을 높이기 때문에 각각의 와이어 접속부에 예를 들면 팔라듐(Pd)을 주성분으로 하는 도금층이 설치되고 있다.
리드 프레임(LF)을 제조하기에는 우선 판두께가 125 [㎛]~150 [㎛] 정도의 동(Cu) 또는 Cu합금 또는 철(Fe)-니켈(Ni) 합금등으로 이루어지는 금속판을 준비하고 리드(5)를 형성하는 지점의 한 면을 포토레지스트막으로 피복 한다. 또 단자부 (6)를 형성하는 곳은 양면을 포토레지스트막으로 피복 한다. 그리고 이 상태로 금속판을 물약에 의해 에칭하여 한 면이 포토레지스트막으로 피복된 영역의 금속판의 판두께를 예를 들면 반정도(65[㎛]~75[㎛])까지 얇게 한다(하프 에칭). 이러한 방법으로 에칭을 실시하는 것으로 양면 모두 포토레지스트막으로 피복되어 있지 않은 영역의 금속판은 완전하게 소실해 한 면이 포토레지스트막으로 피복된 영역에 두께 65 [㎛]~75 [㎛]정도의 리드(5)가 형성된다. 또 양면이 포토레지스트막으로 피복된 영역의 금속판은 물약에 의해 에칭되지 않기 때문에 에칭전과 같은 두께(125[㎛]~150[㎛])를 가지는 돌기 형상의 단자부(6)가 형성된다. 다음에 포토레지스트막을 제거하는 것에 의해 도 8 및 도 9에 나타내는 리드 프레임(LF)이 완성한다.
다음에 반도체장치(1)의 제조에 사용되는 성형 금형에 대해서 도 11(a;b)를 이용해 설명한다.
도 11(a;b)에 나타내는 바와 같이 성형 금형(25)은 이것으로 한정되지 않지만 상하로 분할된 상형(25a) 및 하형(25b)을 갖고 또 포트; 컬(cull)부 ; 런너; 수지 주입 게이트 ; 캐버티((26)) 에어 벤트(vent)등을 가지는 구성으로 되어 있다. 성형 금형(25)은 상형(25a)의 이음면과 하형(25b)의 이음면의 사이에 리드 프레임(LF)에 위치 결정 한다. 수지가 주입되는 캐버티(26)는 상형(25a)의 이음면과 하형(25b)의 이음면을 서로 마주 보게 했을 때 상형(25a) 및 하형(25b)에 의해 구성된다. 본 실시 형태 1에 있어서 성형 금형(25)의 캐버티(26)는 이것으로 한정되지 않지만 예를 들면 상형(25a)에 설치된 홈부와 하형(25b)에 의해 구성된다. 캐버티 (26)는 리드 프레임(LF)의 복수의 제품 형성 영역(23)을 일괄해 수납할 수 있는 평 면 사이즈로 되어 있다.
다음에 반도체장치(1)의 제조에 대해서 도 10 내지 도 16을 이용해 설명한다.
우선 도 8 및 도 9에 나타내는 리드 프레임(LF)을 준비하고 그 후 도 10a에 나타내는 바와 같이 각 제품 형성 영역(23)에 있어서 리드 프레임(LF)의 칩 지지체(7)에 접착재(4)를 개재하여 반도체 칩(2)을 접착 고정한다. 반도체 칩(2)의 접착 고정은 칩 지지체(7)의 주면과 반도체 칩(2)의 이면 (2y)이 서로 마주 보는 상태로 행해진다.
다음에 도 10b에 나타내는 바와 같이 각 제품 형성 영역(23)에 있어서 반도체 칩(2)의 주면 (2x)에 배치된 복수의 본딩 패드(3)와 복수의 리드(5a ; 5b,5 )를 복수의 본딩와이어(8)로 각각 전기적으로 접속한다.
다음에 도 11(a;b)에 나타내는 바와 같이 성형 금형(25) 상형(25a)과 하형(25b)의 사이에 리드 프레임(LF)을 위치 결정 한다.
리드 프레임(LF)의 위치 결정은 복수의 제품 형성 영역(23)이 1개의 캐버티 (26)의 내부에 위치 하는 상태 즉 각 제품 형성 영역(23)의 반도체 칩(2) 리드(5) 본딩와이어(8)등이나 1개의 캐버티 (26)의 내부에 위치 하는 상태로 행해진다.
또 리드 프레임(LF)의 위치 결정은 리드(5)의 단자부(6)를 이 단자부(6)와 서로 마주 보는 캐버티(26)의 내면에 접촉시킨 상태로 행해진다.
다음에 전술과 같이 리드 프레임(LF)을 위치 결정 한 상태로 성형 금형(25)의 포트로부터 칼부 런너 및 수지 주입 게이트를 통해 캐버티(26)의 내부에 예를 들면 열경화성의 수지를 주입하여 도 12(a;b)에 나타내는 수지봉합체(9)를 형성한다. 각 제품 형성 영역(23)의 반도체 칩(2) 복수의 리드(5) 복수의 본딩와이어(8)등은 도 12(a;b)에 나타내는 바와 같이 1개의 수지봉합체(9)에 의해 일괄 봉합된다. 또 각 제품 형성 영역(23)의 복수의 단자부(6)는 수지봉합체(9)의 이면(9y)으로부터 노출한다.
다음에 성형 금형(25)으로부터 리드 프레임(LF)을 취출하고 그 후 도 15b에 나타내는 바와 같이 각 제품 형성 영역(23)에 있어서 수지봉합체(9)의 이면(9y)으로부터 노출하는 단자부(6)의 표면에 납땜층(10)을 형성한다.
본 실시 형태 1에 있어서 납땜층(10)의 형성은 예를 들면 스크린 인쇄 기술을 이용한 리플로우법으로 실시한다. 구체적으로는 우선 도 13a에 나타내는 바와 같이 스크린 인쇄용의 메탈 마스크(27)를 준비한다. 메탈 마스크(27)는 복수의 개구부(27a)를 갖고 복수의 개구부 (27a)는 수지봉합체(9)의 이면(9y)으로부터 노출하는 복수의 단자부(6)에 대응하여 배치되고 있다.
다음에 수지봉합체(9)의 이면(9y)으로부터 노출하는 복수의 단자부(6)상에 메탈 마스크(27)의 복수의 개구부(27a)가 각각 위치하도록 메탈 마스크(27)를 위치 결정 해 도 13b에 나타내는 바와 같이 수지봉합체(9)의 이면(9y)에 메탈 마스크 (27)를 밀착시킨다.
다음에 메탈 마스크(27)상에 납땜 페이스트재(10a)를 도포해 그 후 도 14a에 나타내는 바와 같이 메탈 마스크(27)의 표면을 따라 스퀴지(squeegee,(28))를 접동시켜 도 14b에 나타내는 바와 같이 메탈 마스크(27)의 복수의 개구부(27a)안에 납 땜 페이스트재(10a)를 충전한다. 납땜 페이스트재(10a)로서는 적어도 미소한 납땜 입자와 플럭스를 혼련 한 납땜 페이스트재를 이용한다.
다음에 도 15a에 나타내는 바와 같이 수지봉합체(9)의 이면(9y)으로부터 메탈 마스크(27)를 제거해 그 후 예를 들면 수지봉합체(9)를 적외선 리플로우로에 반송해 납땜 페이스트재(10a)를 용해하여 그 후 응고시킨다. 이것에 의해 수지봉합체(9)의 이면(9y)으로부터 노출하는 복수의 단자부(6)의 각각의 표면에 수지봉합체(9)의 이면(9y)보다 돌출하는 원호형상의 납땜층(10)이 형성된다.
납땜층(10)의 두께(돌출량)는 메탈 마스크(27)의 두께나 개구부(27a)의 크기를 바꾸는 것에 의해 용이하게 조정할 수 있다.
다음에 도 16에 나타내는 바와 같이 리드 프레임(LF) 및 수지봉합체(9)를 예를 들면 다이싱에 의해 각 제품 형성 영역(23) 마다 분할하여 개편의 수지봉합체(9)를 형성한다. 이것에 의해 도 1 내지 도 7에 나타내는 반도체장치(1)가 거의 완성한다.
다음에 리플로솔더링법에 의한 반도체장치(1)의 실장 방법에 대해서 도 17을 이용해 설명한다.
우선 도 1 내지 도 7에 나타내는 반도체장치(1)를 준비하고 또 도 17a에 나타내는 배선 기판(실장 기판,(30))을 준비한다. 배선 기판(30)은 반도체장치(1)가나 실장되는 면에 반도체장치(1)의 복수의 단자부(6)에 대응하여 배치된 복수의 전극(풋 프린트 랜드 접속용 패드, (31))을 가지는 구성으로 되어 있다.
다음에 도 17a에 나타내는 바와 같이 배선 기판(30)의 복수의 전극(31)상에 납땜 페이스트재(32)를 예를 들면 스크린 인쇄법으로 배치하고 그 후 배선 기판(30)의 복수의 전극(31) 상에 반도체장치(1)의 복수의 단자부(6)가 각각 위치하도록 배선 기판(30)의 주면상에 반도체장치(1)를 배치해 그 후 납땜층(10) 및 납땜 페이스트재(32)를 용해하여 그 후 응고한다. 이것에 의해 반도체장치(1)의 단자부(6)는 배선 기판(30)의 전극(31)에 납땜층(33)에 의해 전기적으로 한편 기계적으로 접속되고 반도체장치(1)는 배선 기판(30)에 실장된다.
여기서 본 실시 형태 1에서는 다른 전자 부품에 대해서 설명을 생략 하고 있지만 QFN형 반도체장치(1)는 다른 면실장형 전자 부품과 함께 배선 기판에 실장되고 예를 들면 휴대전화 휴대형 정보처리 단말 기기 휴대형 퍼스널·컴퓨터등의 소형 전자기기에 조립된다. QFN형 반도체장치(1)및 다른 면실장형 전자 부품의 실장은 생산성의 향상을 도모하기 위해서 일반적으로 리플로솔더링법으로 행해진다.
이 실장 공정에 있어서 QFN형 반도체장치(1)는 고온에 노출되기 때문에 반도체 칩을 봉합하고 있는 열경화성 수지(수지봉합체(9))의 경화 반응이 촉진하고 패키지(수지봉합체(9))에 휘어짐이 생긴다. 이 패키지의 휘어짐은 도 17에 나타내는 실장 후의 납땜 접합부(배선 기판(30)의 전극 패드(31)에 납땜층(33)을 개재하여 QFN형 반도체장치(1)의 단자부(6)가 접합된 부분(34)에 응력을 발생시켜 배선 기판(30)의 전극 패드(31)로부터 QFN형 반도체장치(1)의 단자부(6)가 박리되는 불편(납땜 박리 불량)의 요인이 된다.
QFN형 반도체장치(1)에 있어서도 고성능화나 다기능화에 수반하는 다핀화에 의해 패키지사이즈가 대형화하는 경향에 있지만 패키지사이즈의 대형화에 수반해 전술의 실장시에 있어서의 패키지의 휘어짐량이 증가하기 때문에 특히 패키지사이즈가 큰 QFN형 반도체장치에 있어서는 납땜 박리 불량이 발생하기 쉬워진다.
납땜 박리 불량은 배선 기판(30)의 전극 패드(31)와 QFN형 반도체장치(1)의 단자부(6)의 사이에 개재되는 납땜층(33)의 두께(실장 후의 납땜층의 두께)를 두껍게 하는 것에 의해 억제할 수 있다. 실장 후의 납땜층(33)의 두께를 두껍게 하는 방법으로서는 실장시의 납땜 페이스트재(32, 도 17a 참조)의 두께를 두껍게 하는 방법을 생각할 수 있다. 그러나 리플로솔더링법에서는 일반적으로 1개의 배선 기판(30)에 QFN형 반도체장치(1)와 함께 다른 면실장형 전자 부품도 일괄해 실장하기 대문에 QFN형 반도체장치(1)의 실장 영역에 있어서의 납땜 페이스트재(32)의 두께를 두껍게 했을 경우 다른 면실장형 전자 부품에 있어서의 납땜 페이스트재의 두께도 두꺼워져 버려 다른 면실장형 전자 부품 예를 들면 칩형 저항체나 칩형 콘덴서등의 칩형 전자 부품에 있어서 납땜의 표면장력에 기립해 버리는 현상(칩 기립 현상 맨하탄 현상)이 일어나기 쉬워진다. 따라서 실장시의 납땜 페이스트재(32)의 두께를 두껍게 하여 QFN형 반도체장치(1)의 납땜 박리 불량을 억제하는 것은 곤란하다.
이것에 대해 본 실시 형태 1에서는 반도체장치(1)의 단자부(6)에 수지봉합체(9)의 이면(9y)보다 돌출하고 또한 용해 한 납땜재를 응고하여 형성된 원호형상의 납땜층(10)이 설치되고 있기 때문에 배선 기판(30)의 전극 패드(31)와 QFN형 반도체장치(1)의 단자부(6)의 사이에 개재되는 납땜층(33)의 두께(실장 후의 납땜층의 두께)를 선택적으로 두껍게 할 수가 있다. 따라서 다른 면실장형 전자 부품의 칩 기립 현상을 억제하면서 반도체장치(1)의 납땜 박리 불량을 억제할 수가 있다.
납땜층(10)의 형성 방법으로서는 도금법이 알려져 있지만 도금법에서는 20 ㎛정도의 두께가 한계이고 배선 기판(30)의 전극 패드(31)로부터 QFN형 반도체장치(1)의 단자부(6)가 박리되는 불편함 억제에 필요한 두께를 형성하는 것이 곤란하다. 이것에 대해 본 실시 형태 1과 같이 스크린 인쇄로 마련한 납땜 페이스트재를 용해하여 그 후 응고하여 납땜층(10)을 형성하는 방법에서는 메탈 마스크(27)의 두께 및 개구부(27a)의 크기를 바꾸는 것에 의해 납땜층(10)의 두께를 용이하게 형성할 수 있기 때문에 배선 기판(30)의 전극 패드(31)로부터 QFN형 반도체장치(1)의 단자부(6)가 박리되는 불편함 억제에 필요한 두께를 형성할 수 있다.
두께가 두꺼운 납땜층(10)을 형성하는 방법으로서는 납땜 볼을 용해하여 단자부(6)에 납땜 범프를 형성하는 방법이 있다. 이 경우 납땜층(10)의 두께를 두껍게 할 수 있지만 단자부(6)의 폭보다 납땜 범프의 폭쪽이 넓어지기 때문에 단자부(6)의 배열 피치를 좁게 했을 경우 서로 이웃하는 단자부(6) 사이에 있어서 납땜 브릿지가 발생하기 쉬워진다. 또 QFN형 반도체장치(1)의 실장 높이가 높아진다.
도 18은 단자부(6)가 0.5 ㎛피치로 배치된 QFN형 반도체장치에 있어서 납땜층의 두께와 실장 불량(실장 제품 비율)과의 관계를 나타내는 도이다.
도 18에 나타내는 바와 같이 납땜층(10)의 두께가 50 ㎛이하가 되면 실장시의 패키지 휘어짐에 기인하는 납땜 박리 불량이 일어나기 쉬워진다. 한편 납땜층(10)의 두께가 150 ㎛이상이 되면 납땜 브릿지가 발생하기 쉬워진다. 이것으로부터 납땜층(10)은 납땜층(10)의 높이(a) 납땜층(10)의 폭을 b로 했을 때 a/b≤1/2의 원 호형상으로 형성하는 것이 바람직하다.
이와 같이 본 실시 형태 1에 의하면 QFN형 반도체장치(1)의 실장시에 있어서의 납땜 박리 불량을 억제할 수 있다.
또 QFN형 반도체장치(1)의 실장시에 있어서의 납땜 브릿지 불량을 억제할 수 있다.
또 실장시에 있어서의 납땜 박리 불량 및 납땜 브릿지 불량을 억제할 수 있으므로 QFN형 반도체장치(1)의 실장 제품 비율 향상을 도모 할 수 있다.
또 납땜 브릿지 불량을 억제할 수 있으므로 QFN형 반도체장치(1)의 다핀화를 도모 할 수 있다.
덧붙여 본 실시 형태 1에서는 납땜층(10) 및 납땜 페이스트재(32)를 용해하여 QFN형 반도체장치(1)를 실장하는 예에 대해서 설명했지만 납땜층(10)보다 융점이 낮은 납땜 페이스트재를 사용하여 납땜층(10)을 용해 하지 않고 납땜 페이스트재만을 용해하여 QFN형 반도체장치(1)를 실장해도 괜찮다. 이 경우에 있어서도 실시 형태 1과 같은 효과를 얻을 수 있다.
도 19 및 도 20은 본 발명의 실시 형태 1의 변형예인 QFN형 반도체장치와 관계되는 도이고 도 19는 QFN형 반도체장치의 일부를 나타내는 모식적 단면도 도 20은 반도체장치의 제조 공정에 있어서 성형 금형에 리드 프레임을 위치 결정 한 상태를 나타내는 모식적 단면도이다.
도 19에 나타내는 바와 같이 리드(5)의 단자부(6)는 수지봉합체(9)의 이면(9y)보다 돌출하고 있고 납땜층(10)은 단자부(6)의 접합면 및 측면을 덮도록 하여 형성되고 있다. 수지봉합체(9)의 이면(9y)보다 돌출하는 단자부(6)는 몰딩공정에 있어서 도 20에 나타내는 바와 같이 리드 프레임(LF)의 이면과 하형(25b)의 이음면의 사이에 시트(29a)가 개재하는 상태로 성형 금형(25)에 리드 프레임(LF)을 위치 결정 하는 것에 의해 형성할 수 있다. 시트(29a)로서는 예를 들면 몰딩시의 가열 온도에 견디고 성형 금형의 형태 조임력(클램프(clamp)력 삽입력)로 압착하는 것이 가능한 수지제의 것을 사용한다.
단자부(6)의 접합면 및 측면을 덮는 납땜층(10)은 수지봉합체(9)의 이면(9y)으로부터 단자부(6)가 돌출하는 상태로 단자부(6)의 접합면에 실시 형태 1과 같은 방법으로 납땜 페이스트재(32)를 설치하고 그 후 납땜 페이스트재(32)를 용해 하는 것에 의해 형성할 수 있다.
이러한 본변형예에 있어서도 전술의 실시 형태 1과 같은 효과를 얻을 수 있다. 또 반도체장치(1)를 실장한 후 배선 기판(30)의 전극 패드(31)와 반도체장치(1)의 단자부(6)의 접합부(34)에 있어서의 납땜층은 반도체장치(1)의 단자부(6)의 측면을 덮는 형상으로 되기 때문에 접합부(34)의 접합 강도를 높이는 것이 가능하다.
(실시 형태 2)
전술의 실시 형태 1에서는 납땜 페이스트재(32)를 용해하여 단자부(6)에 납땜층(10)을 형성하는 예에 대해서 설명했지만 본 실시 형태 2에서는 용해 한 납땜재를 단자부(6)에 부착시켜 납땜층을 형성하는 납땜 딥법에 대해서 도 21 및 도 22를 이용해 설명한다.
도 21은 반도체장치의 제조 공정중의 납땜층 형성 공정을 설명하기 위한 도( a 및 b는 모식적 단면도)이고 도 22는 반도체장치의 제조 공정중의 개편화공정도를 나타내는 모식적 단면도이다.
전술의 실시 형태 1과 같은 방법으로 수지봉합체(9)까지 형성한 후 도 21a에 나타내는 바와 같이 납땜조(29b)안에 용해 상태로 설치된 용해 납땜재(10b)에 단자부(6)를 차례차례 접촉시켜 단자부(6)에 용해 납땜(10b)를 부착시켜 그 후 용해 납땜재(10b)를 응고시킨다. 이것에 의해 도 21b에 나타내는 바와 같이 수지봉합체(9)의 이면(9y)으로부터 노출하는 복수의 단자부(6)의 각각의 표면에 수지봉합체(9)의 이면(9y)보다 돌출하는 원호형상의 납땜층(10)이 형성된다. 납땜층(10)의 두께(돌출량)는 단자부(6)가 납땜조(28) 안의 용해 납땜재(10b)에 접촉하고 있는 시간을 바꾸는 것에 의해 용이하게 조정할 수 있다.
다음에 도 22에 나타내는 바와 같이 리드 프레임(LF) 및 수지봉합체(9)를 예를 들면 다이싱에 의해 각 제품 형성 영역(23) 마다 분할하여 개편의 수지봉합체(9)를 형성한다. 이것에 의해 본 실시 형태 2의 반도체장치가 거의 완성한다.
이와 같이 본 실시 형태 2에 있어서도 a(납땜층의 높이) /b(납땜층의 폭)≤1/2의 원호형상의 납땜층(10)을 형성할 수가 있기 때문에 전술의 실시 형태 1과 같은 효과를 얻을 수 있다.
(실시 형태 3)
도 23 내지 도 25는 본 발명의 실시 형태 3인 반도체장치와 관계되는 도이고 도 23은 반도체장치의 외관 구조를 나타내는 모식적 저면도; 도 24는 반도체장치의 내부 구조를 나타내는 도(a는 모식적 평면도 b는 모식적 단면도); 도 25는 도 24 b의 일부를 확대한 모식적 단면도이다.
도 23 및 도 24에 나타내는 바와 같이 본 실시 형태 3의 반도체장치(40)는 수지봉합체(9)의 각변을 따라 복수의 리드(41)를 배치한 패키지 구조로 되어 있고 복수의 리드(41)의 각각은 본딩와이어(8)가 접속되는 와이어 접속면과 반대측의 이면이 수지봉합체(9)의 이면으로부터 노출해 외부 단자로서 이용되고 있다.
복수의 리드(41)의 각각의 이면에는 도 25에 나타내는 바와 같이 전술의 실시 형태 1과 동일하게 a(납땜층의 높이) /b(납땜층의 폭)≤1/2의 원호형상의 납땜층(10)이 형성되고 있다.
이와 같이 구성된 반도체장치(40)에 있어서도 전술의 실시 형태 1과 같은 효과를 얻을 수 있다.
이상 본 발명자에 의해 된 발명을 상기 실시의 형태에 근거해 구체적이게 설명했지만 본 발명은 상기 실시의 형태로 한정되는 것은 아니고 그 요지를 일탈하지 않는 범위 에 있어서 여러 가지 변경 가능한 것은 물론이다.
예를 들면 본 발명은 수지봉합체의 이면으로부터 리드의 일부를 노출시켜 외부 단자로서 사용하는 논리드형 반도체장치의 일종인 SON형 반도체장치에 있어서도 적용할 수 있다.
본원에 있어서 개시되는 발명 가운데 대표적인 것에 의해 구해지는 효과를 간단하게 설명하면 아래와 같다.
본 발명에 의하면 실장시에 있어서의 반도체장치의 납땜 박리 불량을 억제할 수 있다
본 발명에 의하면 반도체장치의 실장 제품 비율 향상을 도모 할 수 있다.

Claims (13)

  1. 수지봉합체의 이면으로부터 복수의 리드의 각각의 일부를 노출하는 것에 의해 구해진 복수의 단자부에 상기 수지봉합체의 이면보다 돌출하고 또한 용해 한 납땜재를 응고하여 형성된 납땜층을 가지는 반도체장치를 준비하는 (a) 공정과,
    배선 기판의 복수의 전극에 납땜 페이스트재를 공급하는 (b) 공정과,
    상기 복수의 전극의 납땜 페이스트재를 용해하여 상기 복수의 단자부와 상기 복수의 전극을 각각 접속하는 (c) 공정을 가지는 것을 특징으로 하는 반도체장치의 실장 방법.
  2. 청구항 1에 기재의 반도체장치의 실장 방법에 있어서
    상기 (c) 공정은 상기 납땜 페이스트재와 함께 상기 복수의 단자부의 각각의 납땜층도 용해 하는 것을 특징으로 하는 반도체장치의 실장 방법.
  3. 청구항 1에 기재의 반도체장치의 실장 방법에 있어서,
    상기 납땜층은 상기 납땜층의 높이를 a 상기 납땜층의 폭을 b로 했을 때 a/b≤1/2의 원호형상으로 되어 있는 것을 특징으로 하는 반도체장치의 실장 방법.
  4. 청구항 1에 기재의 반도체장치의 실장 방법에 있어서,
    상기 복수의 단자부의 각각은 상기 수지봉합체의 이면으로부터 돌출하고,
    상기 복수의 단자부의 각각의 납땜층은 상기 각각의 단자부의 측면을 덮도록 하여 형성되고 있는 것을 특징으로 하는 반도체장치의 실장 방법.
  5. 청구항 1에 기재의 반도체장치의 실장 방법에 있어서,
    상기 복수의 리드는 상기 수지봉합체의 측면을 따라 배치되고 있는 것을 특징으로 하는 반도체장치의 실장 방법.
  6. 청구항 1에 기재의 반도체장치의 실장 방법에 있어서,
    상기 복수의 단자부는 상기 수지봉합체의 측면을 따라 배치된 복수의 제 1의 단자부와 상기 제 1의 단자부보다 내측에 배치된 복수의 제 2의 단자부를 포함하고,
    상기 복수의 제 1 및 제 2의 단자부는 상기 복수의 리드의 배열 방향을 따라 상기 제 1 및 제 2의 단자부를 반복하여 배치한 배열로 이루어져 있는 것을 특징으로 하는 반도체장치의 실장 방법.
  7. 청구항 6에 기재의 반도체장치의 실장 방법에 있어서,
    상기 복수의 리드는 상기 수지봉합체의 측면을 따라 배치된 복수의 제 1의 리드와 상기 복수의 제 1의 리드간에 배치된 복수의 제 2의 리드를 포함하고,
    상기 복수의 제 1의 리드의 각각은 상기 제 1의 단자부를 포함하고,
    상기 복수의 제 2의 리드의 각각은 상기 제 2의 단자부를 포함하는 것을 특 징으로 하는 반도체장치의 실장 방법.
  8. 수지봉합체의 이면으로부터 복수의 리드의 각각의 일부를 노출하는 것에 의해 구해지는 복수의 단자부에 상기 수지봉합체의 이면보다 돌출하고 또한 용해 한 납땜재를 응고하여 형성된 납땜층을 가지는 것을 특징으로 하는 반도체장치.
  9. 청구항 8에 기재의 반도체장치에 있어서,
    상기 납땜층은 상기 납땜층의 높이를 a 상기 납땜층의 폭을 b로 했을 때 a/b≤1/2의 원호형상으로 되어 있는 것을 특징으로 하는 반도체장치.
  10. 청구항 8에 기재의 반도체장치에 있어서,
    상기 복수의 단자부의 각각은 상기 수지봉합체의 이면으로부터 돌출하고,
    상기 복수의 단자부의 각각의 납땜층은 상기 각각의 단자부의 측면을 덮도록 하여 형성되고 있는 것을 특징으로 하는 반도체장치.
  11. 청구항 8에 기재의 반도체장치에 있어서,
    상기 복수의 리드는 상기 수지봉합체의 측면을 따라 배치되고 있는 것을 특징으로 하는 반도체장치.
  12. 청구항 8에 기재의 반도체장치에 있어서
    상기 복수의 단자부는 상기 수지봉합체의 측면을 따라 배치된 복수의 제 1의 단자부와 상기 제 1의 단자부보다 내측에 배치된 복수의 제 2의 단자부를 포함하고,
    상기 복수의 제 1 및 제 2의 단자부는 상기 복수의 리드의 배열 방향을 따라 상기 제 1 및 제 2의 단자부를 반복하여 배치한 배열로 이루어져 있는 것을 특징으로 하는 반도체장치.
  13. 청구항 12에 기재의 반도체장치에 있어서,
    상기 복수의 리드는 상기 수지봉합체의 측면을 따라 배치된 복수의 제 1의 리드와 상기 복수의 제 1의 리드간에 배치된 복수의 제 2의 리드를 포함하고,
    상기 복수의 제 1의 리드의 각각은 상기 제 1의 단자부를 포함하고
    상기 복수의 제 2의 리드의 각각은 상기 제 2의 단자부를 포함하는 것을 특징으로 하는 반도체장치.
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