CN108807321A - 封装结构及其制作方法 - Google Patents

封装结构及其制作方法 Download PDF

Info

Publication number
CN108807321A
CN108807321A CN201710468981.6A CN201710468981A CN108807321A CN 108807321 A CN108807321 A CN 108807321A CN 201710468981 A CN201710468981 A CN 201710468981A CN 108807321 A CN108807321 A CN 108807321A
Authority
CN
China
Prior art keywords
layer
insulating seal
line layer
connection pad
chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201710468981.6A
Other languages
English (en)
Inventor
徐宏欣
陈裕纬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Powertech Technology Inc
Original Assignee
Powertech Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Powertech Technology Inc filed Critical Powertech Technology Inc
Publication of CN108807321A publication Critical patent/CN108807321A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Abstract

本发明提供一种封装结构及其制作方法。封装结构包括绝缘密封体、黏着层、第一线路层、芯片、多个导电结构、介电层及第二线路层。绝缘密封体具有第一表面及第二表面。黏着层、芯片、导电结构及至少一部分的第一线路层嵌入在绝缘密封体中。另外至少一部分的第一线路层嵌入在黏着层中。第一线路层包括多个第一接垫及多个第二接垫。包含多个连接端子的芯片设置于黏着层上。导电结构电性连接至第一接垫。介电层设置于绝缘密封体的第二表面上。第二线路层电性连接至导电结构及连接端子。

Description

封装结构及其制作方法
技术领域
本发明涉及一种封装结构及其制作方法，尤其涉及具有模封互连基板(moldedinterconnect substrate，MIS)形成于其中的一种封装结构及一种制造方法。
背景技术
为使电子产品设计达到轻薄短小，半导体封装技术也跟着日益进展，以发展出符合小体积、重量轻、高密度以及在市场上具有高竞争力等要求的产品。因此，小型化封装结构同时维持流程简化已成为本领域的技术人员的一大挑战。
发明内容
本发明提供一种封装结构及其制作方法，有效地减小其尺寸和制造成本。
本发明提供一种封装结构。封装结构包括绝缘密封体、黏着层、第一线路层、芯片、多个导电结构、介电层及第二线路层。绝缘密封体具有第一表面及相对于第一表面的第二表面。黏着层嵌入在绝缘密封体中。第一线路层具有嵌入在绝缘密封体中的至少一部分和嵌入在黏着层中的另外至少一部分。第一线路层包括多个第一接垫以及多个第二接垫。芯片设置于黏着层上并嵌入在绝缘密封体中。芯片包括通过绝缘密封体的第二表面所暴露出的多个连接端子。导电结构嵌入在绝缘密封体中。导电结构电性连接至第一接垫。绝缘密封体的第二表面暴露出导体结构的顶表面。介电层设置于绝缘密封体的第二表面上。第二线路层嵌入在介电层中且电性连接至导电结构及连接端子。介电层暴露出第二线路层的顶表面。
本发明提供一种封装结构的制作方法，其至少包括以下步骤。提供载体基板(carrier substrate)。在载体基板上形成第一线路层。第一线路层包括多个第一接垫和多个第二接垫。在第一接垫上形成多个导电结构。在载体基板上依次形成黏着层和芯片。在载体基板上形成绝缘密封体。第一线路层的至少一部分嵌入在绝缘密封体中，并且第一线路层的另外至少一部分嵌入在黏着层中。绝缘密封体的厚度减小，以使绝缘密封体的第一表面黏附至载体基板上，并且相对于第一表面的绝缘密封体的第二表面暴露出导电结构的顶表面及芯片的多个连接端子。在绝缘密封体上形成第二线路层。第二线路层电性连接至导电结构和芯片的连接端子。在绝缘密封体上形成介电层，以密封第二线路层。介电层暴露出第二线路层的顶表面。自绝缘密封体的第一表面移除载体基板。
基于上述，本发明的封装结构包括形成在其中的模封互连基板(moldedinterconnect substrate，MIS)。因此，可以减小封装结构的厚度，从而达成封装结构的小型化。此外，由于利用黄光微影(photolithography)和镀制程(plating process)代替传统的激光钻孔(laser drilling)制程制作在模封互连基板中的导电通孔/柱体，可确保封装结构的制作流程的简单性。因此，可有效地降低总体制作成本。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1A至图1J为依据本发明一实施例的封装结构的制作流程剖面示意图。
图2A至图2H为依据本发明另一实施例的封装结构的制作流程剖面示意图。
附图标记说明
10、20：封装结构
100：载体基板
200：第一线路层
200a：第一接垫
200b：第二接垫
202：导电结构
202a：顶表面
300：黏着层
300a：底表面
400：芯片
400a：主动表面
402：连接端子
500：绝缘密封体
500a：第一表面
500b：第二表面
600、600’：第二线路层
600a、600’a：顶表面
602：第三接垫
604：柱体
700：介电层
700a：顶表面
800：电子装置
802：主体
804：导电元件
900：导电端子
OP：开口
W1、W2、W3、W4：宽度
具体实施方式
图1A至图1J为依据本发明一实施例的封装结构10的制作流程剖面示意图。
参照图1A，提供载体基板100。载体基板100包括金属载体基板、玻璃载体基板或硅晶圆基板。举例来说，在本实施例中，可利用金属载体基板作为载体基板100。在其他实施例所利用的载体基板的其它材料也可用于本实施例中。在载体基板100上形成第一线路层200。在一些实施例中，在载体基板100上形成第一线路层200可以通过例如无电镀制程(electroless plating process)、化学镀制程(chemical plating process)、热蒸镀制程(thermal evaporation process)或溅射制程(sputtering process)。举例来说，可以通过上述方法在载体基板100上形成金属层(未示出)。之后，可以在金属层上进行黄光微影制程(photolithography)来图案化金属层，以形成第一线路层200。第一线路层200的材料包括铜、锡、金、镍、焊料或其它导电材料。第一线路层200包括多个第一接垫200a和多个第二接垫200b。第一接垫200a围绕第二接垫200b。举例来说，第一接垫200a可以形成在周边区域中，而第二接垫200b可以形成在主动区域/芯片贴附区域中。值得注意的是，第一线路层200还包括在图1A的剖面图中未示出的多条迹线。
多个导电结构202形成在第一接垫200a之上，并且电性连接至第一接垫200a。导电结构202的材料包括铜、锡、金、镍、焊料或其它导电材料。在一些实施例中，导电结构202的侧壁基本上是直的。另外，每个导电结构202可以是单层结构或多层结构。在一些实施例中，每个导电结构202可以是由铜、金、镍或焊料所形成的单层结构。在一些替代的实施例中，每个导电结构202可以是由铜焊料或铜镍焊料等所形成的多层结构。
在一些实施例中，导电结构202可以是导电柱。导电柱可通过黄光微影制程和镀制程来形成。举例来说，当通过黄光微影制程和镀制程形成导电柱时，第一接垫200a可以作为晶种层。然而，本发明并不限于此。在一些替代的实施例中，可以在第一接垫200a上形成额外的晶种层。在载体基板100上形成光罩(未示出)。光罩包括对应于晶种层(第一接垫200a)的多个开口。也就是说，开口暴露出第一接垫200a的一部分。之后，通过镀制程将导电结构202填充至光罩的开口中。镀制程例如是电镀(electro-plating)、无电镀(electroless-plating)、浸渍电镀(immersion plating)等。此后，移除光罩，以形成多个导电柱(导电结构202)。替代地，导电柱可以通过取放制程(pick-and-place process)来形成。举例来说，可以采用取放工具。取放工具拣取预制的导电柱(例如金柱、铜柱、镍柱等)，并将预制的导电柱放置在相应的第一接垫200a上。如图1A所示，每个第一接垫200a的宽度W1大于每个导电结构202的宽度W2。举例来说，每个第一接垫200a的宽度W1可以在145μm至175μm的范围内，并且每个导电结构202的宽度W2可以相应地在80μm至120μm之间的范围内。
参照图1B，在载体基板100上依次形成黏着层300和芯片400。在一些实施例中，在由第一接垫200a和导电结构202所界定的区域中形成黏着层300和芯片400。举例来说，如图1B所示，导电结构202可围绕芯片400和黏着层300。黏着层300重迭并密封第二接垫200b。换句话说，第二接垫200b嵌入在黏着层300中。在一些实施例中，黏着层300可以是晶粒贴附胶层(die attach film，DAF)，以暂时地增强载体基板100和芯片400之间的黏附性。然而，在一些替代实施例中，为了增强芯片400在后续制程中自载体基板100的剥离性(releasibility)，可在载体基板100上设置离型层(未示出)，也即设置在第一线路层200/黏着层300和载体基板100之间。离型层例如是光热转换(light to heat conversion，LTHC)剥离层或其他适合的剥离层。
芯片400例如是特用积体电路(Application-Specific Integrated Circuit，ASIC)。在一些实施例中，芯片400可用于执行逻辑应用。然而，本发明并不限于此。也可以使用其它适合的主动装置作为芯片400。芯片400包括主动表面400a和形成在主动表面400a上的多个连接端子402。连接端子402可以是利用例如铜、金、镍或焊料的导电材料所形成的导电凸块。如图1B所示，芯片400的主动表面400a面朝上。
参照图1C，在载体基板100上形成绝缘密封体500。举例来说，第一线路层200的至少一部分嵌入在绝缘密封体500中，并且第一线路层200的另外至少一部分嵌入在黏着层300中。在一些实施例中，绝缘密封体500密封第一接垫200a、导电结构202、黏着层300以及芯片400。换句话说，在此步骤期间，绝缘密封体500完全地覆盖芯片400的主动表面400a和导电结构202的顶表面202a。黏着层300、芯片400、第一接垫200a以及导电结构202嵌入在绝缘密封体500中。绝缘密封体500可以包括通过模塑制程(molding process)设置在载体基板100上的模塑化合物(molding compound)。模塑制程包括例如压塑模封制程(compression molding process)。在一些替代实施例中，绝缘密封体500可由绝缘材料所形成，例如环氧树脂(epoxy)或其它适合的树脂。
参照图1D，绝缘密封体500的厚度减小。举例来说，将绝缘密封体500减薄，直到暴露出导电结构202的顶表面202a和连接端子402。举例来说，如图1D所示，减薄后的绝缘密封体500包括第一表面500a以及相对于第一表面500a的第二表面500b。第一表面500a黏附至载体基板100上，而第二表面500b暴露出导电结构202的顶表面202a和芯片400的连接端子402。在一些实施例中，导电结构202的顶表面202a、连接端子402的顶表面以及绝缘密封体500的第二表面500b为共面(coplanar)。减薄制程(thinning process)可通过例如机械研磨、化学机械研磨(Chemical-Mechanical Polishing，CMP)、蚀刻或其它适合的方法来达成。
参照图1E，在绝缘密封体500上形成第二线路层600，以使第二线路层600电性连接至导电结构202及芯片400的连接端子402。类似于第一线路层200以及导电结构202，第二线路层600可通过黄光微影制程和镀制程来形成。第二线路层600的材料包括铜、锡、金、镍、焊料或其它导电材料。在一些实施例中，第二线路层600包括多个第三接垫602以及在第三接垫602上的多个柱体604。第三接垫602可对应于导电结构202以及芯片400的连接端子402而形成。之后，在第三接垫602上形成柱体604。如图1E所示，每个第三接垫602的宽度W3大于每个柱体604的宽度W4。
参照图1F，在绝缘密封体500的第二表面500b上形成介电层700，以密封第二线路层600。换句话说，在此步骤期间，介电层700完全地覆盖第二线路层600的顶表面600a(柱体604)，以使第二线路层600嵌入在介电层700中。在一些实施例中，介电层700可以被称为焊罩(solder mask)。介电层700的原料例如包括模塑化合物、环氧树脂或其它适合的树脂。然而，本发明并不限于此。也可以使用其它适合的介电材料作为介电层700。在一些实施例中，介电层700可通过例如压塑模封制程的模塑制程来形成。
参照图1G，介电层700的厚度减小。举例来说，将介电层700减薄，直到暴露出第二线路层600的顶表面600a(柱体604)。减薄制程可通过例如机械研磨、化学机械研磨、蚀刻或其它适合的方法来达成。由于介电层700被研磨，在一些实施例中，介电层700的顶表面700a与第二线路层600的顶表面600a共面。
参照图1H，自绝缘密封体500的第一表面500a移除载体基板100。举例来说，黏着层300和绝缘密封体500可通过化学蚀刻与载体基板100分离。替代地，如上所述，离型层(未示出)可设置在载体基板100上，也即设置在绝缘密封体500/黏着层300/第一线路层200以及载体基板100之间。因此，可将例如紫外线激光、可见光或热能等外部能量施加至离型层，以使黏着层300和绝缘密封体500从载体基板100剥离。如图1H所示，黏着层300的底表面300a与绝缘密封体500的第一表面500a为共面。绝缘密封体500的第一表面500a暴露出第一接垫200a，并且黏着层300的底表面300a暴露出第二垫200b。在一些实施例中，如图1H所示的结构可以称作为模封互连基板(molded interconnect substrate，MIS)。
参照图1I，在介电层700上形成多个电子装置800。每个电子装置800包括主体802和多个导电元件804。导电元件804将主体802电性连接至第二线路层600。举例来说，导电元件804可对应于柱体604设置，以使电子装置800电性连接至第二线路层600。电子装置800可以例如是晶体管(transistors)、二极管(diodes)、电阻器(resistors)、电容器(capacitors)、电感器(inductors)或天线等。
参照图1J，在绝缘密封体500的第一表面500a上形成多个导电端子900，以形成封装结构10。举例来说，导电端子900可形成在第一接垫200a和第二接垫200b上，以使导电端子900电性连接至第一线路层200。在一些实施例中，导电端子900例如是焊球的导电凸块。然而，本发明并不限于此。其它可能的形式和形状也可作为导电端子900。导电端子900可通过植球制程(ball placement process)和回焊制程(reflow process)来形成。
参照图1J，封装结构10包括模封互连基板。因此，可减小封装结构10的厚度，从而达成封装结构的小型化。此外，由于利用黄光微影制程及镀制程制作模封互连基板的第一线路层200、导电结构202与第二线路层600，可确保封装结构10制作流程的简单性。因此，整体制作成本降低。
图2A至图2H为依据本发明另一实施例的封装结构20的制作流程剖面示意图。
图2A至图2H的实施例类似于图1A至图1J的实施例，故相似的元件以相同的标号表示，并在此不再赘述。本实施例与图1A至图1J的实施例的主要差异在于，介电层700的形成方法。图2A至图2D所示出的制作步骤类似于图1A至图1D，故在此不再赘述。然而，在图1A中是以金属载体基板作为载体基板100为例。在图2A中的载体基板100可以例如是玻璃载体基板或硅晶圆基板。值得注意的是，可利用金属载体基板或由其他适合的材料所制成的载体基板作为载体基板100，但不限于此。
参照图2E，第二线路层600’包括多个第三接垫和/或电性连接至第三接垫的多个重布线层(redistribution layers，RDLs)。参照图2F，在绝缘密封体500上形成介电层700。介电层700包括暴露出第二线路层600’的一部分的多个开口OP。举例来说，介电层700覆盖第二线路层600’的第三接垫和/或重布线层，而介电层700的开口OP暴露出第二线路层600'的第三接垫的一部分。在一些实施例中，开口OP暴露出第二线路层600’的顶表面600’a。如图2F所示，介电层700的顶表面700a的高度高于第二线路层600’的顶表面600’a的高度。在一些实施例中，可在绝缘密封体500和第二线路层600’上形成介电材料层(未示出)。之后，进行黄光微影制程以图案化介电材料层，以形成具有开口OP的介电层700。
图2G至图2H的制作步骤类似于图1H至图1J，故在此不再赘述。参照图2H，封装结构20包括模封互连基板。因此，可减小封装结构20的厚度，从而达成封装结构的小型化。此外，由于利用黄光微影制程及镀制程制作模封互连基板的第一线路层200、导电结构202与第二线路层600’，可确保封装结构20制作流程的简单性。因此，整体制作成本降低。
综上所述，本发明的封装结构包括形成在其中的模封互连基板(moldedinterconnect substrate，MIS)。因此，可减小封装结构的厚度，从而达成封装结构的小型化。此外，由于利用黄光微影和镀制程代替传统的激光钻孔制程制作在模封互连基板中的导电通孔/柱体，可确保封装结构的制作流程的简单性。因此，可有效地降低总体制作成本。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视权利要求所界定者为准。

Claims (10)

1.一种封装结构，其特征在于，包括：
绝缘密封体，具有第一表面及相对于所述第一表面的第二表面；
黏着层，嵌入在所述绝缘密封体中；
第一线路层，具有嵌入在所述绝缘密封体中的至少一部分及嵌入在所述黏着层中的另外至少一部分，其中所述第一线路层包括多个第一接垫及多个第二接垫；
芯片，设置于所述黏着层上并嵌入在所述绝缘密封体中，其中所述芯片包括通过所述绝缘密封体的所述第二表面所暴露出的多个连接端子；
多个导电结构，嵌入在所述绝缘密封体中，其中所述导电结构电性连接至所述第一接垫，且所述绝缘密封体的所述第二表面暴露出所述导电结构的顶表面；
介电层，设置于所述绝缘密封体的所述第二表面上；以及
第二线路层，嵌入在所述介电层中，其中所述第二线路层电性连接至所述导电结构及所述连接端子，且所述介电层暴露出所述第二线路层的顶表面。
2.根据权利要求1所述的封装结构，其中所述第二线路层包括多个第三接垫及在所述第三接垫上的多个柱体，且每个所述第三接垫的宽度大于每个所述柱体的宽度。
3.根据权利要求1所述的封装结构，其中所述第二线路层的所述顶表面与所述介电层的顶表面共面，且所述介电层的所述顶表面形成为具有多个开口，以暴露出所述第二线路层的所述顶表面的至少一部分。
4.根据权利要求1所述的封装结构，还包括在所述绝缘密封体的所述第一表面上的多个导电端子以及设置于所述介电层上的多个电子装置，其中所述导电端子电性连接至所述第一线路层的所述第一接垫及所述第二接垫，所述电子装置电性连接至所述第二线路层。
5.根据权利要求1所述的封装结构，其中每个所述第一接垫的宽度大于每个所述导电结构的宽度，所述导电结构围绕所述芯片及所述黏着层，所述黏着层的底表面与所述绝缘密封体的所述第一表面共面。
6.一种封装结构的制作方法，其特征在于，包括：
提供载体基板；
在所述载体基板上形成第一线路层，其中所述第一线路层包括多个第一接垫及多个第二接垫；
在所述第一接垫上形成多个导电结构；
在所述载体基板上依次形成黏着层及芯片；
在载体基板上形成绝缘密封体，其中所述第一线路层的至少一部分嵌入在所述绝缘密封体中，且所述第一线路层的另外至少一部分嵌入在所述黏着层中；
所述绝缘密封体的厚度减小，以使所述绝缘密封体的第一表面黏附至所述载体基板，并且相对于所述第一表面的所述绝缘密封体的第二表面暴露出所述导电结构的顶表面及所述芯片的多个连接端子；
在所述绝缘密封体上形成第二线路层，其中所述第二线路层电性连接至所述导电结构及所述芯片的所述连接端子；
在所述绝缘密封体上形成介电层，以密封所述第二线路层，其中所述介电层暴露出所述第二线路层的顶表面；以及
自所述绝缘密封体的所述第一表面移除所述载体基板。
7.根据权利要求6所述的封装结构的制作方法，其中形成第二线路层的步骤包括：
在所述导电结构及所述芯片的所述连接端子上形成多个第三接垫；以及
在所述第三接垫上形成多个柱体，其中每个所述第三接垫的宽度大于每个所述柱体的宽度。
8.根据权利要求6所述的封装结构的制作方法，其中所述第二线路层的所述顶表面与所述介电层的顶表面为共面，在所述绝缘密封体上形成所述介电层的步骤包括：
在所述绝缘密封体及所述第二线路层上形成介电材料层；以及
图案化所述介电材料层以形成具有多个开口的所述介电层，其中所述介电层的所述开口暴露出所述第二线路层的所述顶表面。
9.根据权利要求6所述的封装结构的制作方法，还包括：
在所述绝缘密封体的所述第一表面上形成多个导电端子，其中所述导电端子电性连接至所述第一线路层的所述第一接垫及所述第二接垫；以及
在所述介电层上形成多个电子装置，其中所述电子装置电性连接至所述第二线路层。
10.根据权利要求6所述的封装结构的制作方法，其中每个所述第一接垫的宽度大于每个所述导电结构的宽度，所述导电结构围绕所述芯片及所述黏着层，所述黏着层的底表面与所述绝缘密封体的所述第一表面为共面。
CN201710468981.6A 2017-04-26 2017-06-20 封装结构及其制作方法 Pending CN108807321A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201715497210A 2017-04-26 2017-04-26
US15/497,210 2017-04-26

Publications (1)

Publication Number Publication Date
CN108807321A true CN108807321A (zh) 2018-11-13

Family

ID=64094405

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710468981.6A Pending CN108807321A (zh) 2017-04-26 2017-06-20 封装结构及其制作方法

Country Status (2)

Country Link
CN (1) CN108807321A (zh)
TW (1) TWI635587B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111199924A (zh) * 2018-11-16 2020-05-26 恒劲科技股份有限公司 半导体封装结构及其制作方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102044520A (zh) * 2009-10-14 2011-05-04 日月光半导体制造股份有限公司 封装载板、封装结构以及封装载板制作工艺
US20110285009A1 (en) * 2010-05-24 2011-11-24 Chi Heejo Integrated circuit packaging system with dual side connection and method of manufacture thereof
US20140170814A1 (en) * 2010-11-02 2014-06-19 Fujitsu Semiconductor Limited Ball grid array semiconductor device and its manufacture
CN105208763A (zh) * 2014-06-17 2015-12-30 矽品精密工业股份有限公司 线路结构及其制法
US20160300797A1 (en) * 2015-04-09 2016-10-13 Stats Chippac, Ltd. Double-Sided Semiconductor Package and Dual-Mold Method of Making Same

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104956228B (zh) * 2012-12-04 2017-05-03 雀巢产品技术援助有限公司 己酰甘氨酸作为增重和肥胖倾向的生物标志物
US20170005316A1 (en) * 2015-06-30 2017-01-05 Faraday&Future Inc. Current carrier for vehicle energy-storage systems

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102044520A (zh) * 2009-10-14 2011-05-04 日月光半导体制造股份有限公司 封装载板、封装结构以及封装载板制作工艺
US20110285009A1 (en) * 2010-05-24 2011-11-24 Chi Heejo Integrated circuit packaging system with dual side connection and method of manufacture thereof
US20140170814A1 (en) * 2010-11-02 2014-06-19 Fujitsu Semiconductor Limited Ball grid array semiconductor device and its manufacture
CN105208763A (zh) * 2014-06-17 2015-12-30 矽品精密工业股份有限公司 线路结构及其制法
US20160300797A1 (en) * 2015-04-09 2016-10-13 Stats Chippac, Ltd. Double-Sided Semiconductor Package and Dual-Mold Method of Making Same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111199924A (zh) * 2018-11-16 2020-05-26 恒劲科技股份有限公司 半导体封装结构及其制作方法

Also Published As

Publication number Publication date
TW201839922A (zh) 2018-11-01
TWI635587B (zh) 2018-09-11

Similar Documents

Publication Publication Date Title
US10128211B2 (en) Thin fan-out multi-chip stacked package structure and manufacturing method thereof
US10504835B1 (en) Package structure, semiconductor chip and method of fabricating the same
CN110034106B (zh) 封装结构及其制造方法
US11955459B2 (en) Package structure
US9716080B1 (en) Thin fan-out multi-chip stacked package structure and manufacturing method thereof
CN107919345B (zh) 芯片的叠层封装结构及叠层封装方法
US9831219B2 (en) Manufacturing method of package structure
CN107887346A (zh) 集成扇出型封装件
CN107180795A (zh) 包括电压调节器的集成扇出封装件及其形成方法
US8900993B2 (en) Semiconductor device sealed in a resin section and method for manufacturing the same
CN107393894A (zh) 整合扇出型封装
US11257747B2 (en) Semiconductor package with conductive via in encapsulation connecting to conductive element
CN102169841A (zh) 凹入的半导体基底和相关技术
CN103165477A (zh) 形成垂直互连结构的方法和半导体器件
US11195802B2 (en) Semiconductor package including shielding plate in redistribution structure, semiconductor package including conductive via in redistribution structure, and manufacturing method thereof
US11854984B2 (en) Semiconductor package and manufacturing method thereof
US20210358824A1 (en) Integrated fan-out package, package-on-package structure, and manufacturing method thereof
US20200135669A1 (en) Semicondcutor package and manufacturing method of semicondcutor package
US10177117B2 (en) Method for fabricating semiconductor package having a multi-layer molded conductive substrate and structure
CN111293112B (zh) 半导体封装和其制造方法
US20220293482A1 (en) Semiconductor device and manufacturing method thereof
CN106409813A (zh) 多元件封装体及其制备方法
CN108807321A (zh) 封装结构及其制作方法
US20220093526A1 (en) Semiconductor package with redistribution structure and manufacturing method thereof
US20190355687A1 (en) Package structure and fabricating method thereof

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20181113

WD01 Invention patent application deemed withdrawn after publication