TWI809366B - 微機電系統及其製作方法 - Google Patents

微機電系統及其製作方法 Download PDF

Info

Publication number
TWI809366B
TWI809366B TW110111657A TW110111657A TWI809366B TW I809366 B TWI809366 B TW I809366B TW 110111657 A TW110111657 A TW 110111657A TW 110111657 A TW110111657 A TW 110111657A TW I809366 B TWI809366 B TW I809366B
Authority
TW
Taiwan
Prior art keywords
bump
layer
conductive layer
low
opening
Prior art date
Application number
TW110111657A
Other languages
English (en)
Other versions
TW202139281A (zh
Inventor
吳凱第
鄭明達
呂文雄
楊挺立
林素妃
劉旭倫
李明機
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202139281A publication Critical patent/TW202139281A/zh
Application granted granted Critical
Publication of TWI809366B publication Critical patent/TWI809366B/zh

Links

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00015—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
    • B81C1/00023—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems without movable or flexible elements
    • B81C1/00095—Interconnects
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00015—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
    • B81C1/00134—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems comprising flexible or deformable structures
    • B81C1/00158—Diaphragms, membranes
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B26/00—Optical devices or arrangements for the control of light using movable or deformable optical elements
    • G02B26/08—Optical devices or arrangements for the control of light using movable or deformable optical elements for controlling the direction of light
    • G02B26/0816—Optical devices or arrangements for the control of light using movable or deformable optical elements for controlling the direction of light by means of one or more reflecting elements
    • G02B26/0833—Optical devices or arrangements for the control of light using movable or deformable optical elements for controlling the direction of light by means of one or more reflecting elements the reflecting element being a micromechanical device, e.g. a MEMS mirror, DMD
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B3/00—Devices comprising flexible or deformable elements, e.g. comprising elastic tongues or membranes
    • B81B3/0062—Devices moving in two or more dimensions, i.e. having special features which allow movement in more than one dimension
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B7/00—Microstructural systems; Auxiliary parts of microstructural devices or systems
    • B81B7/0006—Interconnects
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B7/00—Microstructural systems; Auxiliary parts of microstructural devices or systems
    • B81B7/02—Microstructural systems; Auxiliary parts of microstructural devices or systems containing distinct electrical or optical devices of particular relevance for their function, e.g. microelectro-mechanical systems [MEMS]
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00015—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
    • B81C1/00134—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems comprising flexible or deformable structures
    • B81C1/00166—Electrodes
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00388—Etch mask forming
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2201/00—Specific applications of microelectromechanical systems
    • B81B2201/04—Optical MEMS
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2203/00—Basic microelectromechanical structures
    • B81B2203/01—Suspended structures, i.e. structures allowing a movement
    • B81B2203/0127—Diaphragms, i.e. structures separating two media that can control the passage from one medium to another; Membranes, i.e. diaphragms with filtering function
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2203/00—Basic microelectromechanical structures
    • B81B2203/03—Static structures
    • B81B2203/0361—Tips, pillars
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B5/00—Optical elements other than lenses
    • G02B5/08—Mirrors
    • G02B5/0891—Ultraviolet [UV] mirrors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Chemical & Material Sciences (AREA)
  • Analytical Chemistry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Piezo-Electric Transducers For Audible Bands (AREA)
  • Micromachines (AREA)

Abstract

本發明實施例係關於一種製作凸塊或柱之方法，在該方法中：在一基板上方形成一凸塊下導電層；在該凸塊下導電層上方形成具有一第一開口及一第二開口之一第一光阻劑層；在該第一開口及該第二開口中形成一第一導電層以形成一第一低凸塊及一第二低凸塊；移除該第一光阻劑層；在該第二低凸塊上方形成具有一第三開口之一第二光阻劑層；在該第二低凸塊上在該第三開口中形成一第二導電層以形成具有大於該第一低凸塊之一高度之一高凸塊；及移除該第二光阻劑層。

Description

微機電系統及其製作方法
本發明實施例係有關微機電系統及其製作方法。
最近已發展出微機電系統(MEMS)裝置。MEMS裝置包含使用半導體技術製造以形成機械及電構件之裝置。MEMS裝置實施於壓力感測器、麥克風、致動器、鏡、加熱器及/或印表機噴嘴中。儘管用於形成MEMS裝置之現有裝置及方法已大體適於其預期目的，但其等尚未在所有方面完全令人滿意。
本發明的一實施例係關於一種製作凸塊或柱之方法，其包括：在一基板上方形成一凸塊下導電層；在該凸塊下導電層上方形成具有一第一開口及一第二開口之一第一光阻劑層；在該第一開口及該第二開口中形成一第一導電層以形成一第一低凸塊及一第二低凸塊；移除該第一光阻劑層；在該第二低凸塊上方形成具有一第三開口之一第二光阻劑層；在該第二低凸塊上在該第三開口中形成一第二導電層以形成具有大於該第一低凸塊之一高度之一高凸塊；及移除該第二光阻劑層。
本發明的一實施例係關於一種製作凸塊或柱之方法，其包括：在一基板上方形成墊電極；在該等墊電極上方形成一絕緣層；圖案化該絕緣層以部分暴露該等墊電極；在該絕緣層及該等經暴露墊電極上方形成一凸塊下導電層；形成在該凸塊下導電層上方之具有一第一開口及一第二開口之一第一光阻劑層；在該第一開口及該第二開口中形成一第一導電層以形成一第一低凸塊及一第二低凸塊；移除該第一光阻劑層；形成在該第二低凸塊上方之具有一第三開口之一第二光阻劑層；在該第二低凸塊上在該第三開口中形成一第二導電層以形成具有大於該第一低凸塊之一高度之一高凸塊；移除該第二光阻劑層；形成具有暴露該凸塊下導電層之一部分之一第四開口之一第三光阻劑層，該第三光阻劑層覆蓋該第一低凸塊及該高凸塊；在該凸塊下導電層之該經暴露部分上在該第四開口中形成一或多個導電層以形成一第三低凸塊；移除該第三光阻劑層；及移除未由該第一低凸塊、該第三低凸塊及該高凸塊覆蓋之該凸塊下導電層之部分。
本發明的一實施例係關於一種半導體裝置，其包括：一基板；及一第一凸塊結構，其安置(disposed)於該基板上方，其中：該第一凸塊結構包括安置於一凸塊下導電層上方且由Au或Au合金製成之具有一第一高度的一第一凸塊，且該凸塊下導電層包含由Ti或Ti合金製成之一下層及由Au或Au合金製成之一上層。
應理解，下文揭露提供用於實施本發明實施例之不同特徵之許多不同實施例或實例。下文描述組件及配置之特定實施例或實例以簡化本揭露。當然，此等僅為實例且並不意欲為限制性的。例如，元件之尺寸不限於所揭露之範圍或值，而是可取決於裝置之製程條件及/或所要性質。此外，在以下描述中，一第一構件形成於一第二構件上方或上可包含其中該第一構件及該第二構件形成為直接接觸之實施例，且亦可包含其中額外構件可經形成而介入該第一構件及該第二構件使得該第一構件及該第二構件可未直接接觸之實施例。為簡單及清楚起見，可按不同比例任意繪製各種構件。
此外，為便於描述，可在本文中使用諸如「在…下面」、「在…下方」、「下」、「在…上方」、「上」及類似者之空間相對術語來描述一個元件或構件與另一(些)元件或構件之關係，如圖中所繪示。空間相對術語旨在除圖中所描繪之定向之外亦涵蓋裝置在使用或操作中之不同定向。設備可以其他方式定向(旋轉90度或成其他定向)且可相應地同樣解釋本文中所使用之空間相對描述語。另外，術語「由…製成」可意謂「包括」或「由…組成」。在本揭露中，除非另有指示，否則A、B及C之至少一者意謂「A」、「B」、「C」、「A及B」、「A及C」、「B及C」或「A、B及C」，且並不意謂來自A之一者、來自B之一者及來自C之一者。關於一項實施例所描述之材料、組態、尺寸及製程可應用於其他實施例，且可省略其等之詳細描述。在本揭露中，片語「相同材料」或「不同材料」可意謂其中之大多數元素相同或不同。
根據本揭露之MEMS裝置或半導體裝置可為一電子束偏轉器、一電磁束偏轉器、一加速度計、一陀螺儀、一壓力感測器、一麥克風、一RF諧振器、一RF切換器或一超音波換能器之任一者。在一些實施例中，MEMS裝置包含一射束偏轉器，藉由該射束偏轉器，藉由嵌入於MEMS裝置中之一電子電路之一操作使一或多個電子或極紫外線(EUV)光射束偏轉。
圖1A及圖1B展示根據本揭露之一實施例之一MEMS裝置之示意性剖面圖。
如圖1A中所展示，MEMS裝置10包含其中形成一電子電路25之一電路基板20，及具有一凹槽35之一支撐基板30。在一些實施例中，一絕緣層40 (一接合層)安置於電路基板20與支撐基板30之間。在一些實施例中，絕緣層40係氧化矽層、氮化矽層或任何其他金屬氧化物或氮化物層之一或多者。在一些實施例中，一或多個貫穿孔60經安置而穿過電路基板20。在一些實施例中，在一平面圖中，貫穿孔60配置成一n×m矩陣，其中n及m係2或更大且等於或小於例如128之整數。電子電路25包含電晶體，包含諸如互補式金屬氧化物半導體(CMOS)裝置之半導體場效電晶體。在一些實施例中，電路基板20包含電子電路25，諸如由電子電路形成之一信號處理電路及/或一放大器電路。在一些實施例中，電路基板20係由結晶矽或任何其他合適半導體材料製成。
在一些實施例中，電路基板20之厚度在自約100 µm至約500 µm之一範圍內。在一些實施例中，支撐基板30之厚度在自約300 µm至約1500 µm之一範圍內。在一些實施例中，絕緣層40之厚度在自約500 nm至約5 µm之一範圍內，且在其他實施例中在自約1 µm至約2 µm之一範圍內。在一些實施例中，MEMS裝置之總厚度在自約500 µm至約2 mm之一範圍內，且在其他實施例中在自約600 µm至約1200 µm之一範圍內。
在一些實施例中，一或多個鈍化膜28形成於電路基板20之前表面上方。在一些實施例中，一或多個鈍化膜28包含氧化矽、氮化矽或有機膜。
在一些實施例中，第一導電層50形成於電路基板20之一前表面上且第二導電層55形成於支撐基板30之一背表面上，如圖1A中所展示。在一些實施例中，第一導電層50亦形成於貫穿孔60之一內壁之至少一部分及鈍化膜28上，且第二導電層55亦形成於貫穿孔60之內壁之至少一部分上。在一些實施例中，第一導電層50及/或第二導電層55包含Au、Ti、Cu、Ag及Ni或其等之合金之一或多個層。在一些實施例中，第一導電層50係形成於Ti層上之金(Au)層。在其他實施例中，第一及/或第二導電層由彼此不同之材料所製成之一個、兩個、三個、四個或五個層組成。例如，在一些實施例中，第一導電層50具有A/B/C/D/E、A/B/C/D、A/B/C、A/B或A (A/B意謂B在A上)之一分層結構，其中A、B、C、D及E之各者表示金屬或金屬材料。在其他實施例中，第一及/或第二導電層由兩個、三個、四個或五個層組成，其中相鄰層係由彼此不同之材料製成。在一些實施例中，第一導電層50之金屬或金屬層之各者具有在自約2 nm至約100 nm之一範圍內之一厚度。
在一些實施例中，如圖1A中所展示，絕緣層40與第二導電層55接觸且與電路基板20接觸。在其他實施例中，絕緣層40保持在腔35之底部處且第二導電層55未與電路基板20接觸。
在一些實施例中，在平面圖中，凹槽35具有一矩形(例如，方形)形狀。在一些實施例中，電路基板20及支撐基板30之至少一者係由結晶矽製成。
在一些實施例中，貫穿孔60之內側壁完全由第一導電層50及第二導電層55覆蓋。在一些實施例中，當使用一濺鍍方法形成第一及第二導電層時，導電層未均勻地形成於貫穿孔60之內側壁上。在一些實施例中，第一及/或第二導電層具有一楔形(tapered)形狀。在其他實施例中，第一及/或第二導電層之厚度在貫穿孔60內部實質上均勻。在一些實施例中，第一導電層50部分覆蓋貫穿孔60之內側壁。在其他實施例中，第一導電層50完全覆蓋貫穿孔60之內側壁。由於第二導電層55係從電路基板20之背側形成，故即使第一導電層50未完全覆蓋貫穿孔60之內側壁，貫穿孔60之內側壁仍由一導電材料完全覆蓋。由於第一及第二導電層彼此耦合且完全覆蓋貫穿孔之內側壁，故在將MEMS裝置用於電子束微影時，可抑制電子充電問題。
在一些實施例中，第二導電層55覆蓋MEMS裝置10之外側面之一部分，而第一導電層50未安置於外側面上。在一些實施例中，自第二導電層55之底部至頂部之距離等於或小於自第一導電層50之頂部至第二導電層55之底部之MEMS裝置之總厚度。在一些實施例中，自絕緣層40與電路基板20之間之介面至第二導電層55之頂端之距離大於零。換言之，第二導電層55完全覆蓋絕緣層40之側面。在一些實施例中，在外側面上之第二導電層55未與形成於鈍化層28上之第一導電層50接觸。在其他實施例中，外側面上之第二導電層55與形成於鈍化層28上之第一導電層50接觸。第二導電層55覆蓋在MEMS裝置10之外側面上改良散熱。
在一些實施例中，如圖1A中所展示，MEMS裝置10包含一或多個金屬柱90 (或金屬凸塊)。在一些實施例中，金屬柱90係由金、金合金、銀、銀合金、銅、銅合金或任何其他合適導電材料之一或多者製成。在一些實施例中，金屬柱90電耦合至電路25，如圖1B中所展示。如圖1B中所展示，一墊電極32形成於電路基板20中，電路基板20電連接至電子電路25。在一些實施例中，一或多個下伏導電層50A及50B形成於墊電極32與金屬柱90之間。在一些實施例中，金屬柱90具有彼此不同之高度。在一些實施例中，金屬柱90包含一或多個高柱90H及一或多個低柱90L，如圖1A中所展示。在一些實施例中，從第一導電層50之頂部開始之高柱90H之高度在自約30 µm至約100 µm之一範圍內。在一些實施例中，從第一導電層50之頂部開始之低柱90L之高度在自約20 µm至約50 µm之一範圍內。在一些實施例中，柱90之寬度在自約5 µm至約10 µm之一範圍內。
在一些實施例中，MEMS裝置10包含具有一或多個導電層之第二金屬柱95，該一或多個導電層形成於在MEMS裝置10之一周邊處形成之第一導電層50上。在一些實施例中，下伏導電層50A及50B用作第一導電層50。
圖2展示根據本揭露之一實施例之MEMS裝置10之一使用。在一些實施例中，MEMS裝置10用於一電子束或一電磁波微影。在一些實施例中，電子束(或EUV射線) 500係自電路基板20之前側輸入至MEMS裝置10。形成於電路基板20中之電子電路25獨立地控制施加至形成於孔60之各者之內壁上之導電層(例如，第一導電層50)的電壓。藉由調整施加至孔60中之導電層之電壓，電子束500之一部分通過孔60之一或多者且電子束500之一部分未通過孔60。通過孔之電子束之部分被引導至其上形成一光阻劑層之一晶圓或一基板。在一些實施例中，晶圓係一半導體晶圓。在一些實施例中，基板係用於一光遮罩(諸如一透明基板或一反射基板)。藉由控制電子電路，控制使電子束通過之孔之位置，且因此可在光阻劑圖案上繪製一所要形狀。
在一些實施例中，具有一較大高度之柱90H用作用於移除多餘電荷及過濾雜訊之一電極。在一些實施例中，具有一較小高度之柱90L用於引導(偏轉)電子束。在一些實施例中，第二柱95用作用於提供與一或多個其他裝置之一電連接之一電極。
圖3A至圖7B展示根據本揭露之一實施例之用於一MEMS裝置之一製作操作之各種階段的示意性剖面圖。應理解，可在圖3A至圖7B所展示之製程之前、期間及之後提供額外操作，且針對方法之額外實施例替換或消除下文所描述之一些操作。操作/製程之順序可為可互換的。關於圖1A至圖1B及圖2所描述之材料、組態、尺寸及製程可應用於以下實施例，且可省略其等之詳細描述。
如圖3A中所展示，在形成具有一電子電路之電路基板20之後，在電路基板上方形成一或多個平面電極100且形成一或多個鈍化層110。電極100電連接至形成於電路基板20中之電子電路。在一些實施例中，電路基板20包含結晶矽基板。在一些實施例中，在電極100上方在一或多個鈍化層110中形成一或多個開口。在一些實施例中，電極100係由Cu、Al、Au、Ni、Ag或其他合適導電材料之一或多個層製成。鈍化層110包含氮化矽、SiON、氧化矽、氮化鋁或有機材料。
接著，在除電極100以外之區中形成用於貫穿矽通路(through-silicon-via) (TSV)之一或多個孔120。TSV孔120對應於圖1A之孔60。TSV孔120係藉由一或多個微影及蝕刻操作形成。在一些實施例中，在一平面圖中，TSV孔120配置成一n×m矩陣(參見圖7A)，其中n及m係2或更大且等於或小於例如128之整數。在一些實施例中，從鈍化層110之頂部開始之TSV之深度在自約20 µm至約100 µm之一範圍內。在一些實施例中，深度經判定使得在隨後執行電路基板之背側之一薄化製程之後，暴露TSV孔120之底部。在一些實施例中，在平面圖中，TSV孔120之形狀係圓形的或矩形的(例如，方形)。在一些實施例中，TSV孔120係楔形的，其具有大於一底部之一開口。在一些實施例中，TSV孔120之在開口處之一直徑(或側之一長度)在自約100 nm至約10,000 nm之一範圍內。
接著，在電極100、鈍化層110上方且在TSV孔120內部形成一第一導電層130。接著，形成一填充層140以填充TSV孔120，如圖3B中所展示。第一導電層130具有與圖1A及圖1B中所展示之第一導電層50相同或類似之功能性。在一些實施例中，第一導電層130包含Au、Ti、Cu、Ag及Ni之一或多個層。在某些實施例中，將形成於Ti層上方之金層用作第一導電層130。在一些實施例中，Ti層之厚度在自約50 nm至約200 nm之一範圍內，且在其他實施例中在自約80 nm至約120 nm之一範圍內。在一些實施例中，金(Au)層之厚度在自約10 nm至約400 nm之一範圍內，且在其他實施例中在自約150 nm至約250 nm之一範圍內。在一些實施例中，填充層140包含氧化矽或任何其他合適絕緣材料。在一些實施例中，在第一導電層130上方形成一填充材料之一毯覆層，且接著執行一平坦化操作(諸如一化學機械拋光製程或一回蝕製程)以僅在TSV孔120內部留下填充材料，如圖3B中所展示。在其他實施例中，填充材料亦保留在電極100上方之一凹部分中。
接著，如圖3C中所展示，圖案化導電層130以在TSV孔120附近之鈍化層110上方形成一或多個開口而部分暴露鈍化層。接著，形成且圖案化一絕緣層以形成覆蓋開口之島狀絕緣圖案150。在一些實施例中，絕緣圖案150包含氮化矽。
進一步，如圖3D中所展示，在電路基板20之前表面(導電層130及圖案150形成於其上)上方形成一第一載體接合層160，且接著附接一第一載體基板165。在一些實施例中，第一載體基板165係一玻璃基板、一陶瓷基板、一半導體基板或一樹脂基板。在一些實施例中，第一載體接合層160包含有機材料、氧化矽或任何其他合適材料。
接著，藉由一研磨或一拋光(例如，CMP)操作來薄化電路基板20之背側。在一些實施例中，在薄化之後，電路基板20具有在自約20 µm至約100 µm之一範圍內之一剩餘厚度，且在其他實施例中，該剩餘厚度在自約40 µm至約60 µm之一範圍內。如圖3D中所展示，暴露填充於TSV孔120中之填充材料層140之底部。在其他實施例中，在薄化操作之後，將一第一載體基板165附接至電路基板20之前表面。
進一步，如圖3E中所展示，在電路基板20之經薄化背表面上形成一接合層170。接合層170具有與圖1A中所展示之接合層40相同或類似之功能性。在一些實施例中，接合層170包含藉由例如一CVD製程形成之氧化矽。
接著，如圖4A中所展示，製備一支撐基板30且透過接合層170 (氧化物融合接合)將其接合至電路基板20。在一些實施例中，支撐基板30係由結晶矽製成。在氧化物融合接合之後，移除第一載體基板165及第一載體接合層160，如圖4B中所展示。當第一載體接合層160係由有機材料製成時，藉由一濕式處理來移除第一載體基板165及第一載體接合層160。如圖4A中所展示，接合層170連接至TSV孔120中之填充材料層140。在一些實施例中，接合層170及填充材料層140係由相同材料製成。
在其他實施例中，接合層170形成於支撐基板30上或支撐基板30及電路基板20兩者上。在一些實施例中，在無接合層之情況下，支撐基板30之厚度在自約200 µm至約1.8 mm之一範圍內，且在其他實施例中，在自約500 µm至約750 µm之一範圍內。
接著，如圖4C中所展示，在電路基板20之前表面上方形成一第一硬遮罩層180且接著形成一第二硬遮罩層190。在一些實施例中，第一硬遮罩層180包含氧化矽且第二硬遮罩層190包含多晶矽或非晶矽。在一些實施例中，氧化矽硬遮罩層180係藉由一CVD製程形成，且接著執行一平坦化操作(諸如一CMP操作)。類似地，在一些實施例中，多晶矽硬遮罩層190係藉由化學氣相沉積 (CVD)形成，且接著視情況執行一CMP操作。在一些實施例中，多晶矽硬遮罩層190之厚度在自約30 µm至約70 µm之一範圍內。
接著，藉由使用一或多個微影及蝕刻操作，圖案化第二硬遮罩層190及第一硬遮罩層180以在電極100上方形成一或多個開口200，如圖4D中所展示。在一些實施例中，開口200之大小大於在鈍化層110中在電極100上方形成之開口之大小。此外，在一些實施例中，絕緣圖案150在開口200中部分暴露，如圖4D中所展示。
接著，如圖5A中所展示，在開口200中形成一或多個導電層210 (柱90)。在一些實施例中，導電層包含藉由一鍍覆操作(電鍍或無電式電鍍)形成之金或金合金(例如，AuCu及AuNi)。在一些實施例中，經鍍覆導電層210之厚度在自約20 µm至約50 µm之一範圍內。在一些實施例中，經鍍覆導電層210之厚度(高度)小於第二硬遮罩層190之頂部，如圖5A中所展示。
進一步，如圖5B中所展示，藉由一遮罩圖案220覆蓋一或多個電極100上方之鍍覆層210。在一些實施例中，遮罩圖案220包含一光阻劑圖案。接著，在導電鍍覆層210上方形成一額外導電層215 (柱90H)。在一些實施例中，額外導電層215係藉由一鍍覆操作(電鍍或無電式電鍍)形成。在一些實施例中，額外導電層215係由與經鍍覆導電層210相同之材料製成，且包含金或金合金(例如，AuCu、AuNi)。在其他實施例中，額外導電層215係由不同於經鍍覆導電層210之一材料製成。接著，移除光阻劑圖案220，如圖5C中所展示。
在一些實施例中，額外導電層215之厚度在自約10 µm至約30 µm之一範圍內。在一些實施例中，經鍍覆導電層210及額外導電層215之總厚度(高度)小於第二硬遮罩層190之頂部，如圖5C中所展示。經鍍覆導電層210對應於圖1A中所展示之低柱90L，且層210及215之組合對應於圖1A之高柱90H。
接著，如圖6A中所展示，在電路基板20之前側上方形成一第二載體接合層305，且接著經由第二載體接合層305將一第二載體基板300附接至電路基板20之前側。在一些實施例中，第二載體基板300係一玻璃基板、一陶瓷基板、一半導體基板或一樹脂基板。在一些實施例中，第二載體接合層305包含有機材料、氧化矽或任何其他合適材料。
接著，垂直地倒置整個基板，且接著圖案化支撐基板30之背側以形成一凹槽35。在一些實施例中，凹槽35係藉由使用一遮罩圖案310之一或多個微影及蝕刻操作而形成。在一些實施例中，遮罩圖案310係由一光阻劑製成。
在一些實施例中，蝕刻操作包含電漿乾式蝕刻或濕式蝕刻。在一些實施例中，接合層170用作用於形成凹槽35之一蝕刻停止層。當使用一電漿乾式蝕刻製程形成凹槽35時，電漿蝕刻實質上停止在接合層170處，且因此可防止電漿對形成於電路基板20中之電子電路之損壞。
在一些實施例中，在凹槽蝕刻停止在接合層170處之後，藉由一或多個乾式蝕刻或濕式蝕刻操作進一步蝕刻接合層170。在一些實施例中，接合層之蝕刻相對於電路基板20 (例如，Si)具有一高選擇性。例如，接合層之蝕刻速率係電路基板20之蝕刻速率之10倍或更大。在一些實施例中，當接合層170係由氧化矽製成時，執行使用HF或緩衝HF之一濕式蝕刻製程以抑制對形成於電路基板20中之電子電路之損壞。在移除接合層170時，當填充材料層140係由與接合層170相同之材料(例如，氧化矽)製成時，TSV孔120中之填充材料層140亦被移除。當填充材料層140係由不同於接合層170之一材料(例如，氮化矽)製成時，執行一額外蝕刻操作(諸如一濕式蝕刻操作)以移除填充材料層140。
在自TSV孔120移除填充材料層140之後，在凹槽35內部形成一第二導電層320，如圖6B中所展示。
在一些實施例中，如圖6B中所展示，第二導電層320經形成而與形成於TSV孔120之各者之內壁上之第一導電層130接觸。在一些實施例中，第二導電層320亦形成於其中已形成第一導電層130之TSV孔120之內壁上。在一些實施例中，第二導電層320係由與第一導電層130相同或不同之材料製成，且包含Au、Ti、Cu、Ag及Ni之一或多個層。在某些實施例中，將形成於Ti層上方之金層用作第二導電層320。在一些實施例中，Ti層之厚度在自約50 nm至約200 nm之一範圍內，且在其他實施例中在自約80 nm至約120 nm之一範圍內。在一些實施例中，金(Au)層之厚度在自約10 nm至約400 nm之一範圍內，且在其他實施例中在自約150 nm至約250 nm之一範圍內。
在一些實施例中，在Si晶圓上形成複數個MEMS裝置，且藉由在切割道處鋸切(一切割操作)而將晶圓切成個別MEMS裝置(晶片)。在一些實施例中，切割操作未完全切斷支撐第二載體接合層305，如圖6B中所展示。藉由移除第二載體接合層305且因此移除第二載體基板300，釋放一個別MEMS裝置。在一些實施例中，在形成第二導電層320之前執行切割操作，且亦在MEMS裝置之側面處形成第二導電層320。
在一些實施例中，在移除第二載體基板300及第二載體接合層305之後，將個別MEMS裝置附接於一框架400上，如圖6C中所展示。如圖6C中所展示，藉由移除第二載體基板300及第二載體接合層305，暴露TSV孔120使得一電子束或一光線可通過。
圖7A展示MEMS裝置之一平面圖，且圖7B展示周邊區PR處之一接墊結構之一剖面圖。如圖7A之該平面圖中所展示，MEMS裝置具有一中心區CR及包圍該中心區之一周邊區PR。TSV孔120及導電層210/215安置於中心區CR中。在周邊區PR中，形成一或多個凸塊下墊電極250以將形成於電路基板20中之電子電路連接至MEMS裝置外部之一或多個電路。在一些實施例中，在平面圖中，周邊區PR未與凹槽35重疊。在其他實施例中，在平面圖中，周邊區PR與凹槽35部分重疊。
接著，在電路基板20之前側上形成凸塊下墊電極250，如圖7A及圖7B中所展示。在一些實施例中，凸塊下墊電極250在周邊區PR中配置成一矩陣。在一些實施例中，一球凸塊260安置於凸塊下墊電極250之各者上。在一些實施例中，在凹槽蝕刻之前形成凸塊下墊電極250，如圖6A中所展示。在一些實施例中，在經由氧化物融合接合將支撐基板30附接至電路基板20 (如圖4A及圖4B中所展示)之後形成凸塊下墊電極250。
在一些實施例中，在一金屬墊225上形成凸塊下墊電極250，金屬墊225嵌入於一層間介電層230中且係由電子電路之最上金屬層(例如，第8至第12金屬層級)形成。在一些實施例中，金屬墊225包含導電材料之一或多個層。在一些實施例中，金屬墊225包含Cu或Cu合金。
此外，如圖7B中所展示，凸塊下墊電極250包含導電材料之多個層。在一些實施例中，凸塊下墊電極250包含一第一金屬層252、一第二金屬層254、一第三金屬層256及一第四金屬層258。在一些實施例中，第一金屬層係TiW層，第二金屬層係Cu層，第三金屬層係Ni層，且第四金屬層係Sn層。
在一些實施例中，TiW層252之厚度在自約50 nm至約1000 nm之一範圍內，且在其他實施例中在自約100 nm至約500 nm之一範圍內。在一些實施例中，Cu層254之厚度在自約10 nm至約2000 nm之一範圍內，且在其他實施例中在自約500 nm至約1000 nm之一範圍內。在一些實施例中，Ni層256之厚度在自約1000 nm至約5000 nm之一範圍內，且在其他實施例中在自約2500 nm至約3500 nm之一範圍內。在一些實施例中，Sn層258之厚度在自約500 nm至約4000 nm之一範圍內，且在其他實施例中在自約1500 nm至約2500 nm之一範圍內。藉由CVD、包含濺鍍之物理氣相沉積(PVD)、鍍覆或任何其他合適膜形成方法以及微影及蝕刻操作之一或多者來形成金屬層。
在一些實施例中，電子電路之表面藉由一或多個鈍化層覆蓋。在一些實施例中，鈍化層包含一第一鈍化層242、一第二鈍化層244及一第三鈍化層246。在形成於鈍化層中之一開口中形成凸塊下墊電極250，如圖7B中所展示。在一些實施例中，第一鈍化層242係SiC層，第二鈍化層244係氧化矽層，且第三鈍化層246係氮化矽層。
圖8A至圖11B展示根據本揭露之一實施例之一MEMS裝置之一循序製作操作之各種階段的剖面圖。在一些實施例中，循序製作操作係用於根據圖1之MEMS裝置10。應理解，可在圖8A至圖11B所展示之製程之前、期間及之後提供額外操作，且針對方法之額外實施例替換或消除下文所描述之一些操作。操作/製程之順序可為可互換的。關於圖1A至圖7B所描述之材料、組態、尺寸及製程可應用於以下實施例，且可省略其等之詳細描述。
圖8A中所展示之結構對應於圖4C中所展示之結構。如圖8A中所展示，在諸如一鈍化層之一絕緣層110中形成一墊電極100。墊電極100之上表面之一部分自絕緣層110暴露，且一或多個凸塊下導電層(對應於第一導電層50)形成於經暴露墊電極100及絕緣層110之上表面上方。在一些實施例中，類似於圖4C，在墊電極之間形成一TSV孔。
在一些實施例中，凸塊下導電層包含一下導電層50A (諸如Ti或Ti合金(例如，TiN)層)及一上導電層50B (諸如金或金合金(例如，AuCu、AuNi)層)。在一些實施例中，第一導電層50之金屬或金屬層之各者具有在自約2 nm至約100 nm之一範圍內之一厚度。在一些實施例中，Ti層對Au層之厚度之比Ti:Au在自約1:1.5至約1:6之範圍內，且在其他實施例中在自約1:2至約1:4之範圍內。在一些實施例中，Ti/Au底層(under layer)之總厚度比一習知Ti/Cu凸塊下導電層小約50%。
在一些實施例中，藉由CVD、包含濺鍍之PVD、ALD、鍍覆或任何其他合適膜沉積方法來形成下及上導電層50。
接著，如圖8B中所展示，在凸塊下導電層上方形成包含在墊電極100上方之開口405之一第一光阻劑層400。
在形成第一光阻劑層400之後，藉由電鍍或任何其他合適金屬膜形成方法在開口405中形成一第一導電層210，如圖8C中所展示。在一些實施例中，第一導電層210係金層或金合金層。在一些實施例中，第一導電層210之厚度在自約20 µm至約50 µm之一範圍內。隨後，藉由一合適抗蝕劑移除操作來移除第一光阻劑層400，如圖9A中所展示。
接著，如圖9B中所展示，在凸塊下導電層及一或多個第一導電層210上方形成包含在一或多個墊電極100上方之開口415的一第二光阻劑層410。如圖9B中所展示，開口415暴露第一導電層210之一或多者。接著，藉由電鍍或任何其他合適金屬膜形成方法在第一導電層210上在開口415中形成一第二導電層215，如圖9C中所展示。在一些實施例中，第一導電層210係金層或金合金層。在一些實施例中，第二導電層215之厚度在自約10 µm至約30 µm之一範圍內。隨後，如圖10A中所展示，藉由一合適抗蝕劑移除操作來移除第二光阻劑層410，藉此形成一或多個高柱及一或多個低柱。
進一步，如圖10B中所展示，在凸塊下導電層以及高柱及低柱上方形成包含在周邊區上方之開口425的一第三光阻劑層420。接著，藉由電鍍或任何其他合適金屬膜形成方法在凸塊下導電層之上導電層50B上形成一或多個第三導電層，如圖10C中所展示。在一些實施例中，第三導電層包含一底部層(bottom layer) 95A及一頂部層95B。在一些實施例中，底部層95A係Ni層或Ni合金層，且頂部層95B係錫(Sn)層或錫合金層。在一些實施例中，錫合金層包含錫銲料(solder)，諸如AgSn、SnAgCu、PbSn及CuSn。在一些實施例中，第三導電層95之金屬或金屬層之各者具有在自約100 nm至約10 µm之一範圍內之一厚度。第三導電層95之總厚度小於高柱及低柱之厚度。
接著，移除第三光阻劑層420，如圖11A中所展示。隨後，藉由蝕刻(例如，濕式蝕刻)來移除凸塊下導電層50A、50B之經暴露部分，如圖11B中所展示。在一些實施例中，藉由使用對Ti/Au底層具選擇性之適當蝕刻劑之一濕式蝕刻操作來移除Ti/Au底層。
藉由使用金，可避免柱(特定言之低柱)之氧化。
圖12展示根據本揭露之一實施例之一MEMS裝置之一剖面圖。在一些實施例中，一或多個高柱92係由不同於低柱90L之一材料製成。在一些實施例中，低柱90L係由金或金合金製成，且高柱92係由銅或銅合金(例如，AlCu)製成。
圖13A至圖16B展示根據本揭露之一實施例之圖12中所展示之MEMS裝置之一循序製作操作之各種階段的剖面圖。應理解，可在圖13A至圖16B所展示之製程之前、期間及之後提供額外操作，且針對方法之額外實施例替換或消除下文所描述之一些操作。操作/製程之順序可為可互換的。關於圖1A至圖11B所描述之材料、組態、尺寸及製程可應用於以下實施例，且可省略其等之詳細描述。
在形成圖8A中所展示之結構之後，藉由使用一或多個微影及蝕刻操作，移除凸塊下導電層之上層50B之一部分，且接著藉由使用一或多個膜形成、微影及蝕刻操作來形成一第二上導電層50C。在一些實施例中，第二上導電層50C係由銅或銅合金製成。在一些實施例中，第二上導電層50C之厚度大於上導電層50B之厚度。在一些實施例中，第二上導電層具有在自約5 nm至約150 nm之一範圍內之一厚度。
接著，如圖13B中所展示，在凸塊下導電層上方形成包含在由上導電層50B覆蓋之墊電極100上方之開口407的一第一光阻劑層402。在形成第一光阻劑層402之後，藉由電鍍或任何其他合適金屬膜形成方法在開口407中形成一第一導電層210，如圖13C中所展示。在一些實施例中，第一導電層210係金層或金合金層。在一些實施例中，第一導電層210之厚度在自約20 µm至約50 µm之一範圍內。隨後，藉由一合適光阻移除操作來移除第一光阻劑層402，如圖14A中所展示。
接著，如圖14B中所展示，在凸塊下導電層及一或多個第一導電層210上方形成包含在由第二上導電層50C覆蓋之一或多個墊電極100上方之一開口的一第二光阻劑層412。接著，藉由電鍍或任何其他合適金屬膜形成方法在第二上導電層50C上在開口中形成一導電層92，如圖14B中所展示。在一些實施例中，導電層92係銅層或銅合金層。在一些實施例中，導電層92之厚度在自約30 µm至約100 µm之一範圍內。隨後，如圖14C中所展示，藉由一合適抗蝕劑移除操作來移除第二光阻劑層412，藉此形成一或多個高柱92及一或多個低柱210。
進一步，如圖15A中所展示，在凸塊下導電層以及高柱及低柱上方形成包含在周邊區上方之開口427之一第三光阻劑層422。接著，藉由電鍍或任何其他合適金屬膜形成方法在凸塊下導電層之上導電層50B上形成一或多個第三導電層，如圖15B中所展示。在一些實施例中，第三導電層包含一底部層95A及一頂部層95B。在一些實施例中，底部層95A係Ni層或Ni合金層，且頂部層95B係錫(Sn)層或錫合金層。在一些實施例中，錫合金層包含SnAg、SnAgCu、PbSn及/或CuSn。在一些實施例中，第三導電層95之金屬或金屬層之各者具有在自約100 nm至約10 µm之一範圍內之一厚度。第三導電層95之總厚度小於高柱及低柱之厚度。
接著，移除第三光阻劑層422，如圖16A中所展示。隨後，藉由一或多個蝕刻操作(例如，濕式蝕刻)來移除凸塊下導電層50A、50B及50C之經暴露部分，如圖16B中所展示。在一些實施例中，藉由使用適當蝕刻劑之一濕式蝕刻操作來移除Ti/Au底層及/或Cu層。
圖17展示根據本揭露之一實施例之一MEMS裝置之一剖面圖。在一些實施例中，亦在周邊區域上形成一或多個低柱90L來代替第二金屬柱95。在一些實施例中，所有柱係由金或金合金製成。
圖18A至圖20B展示根據本揭露之一實施例之圖17中所展示之MEMS裝置之一循序製作操作之各種階段的剖面圖。應理解，可在圖18A至圖20B所展示之製程之前、期間及之後提供額外操作，且針對方法之額外實施例替換或消除下文所描述之一些操作。操作/製程之順序可為可互換的。關於圖1A至圖16B所描述之材料、組態、尺寸及製程可應用於以下實施例，且可省略其等之詳細描述。
圖18A與圖8A相同。接著，如圖18B中所展示，在凸塊下導電層上方形成包含在由上導電層50B覆蓋之墊電極100上方之開口408及在周邊區域上方之開口409的一第一光阻劑層414。在形成第一光阻劑層414之後，藉由電鍍或任何其他合適金屬膜形成方法在開口407及409中形成一第一導電層210，如圖18C中所展示。在一些實施例中，第一導電層210係金層或金合金層。在一些實施例中，第一導電層210之厚度在自約20 µm至約50 µm之一範圍內。隨後，藉由一合適光阻移除操作來移除第一光阻劑層414，如圖19A中所展示。
接著，如圖19B中所展示，在一或多個墊電極100 (第一導電層210形成於其上)上方形成包含一開口417之一第二光阻劑層424。接著，藉由電鍍或任何其他合適金屬膜形成方法在第一導電層210上在開口417中形成一第二導電層215，如圖19C中所展示。在一些實施例中，導電層92係銅層或銅合金層。隨後，如圖20A中所展示，藉由一合適抗蝕劑移除操作來移除第二光阻劑層424，藉此形成一或多個高柱及低柱。
隨後，藉由一或多個蝕刻操作(例如，濕式蝕刻)來移除凸塊下導電層50A、50B之經暴露部分，如圖20B中所展示。在一些實施例中，藉由使用適當蝕刻劑之一濕式蝕刻操作來移除Ti/Au底層。
根據本揭露之實施例之半導體裝置之MEMS裝置包含用於引導電子束(e-beam)之在Au凸塊下方之Ti/Au底層。Ti/Au底層提供增加的導電率，且Au凸塊具有更少氧化問題。另外，Au凸塊具有比Cu凸塊更佳之接合性及剪力。儘管關於一MEMS裝置說明上述實施例，但本文中所揭露之技術可應用於具有凸塊或柱之任何裝置。
本文中所描述之各項實施例或實例提供優於現有技術之數種優點，如上文所闡述。將理解，本文中未必已論述所有優點，並非所有實施例或實例皆需要特定優點，且其他實施例或實例可提供不同優點。
根據本揭露之一個態樣，在一種製作凸塊或柱之方法中，在一基板上方形成一凸塊下導電層；在該凸塊下導電層上方形成具有一第一開口及一第二開口之一第一光阻劑層；在該第一開口及該第二開口中形成一第一導電層以形成一第一低凸塊及一第二低凸塊；移除該第一光阻劑層；在該第二低凸塊上方形成具有一第三開口之一第二光阻劑層；在該第二低凸塊上在該第三開口中形成一第二導電層以形成具有大於該第一低凸塊之一高度之一高凸塊；及移除該第二光阻劑層。在前述及以下實施例之一或多者中，該凸塊下導電層包含由Ti或Ti合金製成之一下層及由Au或Au合金製成之一上層，且該第一導電層係由Au或Au合金製成。在前述及以下實施例之一或多者中，該第二導電層係由Au或Au合金製成。在前述及以下實施例之一或多者中，該下層對該上層之一厚度之一比在自1:2至1:4之範圍內。在前述及以下實施例之一或多者中，在移除該第二光阻劑層之後，移除未由該第一低凸塊及該高凸塊覆蓋之該凸塊下導電層之部分。在前述及以下實施例之一或多者中，形成具有暴露該凸塊下導電層之一部分之一第三開口之一第三光阻劑層。該第三光阻劑層覆蓋該第一低凸塊及該高凸塊。在該凸塊下導電層之該經暴露部分上形成一或多個導電層以形成一第三低凸塊，且移除該第三光阻劑層。在前述及以下實施例之一或多者中，該一或多個導電層包含一下層及一上層，該下層及該上層兩者皆由不同於該凸塊下導電層、該高凸塊及該第一低凸塊之材料製成。在前述及以下實施例之一或多者中，該下層係由Ni或Ni合金製成，且該上層係由Sn合金製成。在前述及以下實施例之一或多者中，Sn合金係選自由AgSn、SnAgCu、PbSn及CuSn組成之群組之至少一者。在前述及以下實施例之一或多者中，在移除該第三光阻劑層之後，移除未由該第一低凸塊、該第三低凸塊及該高凸塊覆蓋之該凸塊下導電層之部分。
根據本揭露之另一態樣，在一種製作凸塊或柱之方法中，在一基板上方形成墊電極；在該等墊電極上方形成一絕緣層；圖案化該絕緣層以部分暴露該等墊電極；在該絕緣層及該等經暴露墊電極上方形成一凸塊下導電層；形成在該凸塊下導電層上方之具有一第一開口及一第二開口之一第一光阻劑層；在該第一開口及該第二開口中形成一第一導電層以形成一第一低凸塊及一第二低凸塊；移除該第一光阻劑層；形成在該第二低凸塊上方之具有一第三開口之一第二光阻劑層；在該第二低凸塊上在該第三開口中形成一第二導電層以形成具有大於該第一低凸塊之一高度之一高凸塊；移除該第二光阻劑層；形成具有暴露該凸塊下導電層之一部分之一第四開口之一第三光阻劑層，其中該第三光阻劑層覆蓋該第一低凸塊及該高凸塊；在該凸塊下導電層之該經暴露部分上在該第四開口中形成一或多個導電層以形成一第三低凸塊；移除該第三光阻劑層；及移除未由該第一低凸塊、該第三低凸塊及該高凸塊覆蓋之該凸塊下導電層之部分。在前述及以下實施例之一或多者中，從該凸塊下導電層之一頂部開始之該第三低凸塊之一厚度小於從該凸塊下導電層之該頂部開始之該第一低凸塊之一厚度。在前述及以下實施例之一或多者中，從該凸塊下導電層之該頂部開始之該第一低凸塊之一厚度在自20 µm至50 µm之一範圍內。在前述及以下實施例之一或多者中，從該凸塊下導電層之該頂部開始之該高凸塊之一厚度在自30 µm至100 µm之一範圍內。在前述及以下實施例之一或多者中，該凸塊下導電層包含由Ti或Ti合金製成之一下層及由Au或Au合金製成之一上層，且該第一導電層及該第二導電層係由Au或Au合金製成。在前述及以下實施例之一或多者中，該第一導電層及該第二導電層係藉由電鍍形成。
根據本揭露之另一態樣，在一種製作凸塊或柱之方法中，在一基板上方形成墊電極；在該等墊電極上方形成一絕緣層；圖案化該絕緣層以部分暴露該等墊電極；在該絕緣層及該等經暴露墊電極上方形成一凸塊下導電層；形成在該凸塊下導電層上方之具有一第一開口、一第二開口及一第三開口之一第一光阻劑層；在該第一開口、該第二開口及該第三開口中形成一第一導電層以形成一第一低凸塊、一第二低凸塊及一第三低凸塊；移除該第一光阻劑層；形成在該第二低凸塊上方之具有一第四開口之一第二光阻劑層；在該第二低凸塊上在該第四開口中形成一第二導電層以形成具有大於該第一低凸塊之一高度之一高凸塊；移除該第二光阻劑層；及移除未由該第一低凸塊、該第三低凸塊及該高凸塊覆蓋之該凸塊下導電層之部分。在前述及以下實施例之一或多者中，該凸塊下導電層包含由Ti或Ti合金製成之一下層及由Au或Au合金製成之一上層。在前述及以下實施例之一或多者中，該下層對該上層之一厚度之一比在自1:2至1:4之範圍內。在前述及以下實施例之一或多者中，該等第一及第二導電層係由Au或Au合金製成。
根據本揭露之另一態樣，在一種製作一半導體裝置之方法中，在一基板上方形成Ti/Au底層；在Ti/Au底層上方形成一第一光阻劑層；圖案化該第一光阻劑層以形成暴露該基板之複數個開口；在該複數個開口中沉積Au以形成複數個Au凸塊；移除該第一光阻劑層；在該基板及該複數個Au凸塊上方形成一第二光阻劑層；圖案化該第二光阻劑層以形成暴露該複數個Au凸塊之一者之一開口；在暴露複數個Au凸塊之一者之該等開口中沉積Au以增加該Au凸塊之高度；移除該第二光阻劑層；在該基板及該複數個Au凸塊上方形成一第三光阻劑層；圖案化該第三光阻劑層以形成暴露該Ti/Au底層之一開口；在暴露該Ti/Au底層之該開口中形成一不同金屬以形成具有小於其他凸塊之一高度之一高度的一凸塊；及移除該第三光阻劑層。在前述及以下實施例之一或多者中，沉積一不同金屬包含在該Ti/Au底層上方形成Ni層及在該Ni層上方形成SnAg層。在前述及以下實施例之一或多者中，移除該Ti/Au底層之經暴露部分。
根據本揭露之另一態樣，在一種製作一半導體裝置之方法中，在一基板上方形成Ti層；在該Ti層上方選擇性地形成Au及Cu層；在該等Au、Cu及Ti層上方形成一第一光阻劑層；圖案化該第一光阻劑層以形成暴露該Au層之一部分之一開口；在該Au層之該經暴露部分上方形成Au以形成Au凸塊；移除該第一光阻劑層；在該等Au、Cu及Ti層及該Au凸塊上方形成一第二光阻劑層；圖案化該第二光阻劑層以形成暴露該Cu層之一開口；在該Cu層上方沉積Cu以形成Cu凸塊；移除該第二光阻劑層；在該基板及該等Au及Cu凸塊上方形成一第三光阻劑層；圖案化該第三光阻劑層以形成暴露該Au層之另一部分之一開口；在暴露該Au層之該另一部分之該開口中形成一不同金屬以形成該不同金屬之一凸塊；及移除該第三光阻劑層。在前述及以下實施例之一或多者中，沉積一不同金屬包含：在該Au層上方形成Ni層及在該Ni層上方形成SnAg層。在前述及以下實施例之一或多者中，移除該Ti/Au底層之經暴露部分。在前述及以下實施例之一或多者中，該Cu凸塊具有大於該Au凸塊之一高度，且該Au凸塊具有大於一不同金屬之該凸塊之一高度。
根據本揭露之另一態樣，在一種製作一半導體裝置之方法中，在一基板上方形成Ti/Au底層；在該Ti/Au底層上方形成一第一光阻劑層；圖案化該第一光阻劑層以形成暴露該基板之複數個開口；在該複數個開口中沉積Au以形成複數個Au凸塊；移除該第一光阻劑層；在該基板及該複數個Au凸塊上方形成一第二光阻劑層；圖案化該第二光阻劑層以形成暴露該複數個Au凸塊之一第一凸塊之一開口；在暴露複數個Au凸塊之一者之該等開口中沉積Au以增加第一Au凸塊之高度；移除該第二光阻劑層；在該基板及該複數個Au凸塊上方形成一第三光阻劑層；圖案化該第三光阻劑層以形成暴露一第二Au凸塊之一開口；在暴露該第二Au凸塊之該開口中沉積Au以增長該第二Au凸塊之一高度，使得該第二Au凸塊之一高度大於第一Au凸塊之一高度；及移除該第三光阻劑層。在前述及以下實施例之一或多者中，移除該Ti/Au底層之經暴露部分。在前述及以下實施例之一或多者中，該複數個Au凸塊包含具有小於該第一Au凸塊之該高度之一高度的一第三Au凸塊。在前述及以下實施例之一或多者中，該Ti/Au底層包括安置於該基板上方之Ti層及安置於該Ti層上方之Au層。在前述及以下實施例之一或多者中，該Ti層對該Au層之一厚度之一比(Ti:Au)在自1:2至1:4之範圍內。
根據本揭露之另一態樣，一種半導體裝置包含一基板，及安置於該基板上方之一第一凸塊結構。該第一凸塊結構包括安置於一凸塊下導電層上方且由Au或Au合金製成之具有一第一高度的一第一凸塊，且該凸塊下導電層包含由Ti或Ti合金製成之一下層及由Au或Au合金製成之一上層。在前述及以下實施例之一或多者中，該凸塊下導電層安置於一墊電極上方。在前述及以下實施例之一或多者中，該底層中之該下層之一厚度對該上層之一厚度之一比在自1:2至1:4之範圍內。在前述及以下實施例之一或多者中，該半導體裝置進一步包含一第二凸塊結構。該第二凸塊結構包括具有一第二高度之一第二凸塊，且該第二高度大於該第一高度。在前述及以下實施例之一或多者中，該半導體裝置進一步包含一第三凸塊結構。該第三凸塊結構包括具有一第三高度之一第三凸塊，且該第三高度等於或小於該第一高度。在前述及以下實施例之一或多者中，該第三凸塊係由不同於該等第一及第二凸塊之一材料製成，且該第三高度小於該第一高度。在前述及以下實施例之一或多者中，該第三凸塊包含安置於Ni或Ni合金層上方之錫合金層。在前述及以下實施例之一或多者中，該第三凸塊係由與該等第一及第二凸塊相同之一材料製成，且該第三高度等於該第一高度。在前述及以下實施例之一或多者中，該第二凸塊係由不同於該第一凸塊之一材料製成。在前述及以下實施例之一或多者中，該半導體裝置進一步包含一第三凸塊結構。該第三凸塊結構包括具有一第三高度之一第三凸塊，且該第三高度等於或小於該第一高度。在前述及以下實施例之一或多者中，該第三凸塊係由不同於該等第一及第二凸塊之一材料製成，且該第三高度小於該第一高度。在前述及以下實施例之一或多者中，該第三凸塊包含安置於Ni或Ni合金層上方之錫合金層。
根據本揭露之另一態樣，一種微機電系統(MEMS)裝置包含：一電路基板，其包括電子電路；一支撐基板，其具有一凹槽；一接合層，其安置於該電路基板與該支撐基板之間；貫穿孔，其等穿過該電路基板至開口；複數個墊電極，其等安置於該電路基板上方；及複數個凸塊結構。該複數個凸塊結構包含一第一凸塊結構，該第一凸塊結構包括具有一第一高度之一第一凸塊，該第一凸塊安置於一第一凸塊下導電層上方且由Au或Au合金製成，該第一凸塊下導電層安置於該等墊電極之一者上，且該第一凸塊下導電層包含由Ti或Ti合金製成之一下層及由Au或Au合金製成之一上層。在前述及以下實施例之一或多者中，該底層中之該下層之一厚度對該上層之一厚度之一比在自1:2至1:4之範圍內。在前述及以下實施例之一或多者中，該複數個凸塊結構進一步包含一第二凸塊結構，該第二凸塊結構包括安置於一第二凸塊下導電層上方之具有一第二高度之一第二凸塊，該第二凸塊下導電層安置於該等墊電極之一者上，且該第二高度大於該第一高度。在前述及以下實施例之一或多者中，自該第一凸塊下導電層之一頂部量測之該第一高度在自30 µm至100 µm之一範圍內，且自該第二凸塊下導電層之一頂部量測之該第二高度在自20 µm至50 µm之一範圍內。在前述及以下實施例之一或多者中，該第一凸塊係由與該第二凸塊相同之一材料製成，且該第一凸塊下導電層具有與該第二凸塊下導電層相同之層組態。在前述及以下實施例之一或多者中，該第一凸塊係由不同於該第二凸塊之一材料製成，且該第一凸塊下導電層具有不同於該第二凸塊下導電層之層組態。
根據本揭露之另一態樣，一種微機電系統(MEMS)裝置包含：一電路基板，其包括電子電路；複數個墊電極；一鈍化層，其安置於該電路基板上方且具有複數個開口，該複數個墊電極之一對應者透過該複數個開口暴露；一支撐基板，其具有一凹槽；貫穿孔，其等穿過該電路基板至該開口；及複數個凸塊結構。該複數個凸塊結構包含：一第一凸塊結構，其包括具有一第一高度之一第一凸塊，該第一凸塊安置於一第一凸塊下導電層上方，該第一凸塊下導電層安置於該等墊電極之一者上；一第二凸塊結構，其包括具有大於該第一高度之一第二高度之一第二凸塊，該第二凸塊安置於一第二凸塊下導電層上方，該第二凸塊下導電層安置於該等墊電極之一者上；及一第三凸塊結構，其包括具有一第三高度之一第三凸塊，該第一凸塊安置於一第三凸塊下導電層上方，該第三凸塊下導電層未安置於墊電極上方。在前述及以下實施例之一或多者中，該等第一、第二及第三凸塊係由彼此不同之材料製成。
根據本揭露之另一態樣，一種半導體裝置包含一基板，及安置於該基板上方之至少一個凸塊結構。該至少一個凸塊結構包括安置於一底層上方之具有一第一高度之Au凸塊，且該底層包含安置於Ti層上方之Au層。在前述及以下實施例之一或多者中，該底層安置於一金屬接墊上方。在前述及以下實施例之一或多者中，該底層中之該Ti層之一厚度對該Au層之一厚度之一比(Ti:Au)在自1:2至1:4之範圍內。在前述及以下實施例之一或多者中，該至少一個凸塊結構包含一第二凸塊結構，該第二凸塊結構包括具有一第二高度之一第二Au凸塊，且該第二高度大於該第一高度。在前述及以下實施例之一或多者中，該至少一個凸塊結構包含一第三凸塊結構，該第三凸塊結構包括具有一第三高度之一第三凸塊，且該第三高度小於該第一高度。在前述及以下實施例之一或多者中，該第三凸塊係由不同於該等第一及第二凸塊之一材料製成。在前述及以下實施例之一或多者中，該第三凸塊係由安置於Ni層上方之SnAg製成。在前述及以下實施例之一或多者中，該至少一個凸塊結構包含一第二凸塊結構，該第二凸塊結構包括由Cu製成之一第二凸塊。在前述及以下實施例之一或多者中，該第二凸塊具有一第二高度，且該第二高度大於該第一高度。在前述及以下實施例之一或多者中，該至少一個凸塊結構包含一第三凸塊結構，該第三凸塊結構包括具有一第三高度之一第三凸塊，且該第三高度小於該第一高度。在前述及以下實施例之一或多者中，該第三凸塊係由不同於該等第一及第二凸塊之一材料製成。在前述及以下實施例之一或多者中，該第三凸塊係由安置於Ni層上方之SnAg製成。
前文概述數種實施例或實例之特徵，使得熟習此項技術者可更佳理解本揭露之態樣。熟習此項技術者應瞭解，其等可容易使用本揭露作為用於設計或修改其他製程及結構用於實行本文中所介紹之實施例或實例之相同目的及/或達成其相同優點的一基礎。熟習此項技術者亦應認識到此等等效構造不脫離本揭露之精神及範疇，且其等可在本文中作出各種改變、替代及更改而不脫離本揭露之精神及範疇。
10:微機電系統(MEMS)裝置 20:電路基板 25:電子電路/電路 28:鈍化膜/鈍化層 30:支撐基板 32:墊電極 35:凹槽/腔 40:絕緣層/接合層 50:第一導電層/下及上導電層 50A:下伏導電層/下導電層/凸塊下導電層 50B:下伏導電層/上導電層/凸塊下導電層 50C:第二上導電層/凸塊下導電層 55:第二導電層 60:貫穿孔/孔 90:金屬柱/柱 90H:高柱/柱 90L:低柱/柱 92:高柱/導電層 95:第二金屬柱/第二柱/第三導電層 95A:底部層 95B:頂部層 100:平面電極/電極/墊電極 110:鈍化層/絕緣層 120:孔/貫穿矽通路(TSV)孔 130:第一導電層/導電層 140:填充層/填充材料層 150:絕緣圖案/圖案 160:第一載體接合層 165:第一載體基板 170:接合層 180:第一硬遮罩層/氧化矽硬遮罩層 190:第二硬遮罩層/多晶矽硬遮罩層 200:開口 210:導電層/經鍍覆導電層/鍍覆層/導電鍍覆層/第一導電層/低柱 215:額外導電層/第二導電層 220:遮罩圖案/光阻劑圖案 225:金屬墊 230:層間介電層 242:第一鈍化層 244:第二鈍化層 246:第三鈍化層 250:凸塊下墊電極 252:第一金屬層/TiW層 254:第二金屬層/Cu層 256:第三金屬層/Ni層 258:第四金屬層/Sn層 260:球凸塊 300:第二載體基板 305:第二載體接合層 310:遮罩圖案 320:第二導電層 400:框架(圖6C)/第一光阻劑層(圖8B及圖8C) 402:第一光阻劑層 405:開口 407:開口 408:開口 409:開口 410:第二光阻劑層 412:第二光阻劑層 414:第一光阻劑層 415:開口 417:開口 420:第三光阻劑層 422:第三光阻劑層 424:第二光阻劑層 425:開口 427:開口 500:電子束 CR:中心區 PR:周邊區
當結合附圖閱讀時自以下[實施方式]最佳理解本揭露。應強調，根據工業中之標準實踐，各種構件未按比例繪製且僅用於繪示目的。事實上，為了清楚論述，可任意增大或減小各種構件之尺寸。
圖1A及圖1B展示根據本揭露之一實施例之一MEMS裝置之示意性剖面圖。
圖2展示根據本揭露之一實施例之MEMS裝置之一使用。
圖3A、圖3B、圖3C、圖3D及圖3E展示根據本揭露之一實施例之用於一MEMS裝置之一循序製作操作之各種階段的示意性剖面圖。
圖4A、圖4B、圖4C及圖4D展示根據本揭露之一實施例之用於一MEMS裝置之一循序製作操作之各種階段的示意性剖面圖。
圖5A、圖5B及圖5C展示根據本揭露之一實施例之用於一MEMS裝置之一循序製作操作之各種階段的示意性剖面圖。
圖6A、圖6B及圖6C展示根據本揭露之一實施例之用於一MEMS裝置之一循序製作操作之各種階段的示意性剖面圖。
圖7A展示根據本揭露之一實施例之MEMS裝置之一平面圖，且圖7B展示根據本揭露之一實施例之一墊結構裝置之一剖面圖。
圖8A、圖8B及圖8C展示根據本揭露之一實施例之一MEMS裝置之一循序製作操作之各種階段的剖面圖。
圖9A、圖9B及圖9C展示根據本揭露之一實施例之一MEMS裝置之一循序製作操作之各種階段的剖面圖。
圖10A、圖10B及圖10C展示根據本揭露之一實施例之一MEMS裝置之一循序製作操作之各種階段的剖面圖。
圖11A及圖11B展示根據本揭露之一實施例之一MEMS裝置之一循序製作操作之各種階段的剖面圖。
圖12展示根據本揭露之一實施例之一MEMS裝置之一剖面圖。
圖13A、圖13B及圖13C展示根據本揭露之一實施例之一MEMS裝置之一循序製作操作之各種階段的剖面圖。
圖14A、圖14B及圖14C展示根據本揭露之一實施例之一MEMS裝置之一循序製作操作之各種階段的剖面圖。
圖15A及圖15B展示根據本揭露之一實施例之一MEMS裝置之一循序製作操作之各種階段的剖面圖。
圖16A及圖16B展示根據本揭露之一實施例之一MEMS裝置之一循序製作操作之各種階段的剖面圖。
圖17展示根據本揭露之一實施例之一MEMS裝置之一剖面圖。
圖18A、圖18B及圖18C展示根據本揭露之一實施例之一MEMS裝置之一循序製作操作之各種階段的剖面圖。
圖19A、圖19B及圖19C展示根據本揭露之一實施例之一MEMS裝置之一循序製作操作之各種階段的剖面圖。
圖20A及圖20B展示根據本揭露之一實施例之一MEMS裝置之一循序製作操作之各種階段的剖面圖。
10:微機電系統(MEMS)裝置
20:電路基板
25:電子電路/電路
28:鈍化膜/鈍化層
30:支撐基板
35:凹槽/腔
40:絕緣層/接合層
50:第一導電層/下及上導電層
55:第二導電層
60:貫穿孔/孔
90:金屬柱/柱
90H:高柱/柱
90L:低柱/柱
95:第二金屬柱/第二柱/第三導電層

Claims (10)

  1. 一種製作凸塊或柱之方法，其包括：在一基板上方形成一凸塊下導電層；在該凸塊下導電層上方形成具有一第一開口及一第二開口之一第一光阻劑層；在該第一開口及該第二開口中形成一第一導電層以形成一第一低凸塊及一第二低凸塊；移除該第一光阻劑層；在該第二低凸塊上方形成具有一第三開口之一第二光阻劑層；在該第二低凸塊上在該第三開口中形成一第二導電層以形成具有大於該第一低凸塊之一高度之一高凸塊；及移除該第二光阻劑層。
  2. 如請求項1之方法，其進一步包括，在移除該第二光阻劑層之後，移除未由該第一低凸塊及該高凸塊覆蓋之該凸塊下導電層之部分。
  3. 如請求項1之方法，其進一步包括：形成具有暴露該凸塊下導電層之一部分之一第三開口之一第三光阻劑層，該第三光阻劑層覆蓋該第一低凸塊及該高凸塊；在該凸塊下導電層之該經暴露部分上形成一或多個導電層以形成一第三低凸塊；及移除該第三光阻劑層。
  4. 如請求項3之方法，其中該一或多個導電層包含一下層及一上層，該下層及該上層兩者皆由不同於該凸塊下導電層、該高凸塊及該第一低凸塊之材料製成。
  5. 如請求項3之方法，其進一步包括，在移除該第三光阻劑層之後，移除未由該第一低凸塊、該第三低凸塊及該高凸塊覆蓋之該凸塊下導電層之部分。
  6. 一種製作凸塊或柱之方法，其包括：在一基板上方形成墊電極；在該等墊電極上方形成一絕緣層；圖案化該絕緣層以部分暴露該等墊電極；在該絕緣層及該等經暴露墊電極上方形成一凸塊下導電層；在該凸塊下導電層上方形成具有一第一開口及一第二開口之一第一光阻劑層；在該第一開口及該第二開口中形成一第一導電層以形成一第一低凸塊及一第二低凸塊；移除該第一光阻劑層；在該第二低凸塊上方形成具有一第三開口之一第二光阻劑層；在該第二低凸塊上在該第三開口中形成一第二導電層以形成具有大於該第一低凸塊之一高度之一高凸塊；移除該第二光阻劑層；形成具有暴露該凸塊下導電層之一部分之一第四開口之一第三光阻劑層，該第三光阻劑層覆蓋該第一低凸塊及該高凸塊； 在該凸塊下導電層之該經暴露部分上在該第四開口中形成一或多個導電層以形成一第三低凸塊；移除該第三光阻劑層；及移除未由該第一低凸塊、該第三低凸塊及該高凸塊覆蓋之該凸塊下導電層之部分。
  7. 如請求項6之方法，其中從該凸塊下導電層之一頂部開始之該第三低凸塊之一厚度小於從該凸塊下導電層之該頂部開始之該第一低凸塊之一厚度。
  8. 一種半導體裝置，其包括：一基板；一第一凸塊結構，其安置於該基板上方，其中：該第一凸塊結構包括安置於一凸塊下導電層上方且由Au或Au合金製成之具有一第一高度的一第一凸塊，及該凸塊下導電層包含由Ti或Ti合金製成之一下層及由Au或Au合金製成之一上層；及一墊電極，形成於該基板中且安置於該凸塊下導電層下方，其中該下層直接接觸該墊電極。
  9. 如請求項8之半導體裝置，其中該下層之一厚度對該上層之一厚度之一比在自1：2至1：4之範圍內。
  10. 如請求項8之半導體裝置，其進一步包括一第二凸塊結構，其中： 該第二凸塊結構包括具有一第二高度之一第二凸塊，及該第二高度大於該第一高度。
TW110111657A 2020-03-31 2021-03-30 微機電系統及其製作方法 TWI809366B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063003056P 2020-03-31 2020-03-31
US63/003,056 2020-03-31
US202117193213A 2021-03-05 2021-03-05
US17/193,213 2021-03-05

Publications (2)

Publication Number Publication Date
TW202139281A TW202139281A (zh) 2021-10-16
TWI809366B true TWI809366B (zh) 2023-07-21

Family

ID=76922631

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110111657A TWI809366B (zh) 2020-03-31 2021-03-30 微機電系統及其製作方法

Country Status (3)

Country Link
CN (2) CN113173558B (zh)
DE (1) DE102021105572A1 (zh)
TW (1) TWI809366B (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100521125C (zh) * 2004-05-12 2009-07-29 富士通微电子株式会社 制造半导体器件的方法
TW201725636A (zh) * 2015-12-31 2017-07-16 台灣積體電路製造股份有限公司 連接件結構及其形成方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4648087B2 (ja) * 2005-05-25 2011-03-09 キヤノン株式会社 偏向器の作製方法、荷電粒子線露光装置、および、デバイス製造方法
US7566650B2 (en) * 2005-09-23 2009-07-28 Stats Chippac Ltd. Integrated circuit solder bumping system
US9484259B2 (en) * 2011-09-21 2016-11-01 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming protection and support structure for conductive interconnect structure
JP6072510B2 (ja) * 2012-10-31 2017-02-01 ラピスセミコンダクタ株式会社 半導体装置の製造方法及び半導体装置
US9515172B2 (en) * 2014-01-28 2016-12-06 Samsung Electronics Co., Ltd. Semiconductor devices having isolation insulating layers and methods of manufacturing the same
JP2015211988A (ja) * 2014-05-01 2015-11-26 セイコーエプソン株式会社 Ｍｅｍｓ構造体、電子機器および移動体
CN103972118A (zh) * 2014-05-28 2014-08-06 江阴长电先进封装有限公司 一种晶圆级铜柱凸块结构的金属帽的形成方法
US11127704B2 (en) * 2017-11-28 2021-09-21 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with bump structure and method of making semiconductor device
CN110634755A (zh) * 2018-06-22 2019-12-31 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100521125C (zh) * 2004-05-12 2009-07-29 富士通微电子株式会社 制造半导体器件的方法
TW201725636A (zh) * 2015-12-31 2017-07-16 台灣積體電路製造股份有限公司 連接件結構及其形成方法

Also Published As

Publication number Publication date
CN117923421A (zh) 2024-04-26
CN113173558A (zh) 2021-07-27
KR20210122705A (ko) 2021-10-12
TW202139281A (zh) 2021-10-16
CN113173558B (zh) 2024-03-29
DE102021105572A1 (de) 2021-09-30

Similar Documents

Publication Publication Date Title
US10087069B2 (en) Semiconductor devices with moving members and methods for making the same
US9422153B2 (en) Support structure for TSV in MEMS structure
TWI443790B (zh) 電子元件封裝體及其製作方法
US8748949B2 (en) Chip package with heavily doped region and fabrication method thereof
US8754529B2 (en) MEMS device with simplified electrical conducting paths
US7948043B2 (en) MEMS package that includes MEMS device wafer bonded to cap wafer and exposed array pads
JP2002025948A (ja) ウエハーの分割方法、半導体デバイス、および半導体デバイスの製造方法
US20240083742A1 (en) Micro-electro mechanical system and manufacturing method thereof
TWI531524B (zh) 感測器及其製造方法
TWI809366B (zh) 微機電系統及其製作方法
US20220298008A1 (en) Semiconductor device and method of manufacturing semiconductor device
KR102673474B1 (ko) 마이크로 전자 기계 시스템 및 그 제조 방법
KR102472846B1 (ko) 마이크로 전자 기계 시스템 및 그 제조 방법
KR102503921B1 (ko) 마이크로-전기 기계 시스템 및 그 제조 방법
US20240190700A1 (en) Semiconductor device and method of manufacturing semiconductor device
US20240124298A1 (en) Semiconductor Devices and Methods of Manufacture
CN116313849A (zh) 一种电子装置及其封装方法
CN114572929A (zh) 半导体器件及其形成方法
KR20200141070A (ko) 전기 디바이스용 패키지 및 상기 패키지를 제조하는 방법