JPS62136049A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS62136049A
JPS62136049A JP60277457A JP27745785A JPS62136049A JP S62136049 A JPS62136049 A JP S62136049A JP 60277457 A JP60277457 A JP 60277457A JP 27745785 A JP27745785 A JP 27745785A JP S62136049 A JPS62136049 A JP S62136049A
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JP
Japan
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bump electrodes
insulating film
bump
semiconductor substrate
exposed
Prior art date
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Pending
Application number
JP60277457A
Other languages
English (en)
Inventor
Toshio Komori
古森　敏夫
Misao Saga
佐賀　操
Akinori Shimizu
了典 清水
Masato Nishizawa
正人 西澤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
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Publication date
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Publication of JPS62136049A publication Critical patent/JPS62136049A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00013—Fully indexed content

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  • Wire Bonding (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【発明の属する技術分野】
本発明は、ＣＣＢ　　（Ｃｏｎｔｒｏｌｌｅｄ　Ｃｏ１
１ａｐｓｅ　Ｂｏｎｄｉｎｇ）方式で実装されるＩＣの
ような、半導体基板上のパッド部にバンプ電極を有する
半導体装置の製造方法に関する。
【従来技術とその問題点】
半導体基板上に形成したはんだからなるバンプ電極と絶
縁基板上に形成したはんだ端子とを機械的かつ電気的に
接合するＣＣＢ方式で実装するＩＣは、表面に配線を有
する基板全面に絶縁膜を形成したのち、絶縁膜に電極孔
を開け、電極孔において配線に接触する下地金属膜を形
成し、その上に選択的にはんだ層を形成したのち加熱し
て球状のバンプ電極を形成する。しかしＩＣの集積度が
高くなるにつれて第２図に示すような基板１上のバンプ
電極２の間隔が狭くなり、組立時に絶縁基板上のはんだ
端子と熱圧着する際、バンプ電極の変形などによりバン
プ電極相互間あるいは絶縁基板上の配線との間のプリフ
ジによる短絡故障が生じやすくなっている。
【発明の目的】
本発明は、実装時にバンプ電極相互間あるいはバンプ電
極と配線の間にブリッジが形成されるおそれがなく、短
絡故障の生じにくい半導体装置の製造方法を提供するこ
とを目的とする。
【発明の要点】
本発明は、半導体基板上にバンプ電極を形成後、バンプ
電極の頂部のみを露出させた絶縁膜で被覆することによ
り、バンプ電極の大部分が絶縁されていることによって
短絡故障の発生がなく、上述の目的が達成される。
【発明の実施例】
第１図は本発明の一実施例を示し、半導体基板ｌの上に
はんだよりなるバンプ電極２を形成しく図ａ）、次いで
ポリイミド系樹脂で保護絶縁膜３を被覆（図ｂ）、この
あと酸素プラズマにさらすことによりポリイミド系樹脂
表面を全面にエツチングすると第１図（ｃｌのようにバ
ンプ電極２の頂部が露出する。 別の実施例では第１図（′ｂ）のように保護絶縁膜３を
被覆したのち、第３図ｆａｔのようにレジスト膜４のパ
ターンを形成し、溶剤によりエツチングして第３図（ｂ
ｌのようにバンプ電極２の頂部を露出させる。バンプ電
極が金からなり、保護絶縁膜３がＳｉＯ□あるいは５ｌ
ｓＮａからなるときは、第１図、第３図・　について述
べたような方法を酸によるエツチングによって行なうこ
とができる。 第４図に示す実施例は、半導体基板ｌの上にマスク５を
置き、光ＣＶＤ法、スパッタリング法などにより５ｉ０
１＋　５ｊ３Ｎ４あるいはＰＳＧなどからなる保護絶縁
膜３をバンプ電極２の頂部を残して選択的に析出させる
ものである。 【発明の効果］ 本発明によれば、機穢的、電気的接合に必要な頂部のみ
を露出させてバンプ電極を絶縁膜で被覆することにより
、バンプ１を極側面の絶縁が確保され、バンプ電極相互
間あるいはバンプ電極と配線露出部との間の短絡が起こ
るおそれが少ない半導体装置を製造することができる。
【図面の簡単な説明】
第１図は本発明の一実施例の工程を示す断面図、第２図
は本発明の対象のバンプ電極を有する半導体基板の斜視
図、第３図、第４図は本発明の異なる実施例の工程を示
す断面図である。 １：半導体基板、２：バンプ電極、３：保護絶縁膜、４
ニレジスト膜、５；マスク。 ／２ハンプ電λ虹 第２図

Claims (1)

  1. 【特許請求の範囲】 １）半導体基板上にバンプ電極を形成後、バンプ電極の
    頂部のみを露出させた絶縁膜で被覆することを特徴とす
    る半導体装置の製造方法。 ２）特許請求の範囲第１項記載の方法において、バンプ
    電極を形成した半導体基板上に全面に絶縁膜を被着した
    のち、バンプ電極の頂部上の絶縁膜を選択的に除去する
    ことを特徴とする半導体装置の製造方法。 ３）特許請求の範囲第１項記載の方法において、バンプ
    電極を形成した半導体基板上にバンプ電極の頂部を除い
    て絶縁膜を被着することを特徴とする半導体装置の製造
    方法。
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