CN102376592B - 芯片尺寸封装件及其制法 - Google Patents

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Abstract

一种芯片尺寸封装件及其制法，是先将芯片设于承载板上，再将该芯片嵌埋于包括硬质层及具有相对的第一及第二表面的软质层的复合板中，接着移除该承载板以进行重布线工艺，藉以避免现有技术将芯片直接粘置于胶膜上发生胶膜受热软化、封装胶体溢胶及芯片偏移与污染问题，甚或造成后续重布线工艺的线路层与芯片电极垫接触不良，导致废品问题。

Description

芯片尺寸封装件及其制法
技术领域
本发明涉及一种半导体封装件及其制法，特别是涉及一种芯片尺寸封装件及其制法。
背景技术
随着半导体技术的演进，半导体产品已开发出不同封装产品型态，而为追求半导体封装件的轻薄短小，因而发展出一种芯片尺寸封装件(chip scale package，CSP)，其特征在于此种芯片尺寸封装件仅具有与芯片尺寸相等或略大的尺寸。
美国专利第5,892,179、6,103,552、6,287,893、6,350,668及6,433,427号公开一种传统的CSP结构，是直接在芯片上形成增层而无需使用如基板或导线架等芯片承载件，且利用重布线(redistribution layer，RDL)技术重配芯片上的焊垫至所欲位置。
然而上述CSP结构的缺点在于重布线技术的施用或布设于芯片上的导电迹线往往受限于芯片的尺寸或其作用面的面积大小，尤其当芯片的集成度提升且芯片尺寸日趋缩小的情况下，芯片甚至无法提供足够表面以安置更多数量的焊球来与外界电性连接。
鉴此，美国专利第6,271,469号公开一种晶圆级芯片尺寸封装件WLCSP(Wafer Level CSP)的制法，是在芯片上形成增层的封装件，可提供较为充足的表面区域以承载较多的输入/输出端或焊球。
如图1A所示，准备一胶膜11，并将多个芯片12以作用面121粘贴于该胶膜11上，该胶膜11例如为热感应胶膜；如图1B所示，进行封装模压工艺，利用一如环氧树脂的封装胶体13包覆住芯片12的非作用面122及侧面，再加热移除该胶膜11，以外露出该芯片作用面121；如图1C所示，然后利用重布线(RDL)技术，敷设一介电层14于芯片12的作用面121及封装胶体13的表面上，并开设多个贯穿介电层14的开口以露出芯片上的焊垫120，接着在该介电层14上形成线路层15，并使线路层15电性连接至焊垫120，再在线路层15上敷设拒焊层16及线路层15预定位置植设焊球17，之后进行切割作业。
通过前述制造工艺，因包覆芯片12的封装胶体13的表面可提供较芯片12作用面121大的表面区域而能安置较多焊球17以有效达成与外界的电性连接。
然而，上述制造工艺的缺点在于将芯片12以作用面121粘贴于胶膜11上而固定的方式，常因胶膜11在工艺中受热而发生伸缩问题，造成粘置于胶膜11上的芯片12位置发生偏移，甚至在封装模压时因胶膜11受热软化而造成芯片12位移，如此导致后续在重布线工艺时，线路层15无法连接到芯片12焊垫120上而造成电性不良。
请参阅图2，在另一封装模压中，因胶膜11’遇热软化，封装胶体13易发生溢胶130至芯片12作用面121，甚或污染焊垫120，造成后续重布线工艺的线路层与芯片焊垫接触不良，而导致废品问题。
请参阅图3A，前述封装模压工艺仅通过胶膜11支撑多个芯片12，该胶膜11及封装胶体13易发生严重翘曲(warpage)110问题，尤其是当封装胶体13的厚度很薄时，翘曲问题更为严重，从而导致后续重布线工艺时，在芯片12上涂布介电层时会有厚度不均问题；如此即需要额外再提供一硬质载具18(如图3B所示)，以将封装胶体13通过一粘胶19固定在该硬质载具18来进行整平，但当完成重布线工艺而移除该载具18时，易发生在封装胶体13上会有先前固定在载具18上的残留粘胶190问题(如图3C所示)。其它相关现有技术的公开如美国专利第6,498,387、6,586,822、7,019,406及7,238,602号。
因此，如何提供一种芯片尺寸封装件及制法，从而能确保线路层与焊垫间的电性连接品质，并提升产品的可靠度，减少制造成本，实为一重要课题。
发明内容
鉴于上述现有技术的种种缺陷，本发明的目的是一种芯片尺寸封装件及其制法，以确保线路层与焊垫间的电性连接品质，并提升产品的可靠度，且减少制造成本。
为达到上述目的，本发明提供一种芯片尺寸封装件的制法，包括：提供一承载板，且该承载板上形成有粘着层；提供至少一具有相对的作用面及非作用面的芯片，该芯片作用面上具有多个电极垫，将该芯片以其作用面结合于该粘着层上；提供一复合板，包括硬质层及具有相对的第一及第二表面的软质层，而该硬质层是形成于该软质层的第二表面上，且将该软质层的第一表面结合至该粘着层上以嵌埋该芯片；移除该承载板与粘着层，以露出该芯片作用面及该软质层的部分第一表面；在该软质层的第一表面及芯片作用面上形成第一介电层，并使该第一介电层形成开口以外露出该电极垫；以及在该第一介电层上形成第一线路层，并使该第一线路层电性连接至该电极垫。
前述的制法中，形成该软质层的材料为Ajinomoto Build-upFilm(ABF)、聚酰亚胺(Polyimide，PI)或硅氧树脂(polymerized siloxanes，silicone)。而形成该硬质层的材料为硅质材料、金属、预浸体(Prepreg，PP)或铜箔基板(Copper Clad Lamniated，CCL)。该软质层与硬质层的杨氏系数相差五倍以上。前述的制法还包括切单工艺；以及在该导电元件上接置电子元件。
前述的制法还包括在该第一介电层及第一线路层上形成拒焊层，并使该拒焊层形成多个开孔以植设导电元件。
另可利用重布线技术在该第一介电层及第一线路层上形成增层(build-up)结构，再在该增层结构上形成拒焊层，并使该拒焊层形成多个开孔以植设导电元件。
又前述的制法还包括贯穿该第一介电层、软质层及硬质层以形成通孔；以及在该硬质层上形成第二线路层，并在该通孔中形成电性连接该第一及第二线路层的导电通孔。
依前述制法，可在该硬质层及第二线路层上形成拒焊层，并使该拒焊层形成多个开孔，以植设导电元件。也可在该硬质层及第二线路层上形成增层结构，并在该增层结构上形成拒焊层，且使该拒焊层形成多个开孔以植设导电元件。
前述的制法还包括在植设导电元件前或植设导电元件后进行切单工艺；以及在该导电元件上接置电子元件。
通过前述制法，本发明还提供一种芯片尺寸封装件，包括：软质层，具有相对的第一表面及第二表面；至少一芯片，嵌埋于该软质层的第一表面内，该芯片具有相对的作用面、非作用面及多个设于该芯片作用面的电极垫，且该芯片作用面外露于该软质层的第一表面；硬质层，设于该软质层的第二表面上；第一介电层，设于该软质层的第一表面及芯片作用面上，且该第一介电层具多个开口以外露该电极垫；以及第一线路层，设于该第一介电层上且电性连接至该电极垫。
前述的封装件中，该软质层的材料为Ajinomoto Build-upFilm(ABF)、聚酰亚胺或硅氧树脂。而该硬质层的材料为硅质材料、金属、预浸体或铜箔基板。该软质层与硬质层的杨氏系数相差五倍以上。
该封装件还包括拒焊层，设于该第一介电层及第一线路层上，且该拒焊层形成有多个外露部分该第一线路层的开孔；以及导电元件，植设于该开孔处的第一线路层上。
另外，该封装件还可包括增层结构，设于该第一介电层及第一线路层上。此外，还可包括拒焊层，设于该增层结构上，且该拒焊层形成有多个开孔；以及导电元件，植设于该开孔处并电性连接该第一线路层。
前述的封装件中，该导电元件上接置电子元件。
在另一实施例中，该封装件还包括第二线路层，设于该硬质层上；以及导电通孔，贯穿该第一介电层、软质层及硬质层，以电性连接该第一及第二线路层。
依上述结构，该封装件还包括拒焊层，设于该硬质层及第二线路层上，且该拒焊层形成有多个外露部分该第二线路层的开孔；以及导电元件，植设于该开孔处的第二线路层上。
亦或该封装件可包括增层结构，设于该硬质层及第二线路层上；又可包括设于该增层结构上的拒焊层，且该拒焊层形成有多个开孔；以及导电元件，植设于该开孔处并电性连接该第二线路层。
由上可知，本发明的芯片尺寸封装件及制法主要先将芯片设于承载板上，再将该芯片嵌埋于软质层的第一表面，而将硬质层设于该软质层的第二表面，接着移除该承载板以进行重布线工艺，藉以避免现有将芯片直接粘置于胶膜上发生胶膜受热软化、封装胶体溢胶及芯片偏移与污染问题，甚或造成后续重布线工艺的线路层与芯片电极垫接触不良，导致废品问题。同时本发明使用复合板形成于承载板上，故可避免现有制造工艺中以胶膜为支撑件而发生翘曲问题，且在重布线工艺时无需有额外的硬质载具以固定封装件，故封装件上不会有残胶问题。
附图说明
图1A至图1C为美国专利US6,271,469所公开的晶圆级芯片尺寸封装件的制法示意图；
图2为美国专利US6,271,469所公开的晶圆级芯片尺寸封装件发生溢胶问题的示意图；
图3A至图3C为美国专利US6,271,469所公开的晶圆级芯片尺寸封装件发生封装胶体翘曲、增设载具及封装胶体表面残胶问题的示意图；
图4A至图4H为本发明的芯片尺寸封装件及其制法的示意图，其中，图4G’为图4G的另一实施方式；
图5为本发明的芯片尺寸封装件的另一实施例示意图；
图6A至图6D为本发明的另一芯片尺寸封装件及其制法的示意图，其中，图6C’为图6C的另一实施方式。
主要元件符号说明：
11、11’胶膜        110翘曲
12、22芯片          120焊垫
121、22a作用面      122、22b非作用面
13封装胶体          130溢胶
14介电层            15线路层
16、28、38拒焊层    17焊球
18载具              19粘胶
190残留粘胶         2、2’、3封装件
20承载板            21粘着层
220电极垫           23复合板
231硬质层           232软质层
23a第一表面         23b第二表面
25第一介电层       250开口
26第一线路层       260第一导电盲孔
27、37增层结构     270、370第二介电层
271、371线路       272、372第二导电盲孔
280、380开孔       29、39导电元件
30电子元件         33导电通孔
330通孔            36第二线路层
具体实施方式
以下通过特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点及功效。
须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供本领域技术人员了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容所能涵盖的范围内。同时，本说明书中所引用的如“上、下”及“内”、“一”及“第一、第二”等用语，也仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本发明可实施的范畴。
请参阅图4A至图4H，为本发明芯片尺寸封装件的制法的剖视示意图。
如图4A所示，提供一承载板20，且该承载板20上形成有粘着层21。
如图4B所示，提供具有相对的作用面22a及非作用面22b的芯片22，该芯片22作用面22a上具有多个电极垫220，将该芯片22以其作用面22a结合于该粘着层21上。
如图4C所示，提供一复合板23，包括硬质层231及具有相对的第一及第二表面23a、23b的软质层232，而该硬质层231形成于该软质层232的第二表面23b上，且将该软质层232的第一表面23a结合至该粘着层21上以嵌埋该芯片22。
该软质层232的材料为Ajinomoto Build-up Film(ABF)、聚酰亚胺(Polyimide，PI)或硅氧树脂(polymerized siloxanes，silicone)，又硅氧树脂亦称为硅酮(polysiloxanes)。该硬质层231的材料则为硅质材料(例如：晶圆、玻璃)、金属、双顺丁烯二酸亚氨(Bismaleimide Triacine，BT)、预浸体(Prepreg，PP)或铜箔基板(Copper Clad Laminate，CCL)。而前述构成复合板23的软质层232与硬质层231的杨氏系数最佳为相差五倍以上，以达到不会翘曲形变的最佳功效。
如图4D所示，移除该承载板20与粘着层21，以露出该芯片22作用面22a及该软质层232的部分第一表面23a。
承如图4C所示，可在将该软质层232的第一表面23a结合至该粘着层21上以嵌埋该芯片22后进行烘烤工艺，以使软质层232固化(Cure)；或如图4D所示，移除该承载板20与粘着层21后，进行烘烤工艺，以使软质层232固化(Cure)。
如图4E所示，在该软质层232的第一表面23a及芯片22作用面22a上形成第一介电层25，并在该第一介电层25上形成多个开口250，以对应外露出各该电极垫220。
如图4F所示，在该第一介电层25上进行图案化步骤，以在该第一介电层25上形成第一线路层26，并使该第一线路层26在各该开口250中形成第一导电盲孔260以电性连接至各该电极垫220。
如图4G所示，在该第一介电层25及第一线路层26上形成拒焊层28，并使该拒焊层28形成多个外露出该第一线路层26预定部分的开孔280，以植设导电元件29，而该导电元件29可为焊球或焊针的其中一者。
请参阅图4G’，也可在该第一介电层25及第一线路层26上形成增层结构27，该增层结构27具有至少一第二介电层270、及设于该第二介电层270上且电性连接该第一线路层26的线路层单元(包含线路271与第二导电盲孔272)；再在该增层结构27上形成拒焊层28，并使该拒焊层28形成多个外露出该线路271预定部分的开孔280，以植设导电元件29。
请参阅图4H，在形成该拒焊层28及导电元件29后，继续进行切单工艺，以形成嵌埋有单一芯片的封装件2。所述的封装件2可在至少一侧通过该导电元件29接置电子元件30，例如：电路板、半导体芯片。
请参阅图5，在切单工艺时，也可以多个芯片22为切割单位，形成嵌埋有多个芯片22的封装件2’。所述的封装件2’可在至少一侧通过该导电元件29接置电子元件30，例如：电路板、半导体芯片。
本发明通过先将芯片22设于承载板20上，再将该芯片22嵌埋于软质层232的第一表面23a，而将硬质层231设于该软质层232的第二表面23b，接着移除该承载板20，藉以避免现有技术将芯片直接粘置于胶膜上发生胶膜受热软化、封装胶体溢胶及芯片偏移与污染等问题。
再者，本发明因芯片22不会偏移，且通过该硬质层231作支撑而不会发生结构翘曲，故在重布线工艺时，该第一线路层26与芯片22电极垫220不会接触不良，有效避免废品问题。
又本发明使用复合板23形成于承载板20上，故可避免现有制造工艺中以胶膜为支撑部而发生翘曲问题；另外，在重布线工艺时无需有额外的硬质载具以固定封装件，故封装件上不会有残胶问题。
请参阅图6A至图6C，为本发明芯片尺寸封装件的另一制法的剖视示意图；该制法与前述制法的差异在于该硬质层231上形成有第二线路层36。
如图6A所示，接续图4E的结构，当在该第一介电层25上形成多个开口250时，还可形成一通孔330以贯穿该第一介电层25、软质层232及硬质层231。
如图6B所示，在该第一介电层25上形成第一线路层26，并使该第一线路层26在各该开口250中形成第一导电盲孔260以电性连接至各该电极垫220；同时在该硬质层231上进行图案化工艺以形成第二线路层36，且在该通孔330中形成电性连接该第一及第二线路层26、36的导电通孔33。
如图6C所示，在该第一介电层25、第一线路层26、硬质层231及第二线路层36上形成拒焊层38，并使该拒焊层38形成多个外露出该第一及第二线路层26、36预定部分的开孔380，以植设导电元件39，而该导电元件39可为焊球或焊针的其中一者。
请参阅图6C’，可在双侧形成增层结构37，即在该第一介电层25、第一线路层26、硬质层231及第二线路层36上形成该增层结构37；也可仅在单侧形成该增层结构37，即在该第一介电层25与第一线路层26上、或在该硬质层231与第二线路层36上。
如图6C’所示，该增层结构37具有至少一第二介电层370、及设于该第二介电层370上且电性连接该第一及第二线路层26、36的线路层单元(包含线路371与第二导电盲孔372)；再在该增层结构37上形成拒焊层38，并使该拒焊层38形成多个外露出该线路371预定部分的开孔380，以植设导电元件39。
当然，若该增层结构37仅位于该第一介电层25与第一线路层26上时，该拒焊层38则形成于该增层结构37、该硬质层231与第二线路层36上。若该增层结构37仅位于该硬质层231与第二线路层36上时，该拒焊层38则形成于该增层结构37、该第一介电层25与第一线路层26上。
如图6D所示，是以图6C’接续进行切单工艺，以形成嵌埋有单一芯片的封装件3。所述的封装件3可在至少一侧通过该导电元件39接置电子元件30，例如：电路板、半导体芯片。
再者，在切单工艺时，也可以多个芯片为切割单位；此与图5的制造工艺相似，故不再赘述。
本发明还提供一种芯片尺寸封装件，包括：具有相对的第一及第二表面23a、23b的软质层232、嵌埋于该软质层232的第一表面23a内的芯片22、设于该软质层232的第二表面23b上的硬质层231、设于该软质层232的第一表面23a及芯片22作用面22a上的第一介电层25、以及设于该第一介电层25上的第一线路层26。
所述的软质层232的构成材料为Ajinomoto Build-up Film、聚酰亚胺或硅氧树脂。
所述的芯片22具有相对的作用面22a及非作用面22b，并在该芯片22作用面22a设有多个电极垫220，且该芯片22作用面22a外露于该软质层232的第一表面23a。
所述的硬质层231的构成材料为硅质材料(例如：晶圆、玻璃)、金属、预浸体或铜箔基板。而该软质层232与硬质层231的杨氏系数最佳为相差五倍以上，以达到不会翘曲形变的最佳功效。
所述的第一介电层25具有多个开口250以外露出该电极垫220。
所述的第一线路层26具有形成于该第一介电层25中的第一导电盲孔260以电性连接至各该电极垫220。
所述的封装件还包括拒焊层28，设于该第一介电层25及第一线路层26上，且该拒焊层28形成有多个外露部分该第一线路层26的开孔280；以及导电元件29，植设于该开孔280处的第一线路层26上，如图4G所示。
亦或如图4G’所示，所述的封装件可包括增层结构27，设于该第一介电层25及第一线路层26上；又可包括设于该增层结构27上的拒焊层28，且该拒焊层28形成有多个开孔280；以及导电元件29，植设于该开孔280处并电性连接该第一线路层26。
另外，在另一实施例中，所述的封装件还包括第二线路层36，设于该硬质层231上；以及导电通孔33，贯穿该第一介电层25、软质层232及硬质层231，以电性连接该第一及第二线路层26、36。
依上述的结构，该封装件还包括拒焊层38，设于该第一介电层25、第一线路层26、硬质层231及第二线路层36上，且该拒焊层38形成有多个外露部分该第一及第二线路层26、36的开孔380；以及导电元件39，植设于该开孔380处的第一及第二线路层26、36上，如图6C所示。
亦或如图6D所示，该封装件3可包括增层结构37，设于该第一介电层25、第一线路层26、硬质层231及第二线路层36上；又可包括设于该增层结构37上的拒焊层38，且该拒焊层38形成有多个开孔380；以及导电元件39，植设于该开孔380处并电性连接该第一及第二线路层26、36。
上述实施例是用以例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应以权利要求书的范围为依据。

Claims (16)

1.一种芯片尺寸封装件的制法，其特征在于，包括：
提供一承载板，且该承载板上形成有粘着层；
提供至少一具有相对的作用面及非作用面的芯片，该芯片作用面上具有多个电极垫，将该芯片以其作用面结合于该粘着层上；
提供一复合板，包括硬质层及具有相对的第一及第二表面的软质层，而该硬质层形成于该软质层的第二表面上，且将该软质层的第一表面结合至该粘着层上以嵌埋该芯片；
移除该承载板与粘着层，以露出该芯片作用面及该软质层的部分第一表面；
在该软质层的第一表面及芯片作用面上形成第一介电层，并使该第一介电层形成开口以外露出该电极垫，且贯穿该第一介电层、软质层及硬质层以形成通孔；以及
在该第一介电层上形成第一线路层，在该硬质层上形成第二线路层、及在该通孔中形成电性连接该第一及第二线路层的导电通孔，并使该第一线路层电性连接至该电极垫。
2.根据权利要求1所述的芯片尺寸封装件的制法，其特征在于，还包括在该第一介电层及第一线路层上形成拒焊层，并使该拒焊层形成多个开孔以植设导电元件。
3.根据权利要求1所述的芯片尺寸封装件的制法，其特征在于，还包括在该第一介电层及第一线路层上形成增层结构。
4.根据权利要求3所述的芯片尺寸封装件的制法，其特征在于，还包括在该增层结构上形成拒焊层，并使该拒焊层形成多个开孔以植设导电元件。
5.根据权利要求1所述的芯片尺寸封装件的制法，其特征在于，还包括在该第一介电层、第一线路层、硬质层及第二线路层上形成拒焊层，并使该拒焊层形成多个开孔，以植设导电元件。
6.根据权利要求1所述的芯片尺寸封装件的制法，其特征在于，还包括形成增层结构，位于该第一介电层与第一线路层、或位于该硬质层与第二线路层上、或位于该第一介电层、第一线路层、硬质层与第二线路层上。
7.根据权利要求6所述的芯片尺寸封装件的制法，其特征在于，还包括在该增层结构上形成拒焊层，并使该拒焊层形成多个开孔以植设导电元件。
8.根据权利要求7所述的芯片尺寸封装件的制法，其特征在于，还包括当该增层结构仅位于该第一介电层与第一线路层上时，该拒焊层还形成于该硬质层与第二线路层上，并使该开孔外露部分该第二线路层以植设该导电元件。
9.根据权利要求7所述的芯片尺寸封装件的制法，其特征在于，还包括当该增层结构仅位于该硬质层与第二线路层上时，该拒焊层还形成于该第一介电层与第一线路层上，并使该开孔外露部分该第一线路层以植设该导电元件。
10.一种芯片尺寸封装件，其特征在于，包括：
软质层，具有相对的第一表面及第二表面；
至少一芯片，嵌埋于该软质层的第一表面内，该芯片具有相对的作用面、非作用面及多个设于该芯片作用面的电极垫，且该芯片作用面外露于该软质层的第一表面；
硬质层，设于该软质层的第二表面上；
第一介电层，设于该软质层的第一表面及芯片作用面上，且该第一介电层具多个开口以外露该电极垫；
第一线路层，设于该第一介电层上且电性连接至该电极垫；
第二线路层，设于该硬质层上；
增层结构，设于该硬质层与第二线路层上；以及
导电通孔，贯穿该第一介电层、软质层及硬质层，以电性连接该第一及第二线路层。
11.根据权利要求10所述的芯片尺寸封装件，其特征在于，该软质层的材料为Ajinomoto Build-up Film、聚酰亚胺或硅氧树脂。
12.根据权利要求10所述的芯片尺寸封装件，其特征在于，形成该硬质层的材料为硅质材料、金属、预浸体或铜箔基板。
13.根据权利要求10所述的芯片尺寸封装件，其特征在于，还包括拒焊层，设于该第一介电层及第一线路层上，且该拒焊层形成有多个外露部分该第一线路层的开孔；以及导电元件，植设于该开孔处的第一线路层上。
14.根据权利要求10所述的芯片尺寸封装件，其特征在于，该增层结构还设于该第一介电层与第一线路层上。
15.根据权利要求10或14所述的芯片尺寸封装件，其特征在于，还包括拒焊层，设于该增层结构上，且该拒焊层形成有多个开孔；以及导电元件，植设于该开孔处。
16.根据权利要求10所述的芯片尺寸封装件，其特征在于，该软质层与硬质层的杨氏系数相差五倍以上。
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