CN102376590B - 芯片尺寸封装件及其制法 - Google Patents

芯片尺寸封装件及其制法 Download PDF

Info

Publication number
CN102376590B
CN102376590B CN2010102485070A CN201010248507A CN102376590B CN 102376590 B CN102376590 B CN 102376590B CN 2010102485070 A CN2010102485070 A CN 2010102485070A CN 201010248507 A CN201010248507 A CN 201010248507A CN 102376590 B CN102376590 B CN 102376590B
Authority
CN
China
Prior art keywords
chip
layer
acting surface
size package
coating layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN2010102485070A
Other languages
English (en)
Other versions
CN102376590A (zh
Inventor
张江城
柯俊吉
黄建屏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siliconware Precision Industries Co Ltd
Original Assignee
Siliconware Precision Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siliconware Precision Industries Co Ltd filed Critical Siliconware Precision Industries Co Ltd
Priority to CN2010102485070A priority Critical patent/CN102376590B/zh
Publication of CN102376590A publication Critical patent/CN102376590A/zh
Application granted granted Critical
Publication of CN102376590B publication Critical patent/CN102376590B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

一种芯片尺寸封装件及其制法，是在芯片作用面上设一保护层，并使芯片以非作用面固定于硬质透明载具上，进行封装模压工艺及移除该保护层，接着再进行重布线工艺，藉以避免现有将芯片作用面直接粘置于胶膜上发生胶膜软化、封装胶体溢胶或翘曲及芯片偏移与污染问题，甚或造成后续重布线工艺的线路层与芯片焊垫接触不良，导致废品问题，且该透明载具在制造工艺中可通过激光分离而重复使用，以节省制造成本。

Description

芯片尺寸封装件及其制法
技术领域
本发明涉及一种半导体封装件及其制法，特别是涉及一种芯片尺寸封装件及其制法。
背景技术
随着半导体技术的演进，半导体产品已开发出不同封装产品型态，而为追求半导体封装件的轻薄短小，因而发展出一种芯片尺寸封装件(chip scale package，CSP)，其特征在于此种芯片尺寸封装件仅具有与芯片尺寸相等或略大的尺寸。
美国专利第5,892,179、6,103,552、6,287,893、6,350,668及6,433,427号公开了一种传统的CSP结构，是直接在芯片上形成增层而无需使用如基板或导线架等芯片承载件，且利用重布线(redistribution layer，RDL)技术重配芯片上的焊垫至所欲位置。
然而上述CSP结构的缺点在于重布线技术的施用或布设于芯片上的导电迹线往往受限于芯片的尺寸或其作用面的面积大小，尤其当芯片的集成度提升且芯片尺寸日趋缩小的情况下，芯片甚至无法提供足够表面以安置更多数量的焊球来与外界电性连接。
鉴此，美国专利第6,271,469号公开一种晶圆级芯片尺寸封装件WLCSP(Wafer Level CSP)的制法，是在芯片上形成增层的封装件，可提供较为充足的表面区域以承载较多的输入/输出端或焊球。
如图1A所示，准备一胶膜11，并将多个芯片12以作用面121粘贴于该胶膜11上，该胶膜11例如为热感应胶膜；如图1B所示，进行封装模压工艺，利用一如环氧树脂的封装胶体13包覆住芯片12的非作用面122及侧面，再加热移除该胶膜11，以外露出该芯片作用面121；如图1C所示，然后利用重布线(RDL)技术，敷设一介电层14于芯片的作用面121及封装胶体13的表面上，并开设多个贯穿介电层14的开口以露出芯片上的焊垫120，接着在该介电层14上形成线路层15，并使线路层15电性连接至焊垫120，再于线路层15上敷设拒焊层16及线路层预定位置植设焊球17，之后进行切割作业。
通过前述工艺，因包覆芯片的封装胶体的表面可提供较芯片作用面大的表面区域而能安置较多焊球以有效达成与外界的电性连接。
然而，上述工艺的缺点在于将芯片以作用面粘贴于胶膜上而固定的方式，常因胶膜在制造工艺中受热而发生伸缩问题，造成粘置于胶膜上的芯片位置发生偏移，甚至在封装模压时因胶膜受热软化而造成芯片位移，如此导致后续在重布线工艺时，线路层无法连接到芯片焊垫上而造成电性不良。再者，此工艺中所使用胶膜为消耗性材料，造成制造成本的增加。
另外，请参阅图2，在前述封装模压时，因胶膜11遇热软化，封装胶体13易发生溢胶130至芯片作用面121，甚或污染焊垫120，造成后续重布线工艺的线路层与芯片焊垫接触不良，而导致废品问题。
再者，请参阅图3A，前述封装模压工艺仅通过胶膜11支撑多个芯片12，该胶膜11及封装胶体13易发生严重翘曲(warpage)110问题，尤其是当封装胶体13的厚度很薄时，翘曲问题更为严重，从而导致后续重布线工艺时，在芯片上涂布介电层时会有厚度不均问题；如此即需要额外再提供一硬质载具18(如图3B所示)，以将封装胶体13通过一粘胶19固定在该硬质载具18来进行整平；如此不仅造成工艺复杂，且增加许多制造成本，同时在完成重布线工艺而移除该载具时，易发生在封装胶体上会有先前固定在载具上的粘胶190残留问题(如图3C所示)。其它相关现有技术的公开如美国专利第6,498,387、6,586,822、7,019,406及7,238,602号。
因此，如何提供一种芯片尺寸封装件及制法，从而能确保线路层与焊垫间的电性连接品质，并提升产品的可靠度，减少制造成本，实为一重要课题。
发明内容
有鉴于上述现有技术的缺点，本发明的主要目的是为避免现有技术将芯片作用面直接粘置于胶膜上而产生受热软化、封装胶体溢胶及芯片偏移与污染的问题。
本发明的另一目的是为了避免现有制造工艺中使用胶膜易发生翘曲的问题。
为达到上述目的，本发明提供一种芯片尺寸封装件的制法，包括：提供多个具相对作用面及非作用面的芯片及一透明载具，该芯片作用面上设有多个焊垫，在该芯片作用面上覆盖有保护层，将该芯片通过其非作用面而固定于该透明载具上；以第一包覆层包覆该芯片并外露出该芯片作用面上的保护层；移除该保护层以外露出该芯片作用面；在该芯片作用面及第一包覆层上设置介电层，并使该介电层形成开口以外露出该焊垫；以及在该介电层上形成线路层，并使该线路层电性连接至该焊垫。
前述的制法中，还可在该介电层及线路层上设置拒焊层，并使该拒焊层形成多个开口以植设焊球。
后续即可以激光分离该透明载具与第一包覆层及芯片，并进行切割作业以形成多个晶圆级芯片尺寸封装件(WLCSP)。此外，激光分离透明载具的步骤，也可在设置介电层之后或形成线路层的步骤后进行。当然，也可在分离该透明载具后，在该介电层及线路层上设置拒焊层，并使该拒焊层形成多个开口以植设焊球。
此外，该透明载具表面还可通过涂布方式设有如聚酰亚胺材料的第二包覆层，且该芯片通过其非作用面而固定于该第二包覆层上。另可利用重布线技术在该线路层上形成线路增层(build-up)结构。本发明的芯片尺寸封装件的制法中，是以激光使该透明载具自其与该第一包覆层及芯片的介面分离，而可轻易在后段制造工艺中移除该透明载具，由此加速制造效率，并可重复利用该透明载具，进而节省制造成本。
通过前述制法，本发明还提供一种芯片尺寸封装件，包括：芯片，该芯片具有相对的作用面及非作用面，且在该芯片作用面设有多个焊垫；第一包覆层，包覆于该芯片周围，且该第一包覆层的高度大于该芯片的高度；介电层，设于该芯片作用面及第一包覆层上，且该介电层具多个开口以外露该焊垫；线路层，设于该介电层上且电性连接至该焊垫；以及第二包覆层，设于该芯片非作用面及第一包覆层上，其中，该第二包覆层可为聚酰亚胺材料。
该封装件还可包括有：拒焊层，设于该介电层及线路层上，该拒焊层具有多个开口以外露出线路层预定部分；以及焊球，设于该线路层预定部分上。
因此，本发明的芯片尺寸封装件及制法主要在芯片作用面上设一保护层，并使芯片以非作用面固定于硬质透明载具上，接着进行封装模压工艺及移除该保护层，接着再进行重布线工艺，藉以避免现有技术将芯片作用面直接粘置于胶膜上发生胶膜受热软化、封装胶体溢胶及芯片偏移与污染问题，甚或造成后续重布线工艺的线路层与芯片焊垫接触不良，导致废品问题，且本发明中该透明载具在制造工艺中因将激光聚焦至该透明载具与第一包覆层及芯片的介面，而得以分离及重复使用，以节省制造成本，同时本发明不需要使用胶膜，故可避免现有制造工艺中使用胶膜而发生翘曲问题，而为解决该翘曲问题又需要额外提供透明载具所导致制造工艺复杂、成本增加及封装胶体有残胶等问题。
附图说明
图1A至图1C为美国专利US6,271,469所公开的晶圆级芯片尺寸封装件的制法示意图；
图2为美国专利US6,271,469所公开的晶圆级芯片尺寸封装件发生溢胶问题的示意图；
图3A至图3C为美国专利US6,271,469所公开的晶圆级芯片尺寸封装件发生封装胶体翘曲、增设载具及封装胶体表面残胶问题的示意图；
图4A至图4H为本发明的芯片尺寸封装件及其制法第一实施例示意图；
图5A至图5D为本发明的芯片尺寸封装件及其制法第二实施例示意图；
图6为本发明的芯片尺寸封装件及其制法第三实施例示意图。
主要元件符号说明：
11胶膜        12芯片
13封装胶体    14介电层
15线路层      16拒焊层
17焊球          18载具
19粘胶          21保护层
22芯片          22A晶圆
23透明载具      24粘胶
25第一包覆层    26介电层
27线路层        28拒焊层
29焊球          31保护层
32芯片          33透明载具
34粘胶          35第一包覆层
36介电层        37线路层
38拒焊层        39焊球
110翘曲         120焊垫
121作用面       122非作用面
130溢胶         190粘胶残留
220焊垫         221作用面
222非作用面     330第二包覆层
320焊垫         321作用面
322非作用面     36a第二介电层
37a第二线路层
具体实施方式
以下通过特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点与功效。
请参阅图4A至图4H，为本发明的芯片尺寸封装件及其制法第一实施例的示意图。
如图4A及图4B所示，提供一具多个芯片22的晶圆22A，该晶圆22A及芯片22具有相对的作用面221及非作用面222，且该芯片作用面221设有多个焊垫220，并在该晶圆作用面221上敷设一厚约3至20微米的保护层21，接着进行晶圆22A切割，以形成多个作用面221上设有保护层的芯片22。
如图4C所示，另提供一硬质透明载具23，从而将前述作用面221上设有保护层21的多个芯片22以其非作用面222通过粘胶24而粘置于该透明载具23上，并进行烘烤(cure)固定。
如图4D所示，以如模压方式使如环氧树脂封装材料的第一包覆层25包覆该芯片22并外露出该芯片作用面221上的保护层21。该第一包覆层25例如为环氧树脂的封装材料。
如图4E所示，以如化学药剂的方式移除该保护层以外露出芯片作用面221。如此该第一包覆层25的高度即大于该芯片作用面221的高度。
如图4F所示，在芯片作用面221及第一包覆层25上设置介电层26，并利用例如黄光(photo-lithography)工艺或激光工艺，使该介电层形成有多个开口以外露出该焊垫220。该介电层26是用以供后续的线路层附着其上的种子层(seed layer)。
接着，利用重布线(RDL)技术在该介电层26上形成线路层27，并使该线路层27电性连接至该焊垫220。
如图4G所示，在该介电层26及线路层27上设置拒焊层28，并使该拒焊层28形成多个开口以外露出该线路层27预定部分，从而供植设焊球29在该线路层预定部分。之后以激光聚焦至该透明载具23与第一包覆层25及粘胶层24的介面，即可轻易分离该透明载具23。
此外，如图4G’及图4G”所示，激光分离透明载具23的步骤，也可在设置介电层26之后或形成线路层27的步骤后进行。当然，也可在分离该透明载具23后，在该介电层26及线路层27上设置拒焊层28，并使该拒焊层28形成多个开口以植设焊球29。
如图4H所示，再进行切割作业，以形成多个晶圆级芯片尺寸封装件(WLCSP)。
因此，本发明的芯片尺寸封装件及制法主要在芯片作用面上设一保护层，并使芯片以非作用面固定于硬质透明载具上，接着进行封装模压工艺及移除该保护层，接着再进行重布线工艺，藉以避免现有技术将芯片作用面直接粘置于胶膜上发生胶膜受热软化、封装胶体溢胶及芯片偏移与污染问题，甚或造成后续重布线工艺的线路层与芯片焊垫接触不良，导致废品问题，且本发明中该透明载具在制造工艺中是通过激光聚焦至该透明载具与第一包覆层及芯片的介面，而得以分离及重复使用，以节省制造成本，同时本发明不需要使用胶膜，故可避免现有制造工艺中使用胶膜而发生翘曲问题，而为解决该翘曲问题又需要额外提供透明载具所导致制造工艺复杂、成本增加及封装胶体有残胶等问题。
请参阅图5A至图5D，为显示本发明的芯片尺寸封装件及其制法第二实施例的剖面示意图。如图所示，本实施例与前述实施例所提供的大致相同，主要差异是可在芯片非作用面上增设一第二包覆层以保护芯片。
如图5A所示，提供一硬质透明载具33，且在透明载具33上以如涂布方式形成如聚酰亚胺材料的第二包覆层330。
如图5B所示，将作用面上设有保护层31的芯片32以其非作用面322通过粘胶34而粘置于该第二包覆层330上。
如图5C所示，以如模压方式使如环氧树脂封装材料的第一包覆层35包覆该芯片32并外露出该芯片32作用面321上的保护层31；接着移除该保护层31以外露出芯片32作用面321，再于芯片32作用面321及第一包覆层35上设置介电层36，及在该介电层36上形成线路层37。
而后在该介电层36及线路层37上设置拒焊层38，并植设焊球39。
如图5D所示，之后即可如第一实施例的制法移除该透明载具33，再进行切割作业。
如此该芯片32的非作用面322上即设有一第二包覆层330，以提供芯片更佳保护。
通过前述制法，本发明还提供一种芯片尺寸封装件，包括：芯片32，该芯片32具有相对的作用面321及非作用面322，且在该芯片作用面321设有多个焊垫320；第一包覆层35，包覆于该芯片32周围，该第一包覆层35的高度大于该芯片32的高度；介电层36，设于该芯片32作用面321及第一包覆层35上，且该介电层36具多个开口以外露该焊垫320；线路层37，设于该介电层36上且电性连接至该焊垫320；以及第二包覆层330，设于该芯片32非作用面322及第一包覆层35上，其中，该第二包覆层可为聚酰亚胺材料。
此外，该芯片尺寸封装件还包括拒焊层38，设于该介电层36及线路层37上，该拒焊层38具有多个开口以外露出线路层37预定部分；焊球39，设于该线路层37预定部分上。
请参阅图6，为显示本发明的芯片尺寸封装件及其制法第三实施例的剖面示意图。如图所示，该芯片尺寸封装件与前述实施例所提供的大致相同，其不同处在于可利用重布线技术继续在先前所形成的介电层及线路层上形成增层结构，例如在先前所形成的介电层36及线路层37上形成第二介电层36a及第二线路层37a，并使该第二线路层37a电性连接至该第一线路层37，然后，再于第二线路层37a上敷设拒焊层38，并开设多个贯穿拒焊层38的开口，以外露出第二线路层37a的预定部分，接着在第二线路层37a的预定部分上植设焊球39，以作为封装件的输入/输出端，供与外界装置作电性连接。如此可通过增加芯片上的增层数目而能提升封装件中线路布设的弹性。
上述实施例仅为例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与变化。因此，本发明的权利保护范围，应以权利要求书的范围为依据。

Claims (15)

1.一种芯片尺寸封装件的制法，其特征在于，包括：
提供多个具相对作用面及非作用面的芯片及一透明载具，该芯片作用面上设有多个焊垫；在该芯片作用面上覆盖有保护层；将该芯片通过其非作用面而固定于该透明载具上；
以第一包覆层包覆该芯片并外露出该芯片作用面上的保护层，该第一包覆层为封装材料；
移除该保护层以外露出该芯片作用面；
在该芯片作用面及第一包覆层上设置介电层，并使该介电层形成开口以外露出该焊垫；以及
在该介电层上形成线路层，并使该线路层电性连接至该焊垫。
2.根据权利要求1所述的芯片尺寸封装件的制法，其特征在于，还包括：在该介电层及线路层上设置拒焊层，并使该拒焊层形成多个开口以植设焊球。
3.根据权利要求2所述的芯片尺寸封装件的制法，其特征在于，还包括：以激光使该透明载具自其与该第一包覆层及芯片的介面分离。
4.根据权利要求1所述的芯片尺寸封装件的制法，其特征在于，还包括：在设置该介电层之后，以激光使该透明载具自其与该第一包覆层及芯片的介面分离。
5.根据权利要求1所述的芯片尺寸封装件的制法，其特征在于，还包括：在形成该线路层的步骤后，以激光使该透明载具自其与该第一包覆层及芯片的介面分离。
6.根据权利要求4或5所述的芯片尺寸封装件的制法，其特征在于，还包括：在分离该透明载具后，在该介电层及线路层上设置拒焊层，并使该拒焊层形成多个开口以植设焊球。
7.根据权利要求1所述的芯片尺寸封装件的制法，其特征在于，该透明载具表面还设有第二包覆层，且该芯片通过其非作用面而固定于该第二包覆层上。
8.根据权利要求7所述的芯片尺寸封装件的制法，其特征在于，该第二包覆层是通过涂布方式形成。
9.根据权利要求7所述的芯片尺寸封装件的制法，其特征在于，该第二包覆层为聚酰亚胺材料。
10.根据权利要求1所述的芯片尺寸封装件的制法，其特征在于，该第一包覆层的高度大于该芯片的高度。
11.根据权利要求1所述的芯片尺寸封装件的制法，其特征在于，还包括：以重布线技术在该介电层及线路层上形成增层结构。
12.根据权利要求1所述的芯片尺寸封装件的制法，其特征在于，该芯片及透明载具的制造工艺包括：提供一具多个芯片的晶圆，该晶圆及芯片具有相对的作用面及非作用面，以于该晶圆作用面上敷设保护层，接着进行晶圆切割，以形成多个作用面上设有保护层的芯片，以将各该芯片通过其非作用面而固定于该透明载具上。
13.一种芯片尺寸封装件，其特征在于，包括：
芯片，该芯片具有相对的作用面及非作用面，且在该芯片作用面设有多个焊垫；
第一包覆层，包覆于该芯片周围，且该第一包覆层的高度大于该芯片的高度，该第一包覆层为封装材料；
介电层，设于该芯片作用面及第一包覆层上，且该介电层具多个开口以外露该焊垫；
线路层，设于该介电层上且电性连接至该焊垫；以及
第二包覆层，设于该芯片非作用面及第一包覆层上。
14.根据权利要求13所述的芯片尺寸封装件，其特征在于，还包括：
拒焊层，设于该介电层及线路层上，该拒焊层具有多个开口以外露出线路层预定部分；以及
焊球，设于该线路层预定部分上。
15.根据权利要求13所述的芯片尺寸封装件，其特征在于，还包括增层结构，形成于该介电层及线路层上。
CN2010102485070A 2010-08-05 2010-08-05 芯片尺寸封装件及其制法 Active CN102376590B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN2010102485070A CN102376590B (zh) 2010-08-05 2010-08-05 芯片尺寸封装件及其制法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN2010102485070A CN102376590B (zh) 2010-08-05 2010-08-05 芯片尺寸封装件及其制法

Publications (2)

Publication Number Publication Date
CN102376590A CN102376590A (zh) 2012-03-14
CN102376590B true CN102376590B (zh) 2013-11-27

Family

ID=45794992

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2010102485070A Active CN102376590B (zh) 2010-08-05 2010-08-05 芯片尺寸封装件及其制法

Country Status (1)

Country Link
CN (1) CN102376590B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105161465A (zh) 2015-08-10 2015-12-16 中芯长电半导体（江阴）有限公司 晶圆级芯片封装方法
KR102487563B1 (ko) * 2015-12-31 2023-01-13 삼성전자주식회사 반도체 패키지 및 그 제조방법
CN109920765B (zh) * 2019-02-14 2023-05-16 南通通富微电子有限公司 一种扇出型封装器件
CN109860065B (zh) * 2019-02-14 2023-03-21 南通通富微电子有限公司 一种扇出型封装方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1521818A (zh) * 2003-01-30 2004-08-18 矽品精密工业股份有限公司 半导体芯片封装结构及工序
CN1720766A (zh) * 2002-12-02 2006-01-11 索尼化学株式会社 挠性布线电路板的制造方法
CN1797728A (zh) * 2004-12-30 2006-07-05 育霈科技股份有限公司 晶圆级芯片尺寸封装的填胶结构及其方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100733208B1 (ko) * 2004-10-11 2007-06-27 삼성전기주식회사 플립칩 실장 기술을 이용한 반도체 패키지

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1720766A (zh) * 2002-12-02 2006-01-11 索尼化学株式会社 挠性布线电路板的制造方法
CN1521818A (zh) * 2003-01-30 2004-08-18 矽品精密工业股份有限公司 半导体芯片封装结构及工序
CN1797728A (zh) * 2004-12-30 2006-07-05 育霈科技股份有限公司 晶圆级芯片尺寸封装的填胶结构及其方法

Also Published As

Publication number Publication date
CN102376590A (zh) 2012-03-14

Similar Documents

Publication Publication Date Title
TWI701790B (zh) 晶片封裝結構與其形成方法
US10163822B2 (en) Chip-on-substrate packaging on carrier
TWI426587B (zh) 晶片尺寸封裝件及其製法
US10553458B2 (en) Chip packaging method
CN102005432B (zh) 四面无引脚封装结构及其封装方法
TWI414027B (zh) 晶片尺寸封裝件及其製法
TW201820565A (zh) 晶片封裝方法及封裝結構
CN101765911B (zh) 具有重新分布层的半导体芯片
CN102456636B (zh) 嵌入式芯片的封装件的制造方法
US20130187270A1 (en) Multi-Chip Fan Out Package and Methods of Forming the Same
TWI796522B (zh) 半導體器件封裝方法及半導體器件
TWI423355B (zh) 晶片尺寸封裝件及其製法
US20070155049A1 (en) Method for Manufacturing Chip Package Structures
US20190006196A1 (en) Method for packaging chip and chip package structure
CN102376678B (zh) 芯片尺寸封装件的制法
TWI421956B (zh) 晶片尺寸封裝件及其製法
CN102412208B (zh) 芯片尺寸封装件及其制法
CN102376590B (zh) 芯片尺寸封装件及其制法
CN102332408B (zh) 芯片尺寸封装件及其制法
TW201705316A (zh) 晶片封裝製程及晶片封裝體
TW202036812A (zh) 半導體裝置封裝方法及半導體裝置
CN103915395A (zh) 半导体封装件及其制法
CN102376591A (zh) 芯片尺寸封装件及其制法
CN102376592A (zh) 芯片尺寸封装件及其制法
CN111128760B (zh) 一种基于扇出型封装工艺的芯片封装方法及芯片封装结构

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant