TW201705316A - 晶片封裝製程及晶片封裝體 - Google Patents

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Abstract

一種晶片封裝製程，其包括以下步驟。提供可撓性線路載板。可撓性線路載板具有第一表面、第二表面以及形成於第一表面上的多個線路單元。這些線路單元呈行列配置。各個線路單元分別包含有圖案化線路。任兩行相鄰或任兩列相鄰的線路單元之間由切割道分隔開來。提供承載體。承載體全面地覆設於第二表面上。電性連接多個晶片至這些線路單元上。形成封裝膠體於第一表面上，並使封裝膠體全面地包覆這些晶片以及這些線路單元。移除承載體。沿切割道進行單體化切割，以形成多個彼此分離的晶片對裝體。

Description

晶片封裝製程及晶片封裝體
本發明是有關於一種封裝製程及封裝體，且特別是有關於一種晶片封裝製程及晶片封裝體。
於半導體的封裝製程中，大致上可分為晶圓切割、覆晶接合或打線接合以及封膠(molding)等步驟。在進行封膠步驟時，其係先將模具置於基板上。此時，基板上已設置有晶片或電子元件。接著，將固態的封膠塑料(epoxy molding compound,EMC)加熱溶融成液態，經由柱塞(plunger)施予壓力進入模具之模穴內，使得溶融成液態的封膠塑料密封住位於模穴內的晶片或電子元件。待溶融成液態的封膠塑料固化之後，進行脫模完成封膠製程。至此，封膠步驟已大致完成。在基板上形成包覆晶片或電子元件的封膠主要係防止濕氣由外部侵入，並使晶片或電子元件與外部電氣絕緣。
然而，由於在進行封膠步驟時所使用的封膠塑料的熱膨脹係數與基板的熱膨脹係數不同，因此在固化溶融成液態的封膠 塑料時，基板與封膠塑料間會隨著溫度變化而產生不同的膨脹或收縮量，進而導致基板產生應力而翹曲(warpage)，尤其是厚度越薄且具可撓性的基板，其翹曲的情況越趨嚴重，相當不利於目前電子元件體積薄化。
本發明提供一種晶片封裝製程及晶片封裝體，可改善可撓性線路載板於製造過程中產生翹曲的問題，藉以提升製程及產品良率。
本發明提出一種晶片封裝製程，其包括以下步驟。提供可撓性線路載板。可撓性線路載板具有第一表面、相對於第一表面之第二表面、形成於第二表面上的多個外接墊以及形成於第一表面上的多個線路單元。這些線路單元呈行列配置。各個線路單元分別包含有圖案化線路。任兩行相鄰或任兩列相鄰的線路單元之間由切割道分隔開來。提供承載體。承載體全面地覆設於可撓性線路載板之第二表面上。電性連接多個晶片至這些線路單元上。形成封裝膠體於第一表面上，並使封裝膠體全面地包覆這些晶片以及這些線路單元。移除承載體，以暴露出第二表面上之這些外接墊。沿切割道進行單體化切割，以形成多個彼此分離的晶片封裝體。
在本發明的一實施例中，上述的電性連接這些晶片至這些線路單元上的方法包括使各個晶片以主動表面朝向第一表面， 並透過主動表面上的多個凸塊接合至對應的線路單元的圖案化線路。
在本發明的一實施例中，上述的晶片封裝製程更包括在使各個晶片透過主動表面上的凸塊接合至對應的線路單元的圖案化線路之後，形成底膠(underfill)於各個晶片的主動表面與可撓性線路載板的第一表面之間，以包覆各個晶片的主動表面上的凸塊。
在本發明的一實施例中，上述的電性連接這些晶片至這些線路單元上的方法包括使各個晶片以其背面朝向第一表面，並透過絕緣膠層使各個晶片連接至可撓性線路載板的第一表面。接著，透過多條焊線接合各個晶片中相對於背面的主動表面與對應的線路單元的圖案化線路。
在本發明的一實施例中，上述的移除該承載體的方法包括將承載體自可撓性線路載板的第二表面撕離。
在本發明的一實施例中，上述的承載體的至少一邊緣形成有延伸部，以及施力於延伸部以將承載體自可撓性線路載板的第二表面撕離。
在本發明的一實施例中，上述的承載體的至少一邊緣形成有缺口，以及施力於缺口以將承載體自可撓性線路載板的第二表面撕離。
在本發明的一實施例中，上述的移除承載體的方法包括對承載體照射紫外光線或對承載體烘烤加熱。
在本發明的一實施例中，上述的承載體為膠膜或由板體 與形成板體上黏膠層所組成。承載體的尺寸大於或等於可撓性線路載板的尺寸。
本發明另提出一種透過前述晶片封裝製程製作所的晶片封裝體。
基於上述，本發明的晶片封裝製程係在進行封膠步驟之前先於可撓性線路載板的第二表面覆設承載體。此時，承載體與晶片分別位於可撓性線路載板的相對兩側。接著，形成封裝膠體於可撓性線路載板的第一表面上，並使封裝膠體全面地包覆位於可撓性線路載板的第一表面上的晶片以及線路單元。由於在形成封裝膠體時所使用的封膠塑料的熱膨脹係數與可撓性線路載板的熱膨脹係數不同，因此在固化溶融成液態的封膠塑料以形成封裝膠體時，可撓性線路載板與封裝膠體間會隨著溫度變化而產生不同的膨脹或收縮量，進而導致可撓性線路載板產生應力。然而，本發明可透過覆設於可撓性線路載板的第二表面上的承載來抵抗前述應力，藉以改善可撓性線路載板產生翹曲的問題，並提升本發明的晶片封裝製程的製程及產品良率。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
100a、100b‧‧‧晶片封裝體
110‧‧‧可撓性線路載板
111‧‧‧第一表面
112‧‧‧第二表面
113‧‧‧線路單元
114‧‧‧接墊
115‧‧‧外接墊
120、120a‧‧‧承載體
121‧‧‧延伸部
122‧‧‧缺口
130‧‧‧晶片
131‧‧‧主動表面
132‧‧‧背面
133‧‧‧焊球
134‧‧‧焊線
140‧‧‧封裝膠體
150‧‧‧底膠
160‧‧‧絕緣膠層
CP‧‧‧切割道
圖1A是本發明一實施例的可撓性線路載板的局部俯視示意 圖。
圖1B是圖1A的可撓性線路載板沿剖線I-I的局部剖面示意圖。
圖2A至圖2E是本發明一實施例應用圖1B的可撓性線路載板的晶片封裝製程的局部剖面示意圖。
圖3A至圖3D是本發明另一實施例應用圖1B的可撓性線路載板的晶片封裝製程的局部剖面示意圖。
圖4是本發明另一實施例的承載體覆設於圖1B的可撓性線路載板的局部剖面示意圖。
圖1A是本發明一實施例的可撓性線路載板的局部俯視示意圖。圖1B是圖1A的可撓性線路載板沿剖線I-I的局部剖面示意圖。請參考圖1A與圖1B，在本實施例中，可撓性線路載板110的基材的材質例如是印刷電路板的基材所通常採用的材質，例如是FR4、FR5或BT材料。然而，可撓性線路載板110的基材的材質並不限定於前述FR4、FR5或BT等材料，亦可為聚醯亞胺(PI)、聚乙烯對苯二甲酸酯(PET)、聚醚(PES)、碳酸脂(PC)或其他適合的可撓性材料。
可撓性線路載板110可具有第一表面111、相對於第一表面111的第二表面112以及形成於第一表面111上的多個線路單元113。各個線路單元113分別包含有圖案化線路，其中前述圖案化 線路例如是由多個接墊114所構成。在此，各個線路單元113的接墊114可呈行列配置，且接墊114的材質可包括銅、金、銀、鋁或上述金屬的合金。如圖1A所示，各個線路單元113的接墊114可排列成兩行三列，惟本發明對於各個線路單元113的接墊114排列而成的行數與列數並不加以限定。舉例來說，各個線路單元113的接墊114的排列方式至少一行一列，亦可為一行兩列、兩行一列或其他適當的行數與列數。另一方面，可撓性線路載板110還具有形成於第二表面112上的多個外接墊115，這些外接墊115與線路單元113電性連通。
如圖1A所示，這些線路單元113是由形成於可撓性線路載板110的第一表面111上的切割道CP分隔開來。由於本實例的切割道CP例如是行列交錯的溝渠，因此由切割道CP分隔開來的這些線路單元113可以是行列配置於可撓性線路載板110的第一表面111上。換個角度來說，任兩行相鄰或任兩列相鄰的線路單元113之間可由切割道CP分隔開來。
以下將針對應用可撓性線路載板110的晶片封裝製程舉例說明。
圖2A至圖2E是本發明一實施例應用圖1B的可撓性線路載板的晶片封裝製程的局部剖面示意圖。請參考圖2A，分別提供可撓性線路載板110與承載體120，並使承載體120全面地覆設於可撓性線路載板110的第二表面112上。此時，承載體120與線路單元113分別位於可撓性線路載板110的相對兩側。在本實 施例中，承載體120可為具黏性之膠膜，以在覆設於可撓性線路載板110的第二表面112上時黏貼於可撓性線路載板110。在另一實施例中，承載體120可由板體與形成板體上黏膠層所組成，以在覆設於可撓性線路載板110的第二表面112上時透過前述黏膠層黏貼於可撓性線路載板110。詳細而言，承載體120是暫時性地黏貼於可撓性線路載板110的第二表面112上，用以承載可撓性線路載板110，並覆蓋位於第二表面112上的外接墊115。
舉例來說，承載體120的尺寸可大於或等於可撓性線路載板110的尺寸，藉以全面地覆設於可撓性線路載板110的第二表面112上。如圖2A所示，本實施例的承載體120的尺寸例如是大於可撓性線路載板110的尺寸，而在承載體120的至少一邊緣形成有一突出於可撓性線路載板110的側表面的延伸部121。
接著，請參考圖2B，電性連接多個晶片130至這些線路單元113上。在本實施例中，電性連接多個晶片130至這些線路單元113上的方法例如是先使各個晶片130以其主動表面131朝向可撓性線路載板110的第一表面111，並使各個晶片130的主動表面131上的多個凸塊抵接於對應的線路單元113的接墊114(即圖案化線路)。之後，迴焊(refolw)前述各個凸塊以形成接合至對應的接墊114(即圖案化線路)的焊球133。換言之，本實施例可透過覆晶接合的方式以使各個晶片130電性連接於對應的線路單元113。
在使各個晶片130透過覆晶接合的方式電性連接於對應 的線路單元113之後，可選擇性地形成底膠150於各個晶片130的主動表面131與可撓性線路載板110的第一表面111之間，以包覆各個晶片130的主動表面131上的焊球133(即經迴焊後的凸塊)。底膠150可用以保護焊球133以及接墊114，並同時緩衝可撓性線路載板110與晶片130在受熱時，可撓性線路載板110與晶片130之間所產生熱應變(thermal strain)不匹配的現象。
接著，請參考圖2C，形成封裝膠體140於可撓性線路載板110的第一表面111上，並使封裝膠體140全面地包覆這些晶片130以及這些線路單元113。由於在形成封裝膠體140時所使用的封膠塑料的熱膨脹係數與可撓性線路載板110的熱膨脹係數不同，因此在固化溶融成液態的封膠塑料以形成封裝膠體140時，可撓性線路載板110與封裝膠體140間會隨著溫度變化而產生不同的膨脹或收縮量，進而導致可撓性線路載板110產生應力。然而，在本實施例中，覆設於可撓性線路載板110的第二表面112上的承載體120可用以抵抗前述應力，藉以改善可撓性線路載板110產生翹曲的問題。
在利用承載體120抵抗封膠步驟中可撓性線路載板110所產生的應力以防止可撓性線路載板110產生翹曲後，便可將暫時性地黏貼於可撓性線路載板110的第二表面112上的承載體120予以移除，如圖2D所示。移除承載體120的方法可以是施力於延伸部121，以將承載體120自可撓性線路載板110的第二表面112撕離。換言之，本實施例將承載體120的尺寸設置大於可撓性線 路載板110的尺寸，有助於操作者透過突出於可撓性線路載板110的側表面的延伸部121順利地將承載體120自可撓性線路載板110的第二表面112撕離。在其他實施例中，亦可透過對承載體120照射紫外光線或對承載體120烘烤加熱等方式，以降低膠膜或黏膠層的黏性。如此一來，便可使承載體120自可撓性線路載板110的第二表面112脫落，以暴露出第二表面112上之外接墊115。之後，再依製程所需於外接墊115進行植球之步驟，以形成球格陣列封裝(BGA)或是形成平面網格陣列封裝(LGA)。球格陣列封裝(BGA)或平面網格陣列封裝(LGA)可用以與外部端子電性連接，惟外接墊115與外部端子之接合形式不限於此。
請繼續參考圖2D，在移除承載體120後，沿切割道CP進行單體化切割，以形成多個彼此分離的晶片封裝體100a。圖2E繪示出其中一個晶片封裝體100a以示意。通常而言，沿切割道CP進行單體化切割可透過雷射切割或機械切割等方式實施。
以下將列舉其他實施例以作為說明。在此必須說明的是，下述實施例沿用前述實施例的元件標號與部分內容，其中採用相同的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，下述實施例不再重複贅述。
圖3A至圖3D是本發明另一實施例應用圖1B的可撓性線路載板的晶片封裝製程的局部剖面示意圖。不同於上述實施例的晶片封裝製程的是，本實施例是在將承載體120全面地覆設於 可撓性線路載板110的第二表面112上(如圖2A所示)的步驟後，透過打線接合的方式來使各個晶片130電性連接於對應的線路單元113，如圖3A所示。
詳細而言，透過打線接合的方式來使各個晶片130電性連接於對應的線路單元113例如是先使各個晶片130以其背面132朝向可撓性線路載板110的第一表面111，並透過絕緣膠層160連接各個晶片130的背面132與可撓性線路載板110的第一表面111。接著，透過多條焊線134接合各個晶片130中相對於背面132的主動表面131與對應的線路單元130的接墊114(即圖案化線路)。
接著，如圖3B至圖3C所示，本實施例的晶片封裝製程中的形成封裝膠體140於可撓性線路載板110的第一表面111上、移除承載體120以及單體化切割等步驟大致與上述實施例相同，於此便不再贅述。最後，即可製作得到如圖3D所示的晶片封裝體100b。
圖4是本發明另一實施例的承載體覆設於圖1B的可撓性線路載板的局部剖面示意圖。請參考圖4，有別於上述實施例的承載體120的是，本實施例的承載體120a的尺寸大致上等於可撓性線路載板110尺寸。為便於操作者順利地將承載體120a自可撓性線路載板110的第二表面112撕離，可在承載體120a的至少一邊緣形成有一略微內縮於可撓性線路載板110的側表面的缺口122。藉此，操作者可施力於缺口122，以將承載體120a自可撓性線路載板110的第二表面112撕離。
綜上所述，本發明的晶片封裝製程係在進行封膠步驟之前先於可撓性線路載板的第二表面貼覆一承載體。此時，承載體與晶片分別位於可撓性線路載板的相對兩側。接著，形成封裝膠體於可撓性線路載板的第一表面上，並使封裝膠體全面地包覆位於可撓性線路載板的第一表面上的晶片以及線路單元。由於在形成封裝膠體時所使用的封膠塑料的熱膨脹係數與可撓性線路載板的熱膨脹係數不同，因此在固化溶融成液態的封膠塑料以形成封裝膠體時，可撓性線路載板與封裝膠體間會隨著溫度變化而產生不同的膨脹或收縮量，進而導致可撓性線路載板產生應力。然而，本發明可透過覆設於可撓性線路載板的第二表面上的承載體來抵抗前述應力，藉以改善可撓性線路載板產生翹曲的問題，並提升本發明的晶片封裝製程的製程及產品良率。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
110‧‧‧可撓性線路載板
111‧‧‧第一表面
112‧‧‧第二表面
113‧‧‧線路單元
114‧‧‧接墊
115‧‧‧外接墊
120‧‧‧承載體
121‧‧‧延伸部
130‧‧‧晶片
131‧‧‧主動表面
133‧‧‧焊球
140‧‧‧封裝膠體
150‧‧‧底膠
CP‧‧‧切割道

Claims (10)

  1. 一種晶片封裝製程，包括：提供一可撓性線路載板，該可撓性線路載板具有一第一表面、相對於該第一表面之一第二表面、形成於該第二表面上的多個外接墊以及形成於該第一表面上的多個線路單元，該些線路單元呈行列配置於可撓性線路板上，各該線路單元分別包含有一圖案化線路，任兩行相鄰或任兩列相鄰的該些線路單元之間由一切割道分隔開來；提供一承載體，全面地覆設於該可撓性線路載板之該第二表面上；電性連接多個晶片至該些線路單元上；形成一封裝膠體於該第一表面上，並使該封裝膠體全面地包覆該些晶片以及該些線路單元；移除該承載體，以暴露出該第二表面上之該些外接墊；以及沿該些切割道進行單體化切割，以形成多個彼此分離的晶片封裝體。
  2. 如申請專利範圍第1項所述的晶片封裝製程，其中電性連接該些晶片至該些線路單元上的方法包括：使各該晶片以一主動表面朝向該第一表面，並透過該主動表面上的多個凸塊接合至對應的該線路單元的該圖案化線路。
  3. 如申請專利範圍第2項所述的晶片封裝製程，更包括：在使各該晶片透過該主動表面上的該些凸塊接合至對應的該 線路單元的該圖案化線路之後，形成底膠於各該晶片的該主動表面與該可撓性線路載板的該第一表面之間，以包覆各該晶片的該主動表面上的該些凸塊。
  4. 如申請專利範圍第1項所述的晶片封裝製程，其中電性連接該些晶片至該些線路單元上的方法包括：使各該晶片以其背面朝向該第一表面，並透過一絕緣膠層使各該晶片連接至該可撓性線路載板的該第一表面；以及透過多條焊線接合各該晶片中相對於該背面的一主動表面與對應的該線路單元的該圖案化線路。
  5. 如申請專利範圍第1項所述的晶片封裝製程，其中移除該承載體的方法包括：將該承載體自該可撓性線路載板的該第二表面撕離。
  6. 如申請專利範圍第5項所述的晶片封裝製程，其中該承載體的至少一邊緣形成有一延伸部，施力於該延伸部以將該承載體自該可撓性線路載板的該第二表面撕離。
  7. 如申請專利範圍第5項所述的晶片封裝製程，其中該承載體的至少一邊緣形成有一缺口，施力於該缺口以將該承載體自該可撓性線路載板的該第二表面撕離。
  8. 如申請專利範圍第1項所述的晶片封裝製程，其中移除該承載體的方法包括：對該承載體照射紫外光線或對該承載體加熱。
  9. 如申請專利範圍第1項所述的晶片封裝製程，其中該承載 體為一膠膜或由一板體與形成該板體上一黏膠層所組成，該承載體的尺寸大於或等於該可撓性線路載板的尺寸。
  10. 一種如申請專利範圍第1至9項中任一項所述的晶片封裝製程製作所得的晶片封裝體。
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Publication number Priority date Publication date Assignee Title
TW201836084A (zh) * 2017-03-16 2018-10-01 力成科技股份有限公司 半導體封裝結構的製作方法
CN111095580A (zh) * 2019-03-22 2020-05-01 厦门三安光电有限公司 柔性led面光源、制作方法及发光设备
CN110690126A (zh) * 2019-09-26 2020-01-14 厦门市三安集成电路有限公司 一种对抗基板弯曲的方法和滤波器产品的封装工艺
CN113764546A (zh) * 2021-08-30 2021-12-07 东莞市中麒光电技术有限公司 一种Mini-LED器件、LED显示模块及其制作方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI254462B (en) * 2005-06-08 2006-05-01 Chipmos Technologies Bermuda Stacked chip package structure, chip package and fabricating method thereof
TWI405273B (zh) * 2009-10-13 2013-08-11 Unimicron Technology Corp 封裝結構之製法
US8378498B2 (en) * 2010-09-09 2013-02-19 International Business Machines Corporation Chip assembly with a coreless substrate employing a patterned adhesive layer
KR101906408B1 (ko) * 2011-10-04 2018-10-11 삼성전자주식회사 반도체 패키지 및 그 제조 방법
KR101970291B1 (ko) * 2012-08-03 2019-04-18 삼성전자주식회사 반도체 패키지의 제조 방법
TWI447824B (zh) * 2012-08-07 2014-08-01 Alpha & Omega Semiconductor 一種晶圓級晶片的封裝方法
TWI509750B (zh) * 2013-09-30 2015-11-21 Chipmos Technologies Inc 多晶片捲帶封裝結構

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