JP2005108962A - 電子部品内蔵基板及びその製造方法 - Google Patents

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Abstract

【課題】 何ら不具合が発生することなく、低コストでかつ信頼性よく電子部品が絶縁膜に埋設されて実装される電子部品内蔵基板を提供する。
【解決手段】 接続パッドを備えた配線基板と、バンプ２４ａが接続パッドにフリップチップ接続された第１電子部品２４と、第１電子部品２４の面積より大きな面積を有する第２電子部品２６のバンプ２６ａが、第１電子部品２４の周辺外側に配置された接続パッドにフリップチップ接続され、第１電子部品２４の上に所定間隔をもって実装された第２電子部品２６と、第１電子部品２４と配線基板との隙間、第２電子部品２６と第１電子部品２４及び配線基板との隙間に充填された充填絶縁体２８とを有し、第１電子部品２４は充填絶縁体２８に埋設されている。
【選択図】 図８

Description

本発明は電子部品内蔵基板に係り、さらに詳しくは、電子部品が絶縁膜に埋設された状態で多層化されて実装された構造を有する電子部品内蔵基板及びその製造方法に関する。
マルチメディア機器を実現するためのキーテクノロジーであるＬＳＩ技術はデータ伝送の高速化、大容量化に向かって着実に開発が進んでいる。これに伴って、ＬＳＩと電子機器とのインターフェイスとなる実装技術の高密度化が進められている。
さらなる高密度化の要求から、半導体チップが絶縁膜に埋設された状態で配線基板上に多層化されて実装された構造の電子部品内蔵基板が開発されている。その一例として、特許文献１には、配線基板上にベアチップをフリップチップ接続した後に、ベアチップ上に絶縁膜を形成し、次いでその絶縁膜上に配線パターンを形成し、これらの工程を複数回繰り返すことによって多層配線構造を形成することが記載されている。
特開平１１−２７４７３４号公報
ところで、上記したような電子部品内蔵基板の製造において、半導体チップ上に絶縁膜を形成する際に、絶縁膜が半導体チップの厚みに起因して段差が生じた状態で形成されてしまう。半導体チップ上の絶縁膜に段差が生じると、その上に配線パターンを形成するためのフォトリソグラフィにおいてデフォーカスが発生しやすくなり、絶縁膜上に配線パターンを精度よく形成することが困難になる。
さらには、絶縁膜上に形成される配線パターンにも段差が生じるため、この配線パターンの上に上側半導体チップをフリップチップ接合する際に電気的接合の信頼性が低下するおそれがある。
このため、半導体チップ上に平坦な絶縁膜を容易に形成できる技術が望まれている。
本発明は以上の課題を鑑みて創作されたものであり、何ら不具合が発生することなく、低コストでかつ信頼性よく電子部品が絶縁膜に埋設されて実装される電子部品内蔵基板及びその製造方法を提供することを目的とする。
上記課題を解決するため、本発明は電子部品内蔵基板に係り、接続パッドをもつ配線パターンを備えた配線基板と、第１電子部品のバンプが前記接続パッドにフリップチップ接続された前記第１電子部品と、第２電子部品のバンプが前記第１電子部品の周辺外側に配置された前記接続パッドにフリップチップ接続され、前記第１電子部品の上面から所定間隔をもった状態で実装された前記第２電子部品と、前記第１電子部品と前記配線基板との隙間、前記第２電子部品と前記第１電子部品及び前記配線基板との隙間に充填された充填絶縁体とを有し、前記第１電子部品は前記充填絶縁体の中に埋設されていることを特徴とする。
本発明の電子部品内蔵基板では、まず、接続パッドをもつ配線パターンを備えた配線基板の接続パッドに第１電子部品（薄型化された半導体チップなど）のバンプがフリップチップ接続される。その後に、第１電子部品の面積より大きな面積を有する第２電子部品（半導体チップなど）のバンプが、第１電子部品の周辺外側に配置された接続パッドにフリップチップ接続される。すなわち、第２電子部品のバンプの高さは第１電子部品のバンプを含む厚みより高く設定されており、第２電子部品が第１電子部品の上面から所定間隔をもった状態で配線基板に実装され、第１電子部品は第２電子部品の下面と配線基板との間の空間に収容される。
次いで、第１電子部品と配線基板との隙間、第２電子部品と第１電子部品及び配線基板との隙間に充填絶縁体（アンダーフィル樹脂）が充填されて、第１電子部品が充填絶縁体の中に埋設される。
後述する関連技術１及び２では、電子部品の段差を容易に解消して平坦な絶縁膜を電子部品上に形成する方法について説明している。関連技術１及び２では、実装領域に開口部を備えた絶縁膜をパターニングする工程やその実装領域に実装された電子部品と絶縁膜との隙間にさらに絶縁膜を埋め込んで平坦な層間絶縁膜を形成する工程などの特別な工程を必要とする。しかも、関連技術１及び２での電子部品を埋設する絶縁膜は、耐クラック性が低かったり、十分な平坦性が得られなかったりする不具合がある。
しかしながら、本発明では、一般的な製造方法で製造された配線基板上に第１電子部品が第２電子部品の下の空間に収容されるようにして第１及び第２電子部品が順次フリップチップ接続された後に、第１及び第２電子部品の下側の隙間に一括で充填絶縁体（アンダーフィル樹脂）が充填される。これにより、第１電子部品は耐クラック性の高い充填絶縁体（アンダーフィル樹脂）に容易に埋設されて実装される。
このため、後述する関連技術１及び２よりも製造工程が極めて簡易となって製造コストの低減が図られると共に、電子部品が埋設される絶縁膜の耐クラック性などの信頼性を向上させることができる。
また、後述する関連技術１及び２と違って、配線基板の絶縁膜の膜厚を電子部品の厚みに合わせる必要もないことから、配線基板の特性に合わせて絶縁膜の膜厚を適宜調整することができるので、電子部品内蔵基板の全体の厚みを薄くすることが可能になる。
以上説明したように、本発明の電子部品内蔵基板は、極めて簡易な製造工程でコストが低減されて製造され、しかも電子部品は充填絶縁膜の中に埋設されているので耐クラック性などの信頼性を向上させることができる。
本発明の実施の形態について、図を参照しながら説明する。
本発明の実施形態を説明する前に、本発明に関連する関連技術及びその不具合な点について説明する。
（関連技術１）
関連技術１に係わる電子部品内蔵基板の製造方法は、図１（ａ）に示すように、まず、ビルドアップ配線基板を製造するための絶縁性のベース基板１００を用意する。ベース基板１００にはスルーホール１００ｘが設けられていて、このスルーホール１００ｘにはその内面にベース基板１００上の第１配線パターン１０２に繋がるスルーホールめっき層１０２ｘが形成され、その孔は樹脂体１０１で埋め込まれている。
その後、第１配線パターン１０２を被覆する樹脂よりなる第１層間絶縁膜１０４を形成した後、第１配線パターン１０２上の第１層間絶縁膜１０４の所定部をレーザやＲＩＥで加工することにより、第１配線パターン１０２に到達する深さの第１ビアホール１０４ｘを形成する。続いて、第１ビアホール１０４ｘを介して第１配線パターン１０２に接続される第２配線パターン１０６を第１層間絶縁膜１０４上に形成する。
次いで、図１（ｂ）に示すように、第２配線パターン１０６及び第１層間絶縁膜１０４上のうちの半導体チップがフリップチップ実装される実装領域Ａに開口部１０８ｘを備えた第１絶縁膜１０８ａを形成する。
続いて、接続端子１１０ａを備え、厚みが１５０μｍ程度以下に薄型化された半導体チップ１１０を用意し、半導体チップ１１０の接続端子１１０ａが上向きになるようにして、接着層１１１を介して半導体チップ１１０の背面を配線パターン１０６上に固着する。このとき、第１絶縁膜１０８ａは実装領域Ａを除く部分に半導体チップ１１０の厚みと略同一の膜厚で形成されているので、半導体チップ１１０の上面と第１絶縁膜１０８ａの上面とが略同一の高さになって半導体チップ１１０の段差が解消される。
次いで、図１（ｃ）に示すように、半導体チップ１１０及び第１絶縁膜１０８ａ上に樹脂フィルムを貼着することにより第２絶縁膜１０８ｂを形成する。このとき、第２絶縁膜１０８ｂは、半導体チップ１１０の側面と第１絶縁膜１０８ａの開口部１０８ｘの側面との隙間に埋め込まれ、その上面が平坦化されて形成される。
このようにして、第１絶縁膜１０８ａ及び第２絶縁膜１０８ｂにより構成される第２層間絶縁膜１０８が得られ、半導体チップ１１０が平坦な第２層間絶縁膜１０８の中にフェイスアップで埋設されて実装された構造が得られる。
次いで、図２（ａ）に示すように、半導体チップ１１０の接続端子１１０ａ及び第２配線パターン１０６上の第２層間絶縁膜１０８の所定部に第２ビアホール１０８ｙを形成する。続いて、第２ビアホール１０８ｙを介して半導体チップ１１０の接続端子１１０ａ及び第２配線パターン１０６にそれぞれ接続される第３配線パターン１１２を第２層間絶縁膜１０８上に形成する。
続いて、第３配線パターン１１２の所要部を露出させる開口部１１４ｘを備えたソルダレジスト膜１１４を第２層間絶縁膜１０８上に形成した後、その開口部１１４ｘ内の第３配線パターン１１２上に無電解めっきによりＮｉ／Ａｕ層１１２ａを形成する。
さらに、図２（ｂ）に示すように、バンプ１１６ａを備えた上側半導体チップ１１６のバンプ１１６ａを第３配線パターン１１２上のＮｉ／Ａｕめっき層１１２ａにフリップチップ接続する。その後に、上側半導体チップ１１６の下側の隙間にアンダーフィル樹脂１１８を充填する。以上により、関連技術１の電子部品内蔵基板が得られる。
関連技術１の電子部品内蔵基板では、半導体チップ１１０が第１層間絶縁膜１０８に埋設される際に半導体チップ１１０の段差を容易に解消できるものの、１２５〜−５５℃の範囲で温度サイクル試験を行うと、半導体チップ１１０の周辺外側の隙間に埋め込まれた第２絶縁膜（樹脂フィルム）１０８ｂの部分（特に半導体チップのコーナー部に対応する部分）にクラックが発生しやすい。このため、第２絶縁膜１０８ｂとして耐クラック性の高い特別な樹脂フィルムを使用するなどの工夫が必要であり、製造コストの上昇を招くおそれがある。
（関連技術２）
関連技術２の電子部品内蔵基板の製造方法は、図３（ａ）に示すように、まず、関連技術１と同様に、第１配線パターン１０２を備えたベース基板１００を用意し、第１層間絶縁膜１０４に形成された第１ビアホール１０４ｘを介して第１配線パターン１０２に接続される第２配線パターン１０６を第１層間絶縁膜１０４上に形成する。その後に、半導体チップが実装される実装領域Ａに開口部１０８ｘを備えた第１絶縁膜１０８ａを形成する。このとき、実装領域Ａには後に半導体チップがフリップチップ接続される第２配線パターン１０６の接続パッド１０６ｘが露出する。さらに、実装領域Ａに露出する第２配線パターン１０６の接続パッド１０６ｘ上に無電解めっきによりＮｉ／Ａｕ層１０６ａを形成する。
続いて、図３（ｂ）に示すように、バンプ１１０ａを備え、厚みが１５０μｍ程度以下に薄型化された半導体チップ１１０を用意し、半導体チップ１１０のバンプ１１０ａを第２配線パターン１０６の接続パッド１０６ｘ上のＮｉ／Ａｕ層１０６ａにフリップチップ接続する。さらに、半導体チップ１１０の下側の隙間、及び半導体チップ１１０の側面と第１絶縁膜１０８ａの開口部１０８ｘの側面との隙間にアンダーフィル樹脂１０８ｃを充填する。その後に、図３（ｃ）に示すように、半導体チップ１１０の上面に第２絶縁膜１０８ｂを形成する。これにより、第１絶縁膜１０８ａ、第２絶縁膜１０８ｂ及びアンダーフィル樹脂１０８ｃにより構成される第２層間絶縁膜１０８が得られる。
次いで、図４（ａ）に示すように、第２配線パターン１０８上の第２層間絶縁膜１０８の所定部に第２ビアホール１０８ｙを形成した後に、第２ビアホール１０８ｙを介して第２配線パターン１０６に接続される第３配線パターン１１２を第２層間絶縁膜１０８上に形成する。
続いて、第３配線パターン１１２の所要部を露出させる開口部１１４ｘを備えたソルダレジスト膜１１４を第２層間絶縁膜１０８上に形成した後、その開口部１１４ｘに露出する第３配線パターン１１２上に無電解めっきによりＮｉ／Ａｕ層１１２ａを形成する。
続いて、図４（ｂ）に示すように、バンプ１１６ａを備えた上側半導体チップ１１６のバンプ１１６ａを第３配線パターン１１２上のＮｉ／Ａｕ層１１２ａにフリップチップ接続する。その後に、上側半導体チップ１１６の下側の隙間にアンダーフィル樹脂１１８を充填する。以上により、関連技術２の電子部品内蔵基板が得られる。
関連技術２の電子部品内蔵基板では、関連技術１と同様に、半導体チップ１１０が第１層間絶縁膜１０８に埋設される際に半導体チップ１１０の段差を容易に解消できる。しかしながら、図３（ｂ）のアンダーフィル樹脂１０８ｃを充填する工程において、アンダーフィル樹脂１０８ｃの上面が半導体チップ１１０上面と同一面になるようにアンダーフィル樹脂１０８ｃの供給量を制御することは困難であることから、アンダーフィル樹脂１０８ｃが半導体チップ１１０の周辺部に盛り上がって形成される場合が多い。このため、その上方に形成される第３配線パターン１１２の高さがばらつき、上側半導体チップ１１６の電気的接合の信頼性が低下する。
このように、関連技術２では、特別に平坦化工程を追加するなどの工夫が必要となるので、製造コストの上昇を招くおそれがある。
以下に説明する本発明の実施形態の電子部品内蔵基板は、前述した関連技術１及び２の不具合な点を解消することができる。
（実施の形態）
図５〜図８は本発明の実施形態の電子部品内蔵基板の製造方法を順に示す断面図である。図５（ａ）に示すように、まず、ビルドアップ配線基板を製造するためのベース基板１０を用意する。このベース基板１０はガラスエポキシ樹脂などの絶縁性材料から構成されている。ベース基板１０にはスルーホール１０ａが設けられていて、このスルーホール１０ａにはその内面にベース基板１０上の第１配線パターン１２に繋がるスルーホールめっき層１０ｂが形成され、その孔は樹脂体１０ｃで埋め込まれている。
その後に、図５（ｂ）に示すように、第１配線パターン１２上に第１層間絶縁膜１４を形成する。第１層間絶縁膜１４としては、エポキシ系樹脂、ポリイミド系樹脂、又はポリフェニレンエーテル系樹脂などの樹脂が使用される。その形成方法の一例としては、第１配線パターン１２上にこれらの樹脂フィルムをラミネートした後、８０〜１４０℃で熱処理して硬化させることにより樹脂膜を形成する。あるいは、樹脂膜をスピンコート法又は印刷により形成するようにしてもよい。
続いて、第１配線パターン１２上の第１層間絶縁膜１４の所定部をレーザやＲＩＥにより加工して第１配線パターン１２に到達する深さの第１ビアホール１４ｘを形成する。その後に、セミアディティブ法により第１ビアホール１４ｘを介して第１配線パターン１２に接続される第２配線パターン１６を第１層間絶縁膜１４上に形成する。
詳しく説明すると、第１ビアホール１４ｘの内面及び第１層間絶縁膜１４上に無電解めっき又はスパッタ法によりシードＣｕ層（不図示）を形成した後、第２配線パターン１６に対応する開口部を備えたレジスト膜（不図示）を形成する。次いで、シードＣｕ膜をめっき給電層に用いた電解めっきによりレジスト膜の開口部にＣｕ膜パターン（不図示）を形成する。続いて、レジスト膜を除去した後に、Ｃｕ膜パターンをマスクにしてシードＣｕ膜をエッチングする。なお、セミアディティブ法の代わりに、サブトラクティブ法やフルアディティブ法などを使用してもよい。
次いで、図５（ｃ）に示すように、第２配線パターン１６上に第１層間絶縁膜１４と同様な材料よりなる第２層間絶縁膜１８を形成した後、第２配線パターン１６上の第２層間絶縁膜１８の所定部に第２ビアホール１８ｘを形成する。続いて、第２配線パターン１６の形成方法と同様な方法により、第２ビアホール１８ｘを介して第２配線パターン１６に接続される第３配線パターン２０を第２層間絶縁膜１８上に形成する。
このとき、第３配線パターン２０は、後に第１半導体チップのバンプが接続される第１接続パッドＣ１と、第２半導体チップのバンプが接続される第２接続パッドＣ２とを備えた状態で形成される。
その後、図６（ａ）に示すように、第３配線パターン２０の複数の第１、第２接続パッドＣ１，Ｃ２が配置された実装領域Ａを一括して露出させる開口部２２ｘを備えたソルダレジスト膜２２（保護絶縁膜）を形成する。つまり、ソルダレジスト膜２２は実装領域Ａを取り囲むようにして形成される。
次いで、図６（ｂ）に示すように、ソルダレジスト膜２２をマスクにして、無電解めっきにより、実装領域Ａに露出する第１、第２接続パッドＣ１、Ｃ２を含む第３配線パターン２０上にＮｉ（ニッケル）／Ａｕ（金）層２１を形成する。
次いで、図７（ａ）に示すように、バンプ２４ａを備えた第１半導体チップ２４（第１電子部品）を用意する。この半導体チップ２４は、素子形成面側にトランジスタなどの素子と接続端子とを備えた半導体ウェハ（不図示）が研削されて薄型化された後に、半導体ウェハがダイシングされて個片化されたものである。半導体チップ２４は、その厚み（バンプ２４ａを除く）が１５０μｍ以下、好適には、１０〜１００μｍに薄型化されている。半導体チップ２４のバンプ２４ａは半導体ウェハがダイシングされる前又は後に半導体チップ２４の接続端子上に形成される。
そして、そのような第１半導体チップ２４のバンプ２４ａを第３配線パターン２０の第１接続パッドＣ１（図６（ｂ））上のＮｉ／Ａｕ層２１にフリップチップ接続する。第１半導体チップ２４のバンプ２４ａとしては、Ａｕバンプ又ははんだバンプなどが使用される。Ａｕバンプを使用する場合は超音波によりＡｕとＡｕとが接合され、また、はんだバンプを使用する場合はリフロー加熱によりはんだとＡｕとが接合される。
続いて、図７（ｂ）に示すように、バンプ２６ａを備え、第１半導体チップ２４の面積より大きな面積を有する第２半導体チップ２６（第２電子部品）を用意する。この第２半導体チップ２６のバンプ２６ａを第１半導体チップ２４の周辺外側に配置された第３配線パターン２０の第２接続パッドＣ２（図６（ｂ））上のＮｉ／Ａｕ層２１にフリップチップ接続する。これにより、第２半導体チップ２６は第１半導体チップ２４の上面から所定間隔をもって実装され、第１半導体チップ２４は第２半導体チップ２６の下面と配線基板との間の空間に収容される。
従って、第２半導体チップ２６のバンプ２６ａの高さは、第１半導体チップ２４のバンプ２４ａを含む厚みよりも高く設定される。その一例としては、第１半導体チップ２４の厚みが５０μｍ程度、そのバンプ２４ａの高さが２０μｍ程度の場合、第２半導体チップ２６のバンプ２６ａの高さは１００μｍ程度に設定される。
なお、電子部品の一例として半導体チップを挙げたが、コンデンサ部品などの各種電子部品を使用することができる。
次いで、図８に示すように、第１半導体チップ２４の下側の隙間、第１半導体チップ２４の側面側の隙間、第１半導体チップ２４の上面と第２半導体チップ２６の下面との隙間、第２半導体チップ２６の側面とソルダレジスト膜２２の開口部２２ｘの側面との隙間に、アンダーフィル樹脂を充填し、熱処理を行って硬化させることにより充填絶縁体２８を得る。これにより、第１半導体チップ２４が充填絶縁体２８内に埋設されると共に、第２半導体チップ２６の下側及び側面側の隙間が充填絶縁体２８により充填される。第２半導体チップ２６の側面側の充填絶縁体２８は、ソルダレジスト膜２２の開口部２２ｘの側面に堰き止められた状態で形成される。
充填絶縁体２８としては、耐クラック性などの信頼性を向上させるために、フィラー（シリカ）を含有し、熱膨張係数（ＣＴＥ）が２０〜３０ｐｐｍ／℃で、ヤング率が１０〜１５ＧＰａの樹脂を使用することが好ましい。
このようにして、第１半導体チップ２４が充填絶縁体２８に埋設された状態で配線基板上に実装されると共に、第２半導体チップ２６が第１半導体チップ２４の上方に３次元的に積層された状態で配線基板に実装される。
以上により、本実施形態の電子部品内蔵基板１が完成する。
なお、前述したように、本実施形態では、第１半導体チップ２４を充填絶縁体２８に埋設させるために、複数の第１、第２接続パッドＣ１，Ｃ２が配置された実装領域Ａを一括で開口させる開口部２２ｘを備えたソルダレジスト膜２２を形成している。このようにすることは、接続パッドＣ１，Ｃ２のピッチが狭小化（例えば１５０μｍ程度以下）する場合であっても、半導体チップ２４，２６のバンプ２４ａ，２６ａと接続パッドＣ１，Ｃ２とを接合させる際に、所要の接合面積が確保されて電気的接合の信頼性を向上させることができるという観点からも都合がよい。
すなわち、接続パッドＣ１，Ｃ２のピッチが狭小化する場合、第３配線パターン２０の各接続パッドＣ１，Ｃ２の主要部をそれぞれ露出させる開口部を有する連続的なソルダレジスト膜を形成する方法では、その形成工程での位置ずれによりソルダレジスト膜の開口部が各接続パッドＣ１，Ｃ２の主要部からずれて形成されやすくなる。このため、半導体チップのバンプと接続パッドＣ１、Ｃ２との接合面積が小さくなり、バンプの接合強度の低下に伴って接合不良などが発生しやすくなるからである。
本実施形態の電子部品内蔵基板１では、ベース基板１０上に第１〜第３配線パターン１２，１６，２０が多層化されて形成され、これらの配線パターン１２，１６，２０は、第１及び第２層間絶縁膜１４，１８に設けられた第１及び第２ビアホール１４ｘ，１８ｘを介して相互接続されている。第３配線パターン２０は複数の接続パッドＣ１，Ｃ２を備えており、この接続パッドＣ１、Ｃ２が配置された実装領域Ａを一括で開口する開口部２２ｘを備えたソルダレジスト膜２２が第２層間絶縁膜１８上に形成されている。そして、第３配線パターン２０の第１接続パッドＣ１上のＮｉ／Ａｕ層２１に第１半導体チップ２４のバンプ２４ａがフリップチップ接続されている。
また、第１半導体チップ２４の面積より大きい面積を有する第２半導体チップ２６のバンプ２６ａが、第１半導体チップ２４の周辺外側に配置された第２接続パッドＣ２上のＮｉ／Ａｕ層２１にフリップチップ接続されている。第２半導体チップ２６のバンプ２６ａの高さは、第１半導体チップ２４のバンプ２４ａを含む厚みよりも高く設定されており、これによって第１半導体チップ２４は第２半導体チップ２６の下面と配線基板の間の領域に収容された状態となっている。
さらに、第１半導体チップ２４及び第２半導体チップ２６の下側及び側面側の隙間には充填絶縁体２８が充填されていて、第１半導体チップ２４は充填絶縁体２８に埋設された状態で実装されている。
このように、本実施形態では、耐クラック性の高い材料を容易に選択できるアンダーフィル樹脂よりなる充填絶縁体２８の中に第１半導体チップ２４が埋設されるようにしている。このため、温度サイクル試験を行っても第１半導体チップ２４の周辺部の充填絶縁体２８にはクラックは発生せず、電子部品内蔵基板１の信頼性を向上させることができる。
また、関連技術１及び２では、第１半導体チップ２４の段差を容易に解消して平坦な絶縁膜を電子部品上に形成するために、実装領域に開口部を備えた絶縁膜をパターニングする工程やその実装領域に実装された電子部品と絶縁膜との隙間にさらに絶縁膜を埋め込んで平坦な層間絶縁膜を形成する工程などの特別な工程を必要とする。
しかしながら、本実施形態では、一般的な製造方法で製造された配線基板上に第１半導体チップ２４が第２半導体チップ２６の下の空間に収容されるようにして第１及び第２半導体チップ２４，２６が順次フリップチップ接続された後に、第１及び第２半導体チップ２４，２６の下側の隙間に一括で充填絶縁体２８が充填されるようにしている。このため、本実施形態の電子部品内蔵基板１は、関連技術１及び２よりも製造工程が極めて簡易となって低コストで製造される。
また、関連技術２と違って、充填絶縁体２８を形成する際には平坦性を考慮する必要がないので、アンダーフィル樹脂の供給量を細かく制御する必要もない。
さらには、関連技術１及び２と違って、配線基板の絶縁膜の膜厚を半導体チップの厚みに対応させる必要もないことから、配線基板の特性に合わせて絶縁膜の膜厚を適宜調整することができるので、関連技術１及び２よりも電子部品内蔵基板の全体の厚みを薄く調整することが可能となる。
なお、本実施形態では、配線基板として、ベース基板上に配線パターンが３層積層されたものを例示したが、ｎ層（ｎは１以上の整数）の配線パターンが設けられた各種の配線基板を使用することができる。また、ベース基板１０の裏面側にもｎ層（ｎは１以上の整数）の配線パターンが形成された形態としてもよい。
図１（ａ）〜（ｃ）は関連技術１に係わる電子部品内蔵基板の製造方法を示す断面図（その１）である。 図２（ａ）〜（ｂ）は関連技術１に係わる電子部品内蔵基板の製造方法を示す断面図（その２）である。 図３（ａ）〜（ｃ）は関連技術２に係わる電子部品内蔵基板の製造方法を示す断面図（その１）である 図４（ａ）〜（ｂ）は関連技術２に係わる電子部品内蔵基板の製造方法を示す断面図（その２）である。 図５（ａ）〜（ｃ）は本発明の実施形態の電子部品内蔵基板の製造方法を示す断面図（その１）である。 図６（ａ）〜（ｃ）は本発明の実施形態の電子部品内蔵基板の製造方法を示す断面図（その２）である。 図７（ａ）〜（ｂ）は本発明の実施形態の電子部品内蔵基板の製造方法を示す断面図（その３）である。 図８は本発明の実施形態の電子部品内蔵基板の製造方法を示す断面図（その４）である。
符号の説明
１０…ベース基板、１０ａ…スルーホール、１０ｂ…スルーホールめっき層、１０ｃ…樹脂体、１２…第１配線パターン、１４…第１層間絶縁膜、１４ｘ…第１ビアホール、１６…第２配線パターン、１８…第２層間絶縁膜、１８ｘ…第１ビアホール、２０…第３配線パターン、２１…Ｎｉ／Ａｕ層、２２…ソルダレジスト膜（保護絶縁膜）、２２ｘ…開口部、２４…第１半導体チップ（第１電子部品）、２４ａ，２６ａ…バンプ、２６…第２半導体チップ（第２電子部品）、２８…充填絶縁体、Ａ…実装領域、Ｃ１…第１接続パッド、Ｃ２…第２接続パッド。

Claims (12)

  1. 接続パッドをもつ配線パターンを備えた配線基板と、
    第１電子部品のバンプが前記接続パッドにフリップチップ接続された前記第１電子部品と、
    第２電子部品のバンプが前記第１電子部品の周辺外側に配置された前記接続パッドにフリップチップ接続され、前記第１電子部品の上面から所定間隔をもった状態で実装された前記第２電子部品と、
    前記第１電子部品と前記配線基板との隙間、前記第２電子部品と前記第１電子部品及び前記配線基板との隙間に充填された充填絶縁体とを有し、
    前記第１電子部品は前記充填絶縁体の中に埋設されていることを特徴とする電子部品内蔵基板。
  2. 前記第２電子部品のバンプの高さは、前記第１電子部品のバンプを含む厚みより高く設定されていることを特徴とする請求項１に記載の電子部品内蔵基板。
  3. 前記第１電子部品の前記バンプを除いた厚みは１５０μｍ以下であることを特徴とする請求項１又は２に記載の電子部品内蔵基板。
  4. 前記第１及び第２電子部品が実装された実装領域を一括して開口する開口部が設けられた保護絶縁膜が前記配線基板上に形成されており、前記充填絶縁体は、前記第２電子部品の側面から前記保護絶縁膜の開口部の側面まで延在して形成されていることを特徴とする請求項１乃至３のいずれか一項に記載の電子部品内蔵基板。
  5. 前記充填絶縁体は、フィラーを含有し、かつ熱膨張係数が２０乃至３０ｐｐｍ／℃の樹脂であることを特徴とする請求項１乃至４のいずれか一項に記載の電子部品内蔵基板。
  6. 前記電子部品は、半導体チップであることを特徴とする請求項１乃至５のいずれか一項に記載の電子部品内蔵基板。
  7. 接続パッドをもつ配線パターンを備えた配線基板を用意する工程と、
    前記接続パッドに第１電子部品のバンプをフリップチップ接続する工程と、
    第２電子部品のバンプを前記第１電子部品の周辺外側に配置された前記接続パッドにフリップチップ接続して、前記第１電子部品の上面から所定間隔をもった状態で前記第２電子部品を実装する工程と、
    前記第１電子部品と前記配線基板との隙間、前記第２電子部品と前記第１電子部品及び前記配線基板との隙間に、充填絶縁体を充填することにより、前記第１電子部品を前記充填絶縁体の中に埋設させる工程とを有することを特徴とする電子部品内蔵基板の製造方法。
  8. 前記接続パッドに第１電子部品のバンプをフリップチップ接続する工程の前に、
    複数の前記接続パッドを一括して露出させる開口部を備えた保護絶縁膜を前記配線基板上に形成する工程をさらに有し、
    前記充填樹脂体を充填する工程において、前記充填樹脂体は前記第２電子部品の側面から前記保護絶縁膜の開口部の側面まで延在して形成されることを特徴とする請求項７に記載の電子部品内蔵基板の製造方法。
  9. 前記第２電子部品のバンプの高さは、前記第１電子部品のバンプを含む厚みより高く設定されることを特徴とする請求項７又は８に記載の電子部品内蔵基板の製造方法。
  10. 前記第１電子部品のバンプを除いた厚みは、１５０μｍ以下であることを特徴とする請求項７乃至９のいずれか一項に記載の電子部品内蔵基板の製造方法。
  11. 前記充填絶縁体は、フィラーを含有し、かつ熱膨張係数が２０乃至３０ｐｐｍ／℃の樹脂であることを特徴とする請求項７乃至１０のいずれか一項に記載の電子部品内蔵基板の製造方法。
  12. 前記電子部品は、半導体チップであることを特徴とする請求項７乃至１１のいずれか一項に記載の電子部品内蔵基板の製造方法。
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