JP2002048839A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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Abstract
(57)【要約】
【課題】 チップバーンインの低コスト化を図る。
【解決手段】 半導体チップ１が、外部端子として主面
１ａの内側領域に設けられたチップ動作・検査用の複数
の接続用パッド１ｂと、接続用パッド１ｂより大きく、
かつ広いピッチで主面１ａの周縁部に設けられた複数の
大形のバーンイン用電極１ｃとを有し、バーンイン基板
に設けられたソケット内に半導体チップ１を装着して半
導体チップ１のバーンイン用電極１ｃと前記ソケットの
端子とを直接接触させてチップバーンインを行って選別
することにより、チップバーンインの低コスト化を図る
ことができる。
１ａの内側領域に設けられたチップ動作・検査用の複数
の接続用パッド１ｂと、接続用パッド１ｂより大きく、
かつ広いピッチで主面１ａの周縁部に設けられた複数の
大形のバーンイン用電極１ｃとを有し、バーンイン基板
に設けられたソケット内に半導体チップ１を装着して半
導体チップ１のバーンイン用電極１ｃと前記ソケットの
端子とを直接接触させてチップバーンインを行って選別
することにより、チップバーンインの低コスト化を図る
ことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体製造技術に
関し、特にチップバーンインのコスト低減化に適用して
有効な技術に関する。
関し、特にチップバーンインのコスト低減化に適用して
有効な技術に関する。
【０００２】
【従来の技術】以下に説明する技術は、本発明を研究、
完成するに際し、本発明者によって検討されたものであ
り、その概要は次のとおりである。
完成するに際し、本発明者によって検討されたものであ
り、その概要は次のとおりである。
【０００３】半導体チップをチップ単体で予め検査して
選別することにより、良品の半導体チップを取得する技
術としてＫＧＤ（Known Good Die) と呼ばれる技術が知
られている。
選別することにより、良品の半導体チップを取得する技
術としてＫＧＤ（Known Good Die) と呼ばれる技術が知
られている。
【０００４】前記半導体チップの選別の際には、チップ
バーンイン（スクリーニング）を行って良品の半導体チ
ップを取得する場合が多く、前記チップバーンインで
は、キャリアなどと呼ばれるチップ支持用の検査基板を
用い、半導体チップが搭載されたキャリアをバーンイン
基板に設けられた半導体パッケージ用のソケット内に配
置して、半導体チップの表面電極とキャリアの端子とを
接触させてチップバーンインを行っている。
バーンイン（スクリーニング）を行って良品の半導体チ
ップを取得する場合が多く、前記チップバーンインで
は、キャリアなどと呼ばれるチップ支持用の検査基板を
用い、半導体チップが搭載されたキャリアをバーンイン
基板に設けられた半導体パッケージ用のソケット内に配
置して、半導体チップの表面電極とキャリアの端子とを
接触させてチップバーンインを行っている。
【０００５】すなわち、ソケットの内部の端子と、半導
体チップの表面電極とでは、その大きさや設置ピッチが
異なり、直接両者を接触させることができないため、し
たがって、半導体チップとソケットとの間にキャリアを
介在させ、キャリアによって半導体チップの表面電極と
バーンイン基板の基板側端子との電気的接続を図ってい
る。
体チップの表面電極とでは、その大きさや設置ピッチが
異なり、直接両者を接触させることができないため、し
たがって、半導体チップとソケットとの間にキャリアを
介在させ、キャリアによって半導体チップの表面電極と
バーンイン基板の基板側端子との電気的接続を図ってい
る。
【０００６】なお、このようなチップバーンインを行っ
て良品として選別された半導体チップは、実装基板に半
田バンプなどの突起電極を用いてフリップチップ実装さ
れる。
て良品として選別された半導体チップは、実装基板に半
田バンプなどの突起電極を用いてフリップチップ実装さ
れる。
【０００７】ここで、フリップチップ実装形の半導体チ
ップ（半導体装置）の構造やその製造方法あるいは試験
方法については、例えば、特開昭５９−３３８６６号公
報、特開平２−１８１４５７号公報および特開平３−２
６６４４６号公報にその技術が記載されている。
ップ（半導体装置）の構造やその製造方法あるいは試験
方法については、例えば、特開昭５９−３３８６６号公
報、特開平２−１８１４５７号公報および特開平３−２
６６４４６号公報にその技術が記載されている。
【０００８】まず、特開昭５９−３３８６６号公報に
は、突起電極を有した半導体装置の構造が記載され、ま
た、特開平２−１８１４５７号公報には、突起電極（バ
ンプ電極）を備えた半導体装置の試験方法が記載され、
さらに、特開平３−２６６４４６号公報には、フリップ
チップ実装形の半導体装置の製造方法が記載されてい
る。
は、突起電極を有した半導体装置の構造が記載され、ま
た、特開平２−１８１４５７号公報には、突起電極（バ
ンプ電極）を備えた半導体装置の試験方法が記載され、
さらに、特開平３−２６６４４６号公報には、フリップ
チップ実装形の半導体装置の製造方法が記載されてい
る。
【０００９】
【発明が解決しようとする課題】ところが、前記した技
術においてチップバーンインを行う際には、ソケットの
コストが高いため、新たにチップバーンイン用のソケッ
トを設計・製造することは行わず、キャリアを利用する
ことにより、バーンイン基板に設置された半導体パッケ
ージ用のソケットをそのまま用いている。
術においてチップバーンインを行う際には、ソケットの
コストが高いため、新たにチップバーンイン用のソケッ
トを設計・製造することは行わず、キャリアを利用する
ことにより、バーンイン基板に設置された半導体パッケ
ージ用のソケットをそのまま用いている。
【００１０】したがって、半導体チップの端子数の増加
につれてその表面電極の大きさが小さくなるとともに表
面電極の設置ピッチが狭くなり、これにより、キャリア
の製造が困難になり、かつそのコストも高くなる。
につれてその表面電極の大きさが小さくなるとともに表
面電極の設置ピッチが狭くなり、これにより、キャリア
の製造が困難になり、かつそのコストも高くなる。
【００１１】その結果、チップバーンインでは低コスト
化が図れないことが問題となる。
化が図れないことが問題となる。
【００１２】本発明の目的は、チップバーンインの低コ
スト化を図る半導体装置およびその製造方法を提供する
ことにある。
スト化を図る半導体装置およびその製造方法を提供する
ことにある。
【００１３】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１４】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１５】すなわち、本発明の半導体装置は、半導体
基板主面に外部接続用端子として設けられ複数の接続用
パッドと、前記接続用パッドより大きく、広いピッチで
設けられた複数のバーンイン用電極とを有するものであ
る。
基板主面に外部接続用端子として設けられ複数の接続用
パッドと、前記接続用パッドより大きく、広いピッチで
設けられた複数のバーンイン用電極とを有するものであ
る。
【００１６】また、本発明の半導体装置の製造方法は、
主面の内側領域に設けられるとともに外部端子として接
続されるチップ機能用の複数の接続用パッドと、前記接
続用パッドより大きくかつ広いピッチで前記主面の周縁
部に設けられた複数のバーンイン用電極とを有した半導
体チップを準備する工程と、前記半導体チップをバーン
イン基板に設けられたソケット内に配置して、前記ソケ
ットの端子と前記半導体チップの前記バーンイン用電極
とを接触させてチップバーンインを行う工程と、前記チ
ップバーンイン後、前記ソケットから前記半導体チップ
を取り出す工程と、前記チップバーンインによって選別
された前記半導体チップを、これの前記接続用パッドと
実装基板の基板側端子とを突起電極を介して接続して前
記実装基板にフリップチップ実装する工程とを有し、前
記チップバーンインによって選別された前記半導体チッ
プを前記実装基板であるモジュール基板にフリップチッ
プ実装して半導体装置を組み立てるものである。
主面の内側領域に設けられるとともに外部端子として接
続されるチップ機能用の複数の接続用パッドと、前記接
続用パッドより大きくかつ広いピッチで前記主面の周縁
部に設けられた複数のバーンイン用電極とを有した半導
体チップを準備する工程と、前記半導体チップをバーン
イン基板に設けられたソケット内に配置して、前記ソケ
ットの端子と前記半導体チップの前記バーンイン用電極
とを接触させてチップバーンインを行う工程と、前記チ
ップバーンイン後、前記ソケットから前記半導体チップ
を取り出す工程と、前記チップバーンインによって選別
された前記半導体チップを、これの前記接続用パッドと
実装基板の基板側端子とを突起電極を介して接続して前
記実装基板にフリップチップ実装する工程とを有し、前
記チップバーンインによって選別された前記半導体チッ
プを前記実装基板であるモジュール基板にフリップチッ
プ実装して半導体装置を組み立てるものである。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
【００１８】図１は本発明の実施の形態の半導体チップ
の構造の一例を示す平面図、図２は図１に示す半導体チ
ップの製造方法における主工程に対応したチップ構造の
一例を示す拡大部分断面図であり、（ａ）は配線形成工
程、（ｂ）は表面保護膜形成工程、（ｃ）は表面電極形
成工程、図３は図１に示す半導体チップをチップバーン
インする際のバーンイン状態の一例を示す拡大部分断面
図、図４は図１に示す半導体チップをフリップチップ実
装した半導体装置の一例であるマルチチップモジュール
の構造を示す拡大部分断面図である。
の構造の一例を示す平面図、図２は図１に示す半導体チ
ップの製造方法における主工程に対応したチップ構造の
一例を示す拡大部分断面図であり、（ａ）は配線形成工
程、（ｂ）は表面保護膜形成工程、（ｃ）は表面電極形
成工程、図３は図１に示す半導体チップをチップバーン
インする際のバーンイン状態の一例を示す拡大部分断面
図、図４は図１に示す半導体チップをフリップチップ実
装した半導体装置の一例であるマルチチップモジュール
の構造を示す拡大部分断面図である。
【００１９】本実施の形態の図１に示す半導体チップ１
は、異なった大きさの表面電極が主面１ａに設けられる
とともに、チップバーンインによって選別されるもので
ある。なお、前記チップバーンインによって選別された
良品チップは、例えば、ＫＧＤとしてチップ単体で出荷
されるものであってもよく、また、図４に示すように、
マルチチップモジュール４（ＭＣＭともいう）などの半
導体装置におけるモジュール基板（実装基板）５にフリ
ップチップ実装されるものであってもよい。
は、異なった大きさの表面電極が主面１ａに設けられる
とともに、チップバーンインによって選別されるもので
ある。なお、前記チップバーンインによって選別された
良品チップは、例えば、ＫＧＤとしてチップ単体で出荷
されるものであってもよく、また、図４に示すように、
マルチチップモジュール４（ＭＣＭともいう）などの半
導体装置におけるモジュール基板（実装基板）５にフリ
ップチップ実装されるものであってもよい。
【００２０】半導体チップ１の構成は、外部端子として
主面１ａの内側領域に設けられたチップ動作・検査用の
表面電極である複数の接続用パッド１ｂと、接続用パッ
ド１ｂより大きく、かつ広いピッチで主面１ａの周縁部
に設けられた表面電極である複数の大形のバーンイン用
電極１ｃとを有し、チップバーンインの際に、図３に示
すように、バーンイン基板３に設けられたソケット２内
に半導体チップ１を装着して半導体チップ１のバーンイ
ン用電極１ｃとソケット２の端子２ａとを直接接触させ
てチップバーンインを行って選別されるものである。
主面１ａの内側領域に設けられたチップ動作・検査用の
表面電極である複数の接続用パッド１ｂと、接続用パッ
ド１ｂより大きく、かつ広いピッチで主面１ａの周縁部
に設けられた表面電極である複数の大形のバーンイン用
電極１ｃとを有し、チップバーンインの際に、図３に示
すように、バーンイン基板３に設けられたソケット２内
に半導体チップ１を装着して半導体チップ１のバーンイ
ン用電極１ｃとソケット２の端子２ａとを直接接触させ
てチップバーンインを行って選別されるものである。
【００２１】すなわち、半導体チップ１は、その主面１
ａの周縁部に、大形の複数のバーンイン用電極１ｃが、
内側領域に設けられた接続用パッド１ｂより広いピッチ
で設けられていることにより、チップバーンイン用のソ
ケット２を簡単な構造で実現して、このチップバーンイ
ン用のソケット２を用いてチップバーンインを行うこと
により、チップバーンインの低コスト化を図るものであ
る。
ａの周縁部に、大形の複数のバーンイン用電極１ｃが、
内側領域に設けられた接続用パッド１ｂより広いピッチ
で設けられていることにより、チップバーンイン用のソ
ケット２を簡単な構造で実現して、このチップバーンイ
ン用のソケット２を用いてチップバーンインを行うこと
により、チップバーンインの低コスト化を図るものであ
る。
【００２２】ここで、主面１ａの内側領域全体に設けら
れた複数の接続用パッド１ｂは、ＬＳＩ（Large Scale
Integration)の動作や検査（例えば、プローブ検査な
ど）において外部端子（例えば、アドレス入力やデータ
入出力あるいは電源／グラウンドなどの機能端子）とし
て用いられるものであり、隣接するパッド同士が、例え
ば、0.３ｍｍ程度のピッチで設けられている。
れた複数の接続用パッド１ｂは、ＬＳＩ（Large Scale
Integration)の動作や検査（例えば、プローブ検査な
ど）において外部端子（例えば、アドレス入力やデータ
入出力あるいは電源／グラウンドなどの機能端子）とし
て用いられるものであり、隣接するパッド同士が、例え
ば、0.３ｍｍ程度のピッチで設けられている。
【００２３】一方、主面１ａの周縁部に１列に設けられ
た複数の大形のバーンイン用電極１ｃは、主に、バーン
インの際のバーンイン信号受け渡し用接続電極として用
いられるものであり、したがって、接続用パッド１ｂよ
り遥かに大きく（接続面積が大きく）、かつ広いピッチ
で設けられている。例えば、バーンイン用電極１ｃの大
きさは、直径約0.３ｍｍ程度で、かつ設置ピッチは、0.
５ｍｍ程度である。
た複数の大形のバーンイン用電極１ｃは、主に、バーン
インの際のバーンイン信号受け渡し用接続電極として用
いられるものであり、したがって、接続用パッド１ｂよ
り遥かに大きく（接続面積が大きく）、かつ広いピッチ
で設けられている。例えば、バーンイン用電極１ｃの大
きさは、直径約0.３ｍｍ程度で、かつ設置ピッチは、0.
５ｍｍ程度である。
【００２４】これにより、ソケット２に半導体チップ１
を装着する際に、ソケット２内の端子２ａを大きく、か
つ広いピッチで設けることができ、その結果、チップバ
ーンイン用のソケット２を簡単な構造で実現させること
ができるなお、半導体チップ１の主面１ａにおいて、バ
ーンイン用電極１ｃは、１列に限らず、複数列で設けら
れていてもよい。
を装着する際に、ソケット２内の端子２ａを大きく、か
つ広いピッチで設けることができ、その結果、チップバ
ーンイン用のソケット２を簡単な構造で実現させること
ができるなお、半導体チップ１の主面１ａにおいて、バ
ーンイン用電極１ｃは、１列に限らず、複数列で設けら
れていてもよい。
【００２５】続いて、図２に示す断面フローを用いて、
図１に示す半導体チップ１の主要な製造手順を説明す
る。
図１に示す半導体チップ１の主要な製造手順を説明す
る。
【００２６】まず、図２（ａ）に示すように、ベース基
板であるシリコン基板（半導体基板）１ｄの表面に、ア
ルミニウム配線１ｅを形成する。
板であるシリコン基板（半導体基板）１ｄの表面に、ア
ルミニウム配線１ｅを形成する。
【００２７】その際、まず、スパッタリングなどでアル
ミニウム膜を形成し、その後、エッチングによるパター
ニングを行ってアルミニウム配線１ｅを形成する。
ミニウム膜を形成し、その後、エッチングによるパター
ニングを行ってアルミニウム配線１ｅを形成する。
【００２８】続いて、その上層に、図２（ｂ）に示すよ
うに、ＣＶＤ（Chemical Vapor Deposition)などによっ
て表面保護膜１ｆを形成し、その後、エッチングによっ
て表面保護膜１ｆのパターニングを行う。
うに、ＣＶＤ（Chemical Vapor Deposition)などによっ
て表面保護膜１ｆを形成し、その後、エッチングによっ
て表面保護膜１ｆのパターニングを行う。
【００２９】さらに、その上層に、図２（ｃ）に示すよ
うに、スパッタリングなどでバーンイン用電極１ｃおよ
び接続用パッド１ｂ用のメタル膜を形成し、その後、エ
ッチングによるパターニングを行って接続用パッド１ｂ
とこれより大きなバーンイン用電極１ｃとを形成する。
うに、スパッタリングなどでバーンイン用電極１ｃおよ
び接続用パッド１ｂ用のメタル膜を形成し、その後、エ
ッチングによるパターニングを行って接続用パッド１ｂ
とこれより大きなバーンイン用電極１ｃとを形成する。
【００３０】これにより、図１に示す半導体チップ１が
形成される。
形成される。
【００３１】さらに、この半導体チップ１を、図３に示
すようなチップバーンイン状態でバーンインして選別す
ることにより、良品の半導体チップ１を取得する。
すようなチップバーンイン状態でバーンインして選別す
ることにより、良品の半導体チップ１を取得する。
【００３２】また、良品として選別された半導体チップ
１は、ＫＧＤとしてチップ単体で出荷してもよく、ある
いは、図４に示すようなフリップチップ実装によってマ
ルチチップモジュール４などの半導体装置に組み込まれ
てもよい。
１は、ＫＧＤとしてチップ単体で出荷してもよく、ある
いは、図４に示すようなフリップチップ実装によってマ
ルチチップモジュール４などの半導体装置に組み込まれ
てもよい。
【００３３】図４は、図１に示す半導体チップ１をマル
チチップモジュール４のモジュール基板５にフリップチ
ップ実装した状態を示す図であり、チップバーンインに
よって選別された半導体チップ１が突起電極である半田
バンプ６を介してモジュール基板５にフリップチップ実
装されている。
チチップモジュール４のモジュール基板５にフリップチ
ップ実装した状態を示す図であり、チップバーンインに
よって選別された半導体チップ１が突起電極である半田
バンプ６を介してモジュール基板５にフリップチップ実
装されている。
【００３４】その際、半田バンプ６は、半導体チップ１
の接続用パッド１ｂのみに接続されており、したがっ
て、バーンイン用電極１ｃには半田バンプ６は接続され
ず、バーンイン用電極１ｃは無接続の状態になってい
る。
の接続用パッド１ｂのみに接続されており、したがっ
て、バーンイン用電極１ｃには半田バンプ６は接続され
ず、バーンイン用電極１ｃは無接続の状態になってい
る。
【００３５】なお、半田バンプ６によるフリップチップ
実装は、半田リフローによって行う。
実装は、半田リフローによって行う。
【００３６】また、半導体チップ１のフリップチップ実
装については、図４に示すようなマルチチップモジュー
ル４に限らず、フリップチップ実装可能な全ての製品に
適用することが可能である。
装については、図４に示すようなマルチチップモジュー
ル４に限らず、フリップチップ実装可能な全ての製品に
適用することが可能である。
【００３７】次に、本実施の形態の半導体装置の製造方
法を、半導体チップ１の検査方法（チップバーンイン）
も含めて説明する。
法を、半導体チップ１の検査方法（チップバーンイン）
も含めて説明する。
【００３８】ここでは、図１に示す構造の半導体チップ
１をチップバーンインによって選別して良品の半導体チ
ップ１を取得し、この半導体チップ１をその接続用パッ
ド１ｂに半田バンプ６（突起電極）を接続してモジュー
ル基板５などの実装基板にフリップチップ実装するまで
を説明する。
１をチップバーンインによって選別して良品の半導体チ
ップ１を取得し、この半導体チップ１をその接続用パッ
ド１ｂに半田バンプ６（突起電極）を接続してモジュー
ル基板５などの実装基板にフリップチップ実装するまで
を説明する。
【００３９】まず、外部端子として主面１ａの内側領域
に設けられたチップ動作・検査用の複数の接続用パッド
１ｂと、接続用パッド１ｂより大きく、かつ広いピッチ
で主面１ａの周縁部に設けられた複数のバーンイン用電
極１ｃとを有した半導体チップ１を準備する。
に設けられたチップ動作・検査用の複数の接続用パッド
１ｂと、接続用パッド１ｂより大きく、かつ広いピッチ
で主面１ａの周縁部に設けられた複数のバーンイン用電
極１ｃとを有した半導体チップ１を準備する。
【００４０】すなわち、図２に示す製造手順によって図
１に示すような構造の半導体チップ１を製造する。
１に示すような構造の半導体チップ１を製造する。
【００４１】その後、図３に示すように、この半導体チ
ップ１をバーンイン基板３に設けられたソケット２内に
配置して、ソケット２の端子２ａと半導体チップ１のバ
ーンイン用電極１ｃとを接触させてチップバーンイン
（検査）を行う。
ップ１をバーンイン基板３に設けられたソケット２内に
配置して、ソケット２の端子２ａと半導体チップ１のバ
ーンイン用電極１ｃとを接触させてチップバーンイン
（検査）を行う。
【００４２】すなわち、バーンイン基板３に設置された
チップバーンイン用のソケット２内に半導体チップ１を
配置し、半導体チップ１のバーンイン用電極１ｃとソケ
ット２内の端子２ａとを直接接触させてソケット２に半
導体チップ１を装着する。
チップバーンイン用のソケット２内に半導体チップ１を
配置し、半導体チップ１のバーンイン用電極１ｃとソケ
ット２内の端子２ａとを直接接触させてソケット２に半
導体チップ１を装着する。
【００４３】この状態でチップバーンインを行って半導
体チップ１の選別を行う。
体チップ１の選別を行う。
【００４４】なお、チップバーンインの際には、半導体
チップ１のバーンイン用電極１ｃのみを使用し、接続用
パッド１ｂは、無接続状態でチップバーンインを行う。
チップ１のバーンイン用電極１ｃのみを使用し、接続用
パッド１ｂは、無接続状態でチップバーンインを行う。
【００４５】チップバーンイン終了後、ソケット２から
半導体チップ１を取り出す。
半導体チップ１を取り出す。
【００４６】続いて、チップバーンインによって選別さ
れた良品の半導体チップ１を、図４に示すように、これ
の接続用パッド１ｂとモジュール基板５（実装基板）の
基板側端子５ａとを半田バンプ６（突起電極）を介して
接続してモジュール基板５にフリップチップ実装する。
れた良品の半導体チップ１を、図４に示すように、これ
の接続用パッド１ｂとモジュール基板５（実装基板）の
基板側端子５ａとを半田バンプ６（突起電極）を介して
接続してモジュール基板５にフリップチップ実装する。
【００４７】その際、半導体チップ１の接続用パッド１
ｂのみを使用し、接続用パッド１ｂと面積の異なるバー
ンイン用電極１ｃは無接続状態とする。
ｂのみを使用し、接続用パッド１ｂと面積の異なるバー
ンイン用電極１ｃは無接続状態とする。
【００４８】すなわち、互いにパッド面積が等しい接続
用パッド１ｂのみに同一形状の半田バンプ６を配置し
て、半田リフローなどによって半田バンプ６を溶融し、
これにより、それぞれの接続用パッド１ｂと基板側端子
５ａとが半田バンプ６によって確実に接続され、モジュ
ール基板５へのフリップチップ実装が行われる。
用パッド１ｂのみに同一形状の半田バンプ６を配置し
て、半田リフローなどによって半田バンプ６を溶融し、
これにより、それぞれの接続用パッド１ｂと基板側端子
５ａとが半田バンプ６によって確実に接続され、モジュ
ール基板５へのフリップチップ実装が行われる。
【００４９】以上の如く、複数の半導体チップ１をフリ
ップチップ実装によってモジュール基板５に実装したマ
ルチチップモジュール４を確実に組み立てることができ
る。
ップチップ実装によってモジュール基板５に実装したマ
ルチチップモジュール４を確実に組み立てることができ
る。
【００５０】本実施の形態の半導体装置およびその製造
方法によれば、以下のような作用効果が得られる。
方法によれば、以下のような作用効果が得られる。
【００５１】すなわち、半導体チップ１において、その
主面１ａの内側領域に外部端子としてチップ動作・検査
用の複数の接続用パッド１ｂが設けられ、さらに主面１
ａの周縁部に接続用パッド１ｂより大きい接続面積で、
かつ広いピッチで複数のバーンイン用電極１ｃが設けら
れていることにより、この半導体チップ１をバーンイン
基板３に設けられたソケット２内に配置してソケット２
の端子２ａと半導体チップ１のバーンイン用電極１ｃと
を直接接触させてチップバーンインを行うことが可能に
なる。
主面１ａの内側領域に外部端子としてチップ動作・検査
用の複数の接続用パッド１ｂが設けられ、さらに主面１
ａの周縁部に接続用パッド１ｂより大きい接続面積で、
かつ広いピッチで複数のバーンイン用電極１ｃが設けら
れていることにより、この半導体チップ１をバーンイン
基板３に設けられたソケット２内に配置してソケット２
の端子２ａと半導体チップ１のバーンイン用電極１ｃと
を直接接触させてチップバーンインを行うことが可能に
なる。
【００５２】つまり、半導体チップ１の表面電極として
接続用パッド１ｂの他に、これより接続面積が大きく、
かつ広い設置ピッチのバーンイン用電極１ｃが主面１ａ
の周縁部に設けられていることにより、チップバーンイ
ンの際に半導体チップ１のバーンイン用電極１ｃと直接
接触させる端子２ａの大きさを大きく、かつ設置ピッチ
を広く配置できる。
接続用パッド１ｂの他に、これより接続面積が大きく、
かつ広い設置ピッチのバーンイン用電極１ｃが主面１ａ
の周縁部に設けられていることにより、チップバーンイ
ンの際に半導体チップ１のバーンイン用電極１ｃと直接
接触させる端子２ａの大きさを大きく、かつ設置ピッチ
を広く配置できる。
【００５３】その結果、チップバーンイン用のソケット
２として、その内部の端子２ａを大きく、かつ設置ピッ
チを広くしてソケット２を形成可能になる。
２として、その内部の端子２ａを大きく、かつ設置ピッ
チを広くしてソケット２を形成可能になる。
【００５４】したがって、ソケット２を簡単な構造にす
ることができ、これにより、チップバーンイン用のソケ
ット２として、簡便なソケット２を実現できる。
ることができ、これにより、チップバーンイン用のソケ
ット２として、簡便なソケット２を実現できる。
【００５５】その結果、チップバーンイン用のソケット
２を低コストで製造できるとともに、チップバーンイン
の際にチップバーンイン用のソケット２を使用するた
め、チップ支持用の検査基板であるキャリアが不要にな
り、これによって、チップバーンインにおけるコストの
低減化を図ることができる。
２を低コストで製造できるとともに、チップバーンイン
の際にチップバーンイン用のソケット２を使用するた
め、チップ支持用の検査基板であるキャリアが不要にな
り、これによって、チップバーンインにおけるコストの
低減化を図ることができる。
【００５６】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記発明の実施の形態に限定されるものではなく、その
要旨を逸脱しない範囲で種々変更可能であることは言う
までもない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記発明の実施の形態に限定されるものではなく、その
要旨を逸脱しない範囲で種々変更可能であることは言う
までもない。
【００５７】例えば、図５に示す変形例の半導体チップ
１のように、その主面１ａの周縁部のバーンイン用電極
１ｃが設けられた領域のバーンイン用電極１ｃの下層の
領域をＴＥＧ（Test Element Group）領域１ｇとして使
用してもよい。
１のように、その主面１ａの周縁部のバーンイン用電極
１ｃが設けられた領域のバーンイン用電極１ｃの下層の
領域をＴＥＧ（Test Element Group）領域１ｇとして使
用してもよい。
【００５８】すなわち、図１に示す半導体チップ１で
は、主面１ａの周縁部のバーンイン用電極１ｃが設けら
れた領域において、その下層には素子などが形成されて
いないため、この下層領域に図５に示す変形例の半導体
チップ１のように、ＴＥＧ領域１ｇを形成するものであ
る。
は、主面１ａの周縁部のバーンイン用電極１ｃが設けら
れた領域において、その下層には素子などが形成されて
いないため、この下層領域に図５に示す変形例の半導体
チップ１のように、ＴＥＧ領域１ｇを形成するものであ
る。
【００５９】これにより、半導体チップ１が形成される
半導体ウェハにおいて、ＴＥＧが形成される領域を減ら
すことができるため、半導体ウェハの表面を従来より有
効に使用することができ、これにより、半導体チップ１
の取り数を増やすことができる。
半導体ウェハにおいて、ＴＥＧが形成される領域を減ら
すことができるため、半導体ウェハの表面を従来より有
効に使用することができ、これにより、半導体チップ１
の取り数を増やすことができる。
【００６０】また、前記実施の形態では、半導体チップ
１において、主面１ａの周縁部に大きくて、設置ピッチ
の広いバーンイン用電極１ｃが設けられ、かつ主面１ａ
の内側領域に外部端子としての接続用パッド１ｂが設け
られている場合を説明したが、これと反対に、主面１ａ
の周縁部に複数の接続用パッド１ｂが設けられ、かつ内
側領域に接続用パッド１ｂより大きくて、設置ピッチの
広いバーンイン用電極１ｃが設けられていてもよい。
１において、主面１ａの周縁部に大きくて、設置ピッチ
の広いバーンイン用電極１ｃが設けられ、かつ主面１ａ
の内側領域に外部端子としての接続用パッド１ｂが設け
られている場合を説明したが、これと反対に、主面１ａ
の周縁部に複数の接続用パッド１ｂが設けられ、かつ内
側領域に接続用パッド１ｂより大きくて、設置ピッチの
広いバーンイン用電極１ｃが設けられていてもよい。
【００６１】すなわち、半導体チップ１の主面１ａにお
けるバーンイン用電極１ｃと接続用パッド１ｂの設置箇
所は、特に限定されるものではなく、接続用パッド１ｂ
よりバーンイン用電極１ｃの方が、その接続面積が大き
く、かつ設置ピッチが広ければよい。
けるバーンイン用電極１ｃと接続用パッド１ｂの設置箇
所は、特に限定されるものではなく、接続用パッド１ｂ
よりバーンイン用電極１ｃの方が、その接続面積が大き
く、かつ設置ピッチが広ければよい。
【００６２】また、前記実施の形態では、図１に示す半
導体チップ１のフリップチップ実装の半導体装置の例と
して、図４に示すマルチチップモジュール４を取り上げ
て説明したが、前記半導体装置は、大形のバーンイン用
電極１ｃとそれより小さい接続用パッド１ｂとを有した
半導体チップ１を用い、その接続用パッド１ｂに突起電
極を接続してフリップチップ実装するものであれば、マ
ルチチップモジュール４以外の半導体装置であってもよ
く、さらに、前記フリップチップ実装を行う製品に対し
ては全て適用することが可能である。
導体チップ１のフリップチップ実装の半導体装置の例と
して、図４に示すマルチチップモジュール４を取り上げ
て説明したが、前記半導体装置は、大形のバーンイン用
電極１ｃとそれより小さい接続用パッド１ｂとを有した
半導体チップ１を用い、その接続用パッド１ｂに突起電
極を接続してフリップチップ実装するものであれば、マ
ルチチップモジュール４以外の半導体装置であってもよ
く、さらに、前記フリップチップ実装を行う製品に対し
ては全て適用することが可能である。
【００６３】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００６４】（１）．外部端子としての接続用パッドよ
り大きく、かつ広いピッチで設けられたバーンイン用電
極を有した半導体チップをバーンイン基板に設けられた
ソケット内に配置してソケットの端子と半導体チップの
バーンイン用電極とを直接接触させてチップバーンイン
を行うことにより、ソケットの内部の端子の面積を大き
くすることができ、かつソケット内の端子の設置ピッチ
も広げることができる。したがって、ソケットを簡単な
構造にすることができ、これにより、チップバーンイン
用のソケットとして、簡便なソケットを実現できる。
り大きく、かつ広いピッチで設けられたバーンイン用電
極を有した半導体チップをバーンイン基板に設けられた
ソケット内に配置してソケットの端子と半導体チップの
バーンイン用電極とを直接接触させてチップバーンイン
を行うことにより、ソケットの内部の端子の面積を大き
くすることができ、かつソケット内の端子の設置ピッチ
も広げることができる。したがって、ソケットを簡単な
構造にすることができ、これにより、チップバーンイン
用のソケットとして、簡便なソケットを実現できる。
【００６５】（２）．前記（１）により、チップバーン
イン用のソケットを低コストで製造でき、したがって、
チップバーンインの際にソケットを使用できるため、チ
ップ支持用の検査基板であるキャリアが不要になり、こ
れによって、チップバーンインにおけるコストの低減化
を図ることができる。
イン用のソケットを低コストで製造でき、したがって、
チップバーンインの際にソケットを使用できるため、チ
ップ支持用の検査基板であるキャリアが不要になり、こ
れによって、チップバーンインにおけるコストの低減化
を図ることができる。
【図１】本発明の実施の形態の半導体チップの構造の一
例を示す平面図である。
例を示す平面図である。
【図２】（ａ),（ｂ),（ｃ）は図１に示す半導体チップ
の製造方法における主工程に対応したチップ構造の一例
を示す拡大部分断面図であり、（ａ）は配線形成工程、
（ｂ）は表面保護膜形成工程、（ｃ）は表面電極形成工
程である。
の製造方法における主工程に対応したチップ構造の一例
を示す拡大部分断面図であり、（ａ）は配線形成工程、
（ｂ）は表面保護膜形成工程、（ｃ）は表面電極形成工
程である。
【図３】図１に示す半導体チップをチップバーンインす
る際のバーンイン状態の一例を示す拡大部分断面図であ
る。
る際のバーンイン状態の一例を示す拡大部分断面図であ
る。
【図４】図１に示す半導体チップをフリップチップ実装
した半導体装置の一例であるマルチチップモジュールの
構造を示す拡大部分断面図である。
した半導体装置の一例であるマルチチップモジュールの
構造を示す拡大部分断面図である。
【図５】図１に示す本実施の形態の半導体チップに対す
る変形例の半導体チップの構造を示す拡大部分平面図で
ある。
る変形例の半導体チップの構造を示す拡大部分平面図で
ある。
１ 半導体チップ １ａ 主面 １ｂ 接続用パッド １ｃ バーンイン用電極 １ｄ シリコン基板（半導体基板） １ｅ アルミニウム配線 １ｆ 表面保護膜 １ｇ ＴＥＧ領域 ２ ソケット ２ａ 端子 ３ バーンイン基板 ４ マルチチップモジュール（半導体装置） ５ モジュール基板（実装基板） ５ａ 基板側端子 ６ 半田バンプ（突起電極）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 浜本 正人 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 若原 篤志 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 2G003 AA07 AC01 AG00 AG01 AH00 4M106 AA02 AD01 AD26
Claims (4)
- 【請求項１】 半導体基板主面に外部接続用端子として
設けられた複数の接続用パッドと、 前記接続用パッドより大きく、広いピッチで設けられた
複数のバーンイン用電極とを有することを特徴とする半
導体装置。 - 【請求項２】 外部端子として設けられたチップ動作・
検査用の複数の接続用パッドと、前記接続用パッドより
大きく、かつ広いピッチで設けられた複数のバーンイン
用電極とを有した半導体チップを準備する工程と、 前記半導体チップをバーンイン基板に設けられたソケッ
ト内に配置して、前記ソケットの端子と前記半導体チッ
プの前記バーンイン用電極とを接触させてチップバーン
インを行う工程とを有することを特徴とする半導体装置
の製造方法。 - 【請求項３】 外部端子として主面の内側領域に設けら
れたチップ動作・検査用の複数の接続用パッドと、前記
接続用パッドより大きく、かつ広いピッチで前記主面の
周縁部に設けられた複数のバーンイン用電極とを有した
半導体チップを準備する工程と、 前記半導体チップをバーンイン基板に設けられたソケッ
ト内に配置して、前記ソケットの端子と前記半導体チッ
プの前記バーンイン用電極とを接触させてチップバーン
インを行う工程と、 前記チップバーンイン後、前記ソケットから前記半導体
チップを取り出す工程と、 前記チップバーンインによって選別された前記半導体チ
ップを、これの前記接続用パッドと実装基板の基板側端
子とを突起電極を介して接続して前記実装基板にフリッ
プチップ実装する工程とを有し、 前記チップバーンインによって選別された前記半導体チ
ップを前記実装基板であるモジュール基板にフリップチ
ップ実装して半導体装置を組み立てることを特徴とする
半導体装置の製造方法。 - 【請求項４】 請求項３記載の半導体装置の製造方法で
あって、前記バーンイン用電極を除く前記接続用パッド
に前記突起電極である半田バンプを設け、前記モジュー
ル基板に前記半導体チップを実装することを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000236736A JP2002048839A (ja) | 2000-08-04 | 2000-08-04 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000236736A JP2002048839A (ja) | 2000-08-04 | 2000-08-04 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002048839A true JP2002048839A (ja) | 2002-02-15 |
Family
ID=18728736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000236736A Pending JP2002048839A (ja) | 2000-08-04 | 2000-08-04 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002048839A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7001786B2 (en) | 2002-02-22 | 2006-02-21 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
-
2000
- 2000-08-04 JP JP2000236736A patent/JP2002048839A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7001786B2 (en) | 2002-02-22 | 2006-02-21 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| CN1323436C (zh) * | 2002-02-22 | 2007-06-27 | 松下电器产业株式会社 | 半导体装置及其制造方法 |
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