KR20170021712A - 반도체 디바이스 및 그 제조 방법 - Google Patents

반도체 디바이스 및 그 제조 방법 Download PDF

Info

Publication number
KR20170021712A
KR20170021712A KR1020150164425A KR20150164425A KR20170021712A KR 20170021712 A KR20170021712 A KR 20170021712A KR 1020150164425 A KR1020150164425 A KR 1020150164425A KR 20150164425 A KR20150164425 A KR 20150164425A KR 20170021712 A KR20170021712 A KR 20170021712A
Authority
KR
South Korea
Prior art keywords
conductor
layer
semiconductor device
electrically conductive
semiconductor substrate
Prior art date
Application number
KR1020150164425A
Other languages
English (en)
Other versions
KR101758999B1 (ko
Inventor
티엔충 양
린치 후앙
시엔웨이 첸
안히 수
리시엔 후앙
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20170021712A publication Critical patent/KR20170021712A/ko
Application granted granted Critical
Publication of KR101758999B1 publication Critical patent/KR101758999B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4824—Pads with extended contours, e.g. grid structure, branch structure, finger structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894—Materials of the insulating layers or coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/074—Stacked arrangements of non-apertured devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H01L2021/60007—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation involving a soldering or an alloying process
    • H01L2021/60022—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation involving a soldering or an alloying process using bump connectors, e.g. for flip chip mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/039—Methods of manufacturing bonding areas involving a specific sequence of method steps
    • H01L2224/0391—Forming a passivation layer after forming the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05601—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/05611—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05601—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/05613—Bismuth [Bi] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05601—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/05616—Lead [Pb] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05639—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05655—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/1012—Auxiliary members for bump connectors, e.g. spacers
    • H01L2224/10122—Auxiliary members for bump connectors, e.g. spacers being formed on the semiconductor or solid-state body to be connected
    • H01L2224/10125—Reinforcing structures
    • H01L2224/10126—Bump collar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/11011—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature
    • H01L2224/11013—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature for holding or confining the bump connector, e.g. solder flow barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/1146—Plating
    • H01L2224/11462—Electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/11466—Conformal deposition, i.e. blanket deposition of a conformal layer on a patterned surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/116—Manufacturing methods by patterning a pre-deposited material
    • H01L2224/11602—Mechanical treatment, e.g. polishing, grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13005—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13026—Disposition relative to the bonding area, e.g. bond pad, of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/13198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/13199—Material of the matrix
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/13198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/13298—Fillers
    • H01L2224/13299—Base material
    • H01L2224/133—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81401—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/81411—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81401—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/81413—Bismuth [Bi] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81401—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/81416—Lead [Pb] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81439—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81447—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81455—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

반도체 디바이스는, 반도체 기판, 반도체 기판 상의 도전성 패드 및 도전성 패드 위에 있는 도전체를 포함한다. 반도체 디바이스는 반도체 기판 위에 배치되고 도전체를 둘러싸는 폴리머 재료를 더 갖는다. 반도체 디바이스는 도전체와 폴리머 재료 사이에 전기 도전층도 또한 포함한다. 반도체 디바이스에서, 전기 도전층과 폴리머 재료 간의 접착 강도는 폴리머 재료와 도전체 간의 접착 강도보다 크다.

Description

반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 개시는 반도체 디바이스 및 반도체 디바이스의 제조 방법에 관한 것이다.
반도체 디바이스를 포함하는 전자장비는 우리의 일상에서 필수적이다. 전자 기술이 진보함에 따라, 전자장비는 소망하는 다기능을 실행하기 위해 보다 복잡해지고, 보다 많은 양의 집적 회로를 포함한다. 이에 따라, 전자장비의 제조는 전자장비 내의 반도체 디바이스를 제조하기 위해 조립 단계 및 프로세싱뿐만 아니라 재료들을 더욱더 포함한다. 따라서, 생산 단계를 단순화하고, 생산 효율을 증가시키며, 각 전자장비에 대한 관련 제조비를 낮추는 데 대한 지속적인 요구가 있다.
반도체 디바이스의 제조 공정 중에, 반도체 디바이스는, 열특성에 있어서 차이가 나는 다양한 재료를 포함하는 다수의 통합 구성요소(integrated component)들과 조립된다. 이와 같이, 통합 구성요소들은 바람직하지 않은 구성이다. 바람직하지 않은 구성은 반도체 디바이스의 수율 손실과, 구성요소들 간의 불량한 접합성, 크랙의 발달, 구성요소들의 박리(delamination) 등을 초래할 것이다. 더욱이, 반도체 디바이스의 구성요소는, 제한된 양이고, 이에 따라 높은 비용인 다양한 금속제 재료를 포함한다. 구성요소의 바람직하지 않은 구성과 반도체 디바이스의 수율 손실은 재료 낭비를 더욱 악화시키고, 이에 따라 제조비가 증가할 것이다.
상이한 재료의 상이한 구성요소들이 더 많이 포함되고, 반도체 디바이스의 제조 공정의 복잡성이 더욱 증가할수록, 반도체 디바이스의 구조를 수정하고 제조 공정을 개선하기 위해 도전 과제가 더 많다. 이와 같이, 반도체의 제조 방법을 개선하고 상기한 결점을 해결하고자 하는 지속적인 요구가 있다.
몇몇 실시예에서, 반도체 디바이스(100)는 패키지 범프에 의해 다른 패키지와 접합되어 패키지 온 패키지(Package on Package; PoP)가 된다. 몇몇 실시예에서, 반도체 디바이스(100)는 패키지 범프를 통해 다른 패키지와 전기 접속된다. 몇몇 실시예에서, 반도체 디바이스(100)의 다수의 도전성 부재는 다수의 패키지 범프를 통해 다른 패키지의 다수의 패키지 패드와 대응하게 접합되어 PoP가 된다.
몇몇 실시예에서, 반도체 디바이스는 반도체 기판, 반도체 기판 상의 도전성 패드 및 도전성 패드 위에 있는 도전체를 포함한다. 반도체 디바이스는 반도체 기판 위에 배치되고 도전체를 둘러싸는 폴리머 재료를 더 갖는다. 반도체 디바이스는 또한, 도전체와 폴리머 재료 상에 전기 도전층을 포함한다. 반도체 디바이스에서, 전기 도전층과 폴리머 재료 간의 접착 강도는 폴리머 재료와 도전체 간의 접합 강도보다 크다.
몇몇 실시예에서, 전기 도전층은 도전체를 위한 시드층으로서 구성된다. 몇몇 실시예에서, 도전체와 인접한 도전체 사이의 간격은 약 10 ㎛ 미만이다. 몇몇 실시예에서, 전기 도전층은 제1 층과 제2 층을 포함하며, 제1 층은 폴리머 재료에 인접하고, 제2 층은 도전체에 인접한다. 몇몇 실시예에서, 제1 층과 제2 층 간의 원자량의 비는 약 0.6 내지 약 1.3이다. 몇몇 실시예에서, 제2 층과 도전체 사이의 원자량의 비는 약 0.8 내지 약 1.2이다. 몇몇 실시예에서, 제1 층의 두께는 실질적으로 50 nm보다 크고, 제2 층의 두께는 실질적으로 100 nm보다 크다. 몇몇 실시예에서, 제2 층과 도전체는 실질적으로 동일한 재료로 형성되지만, 결정 입도는 상이하다.
몇몇 실시예에서, 반도체 디바이스는 반도체 기판, 반도체 기판 상의 도전성 패드, 도전성 패드 위에 있는 도전체를 포함한다. 반도체 디바이스는 반도체 기판위에 배치되고 도전체를 둘러싸는 폴리머 재료를 더 갖는다. 반도체 디바이스는 또한 도전체와 폴리머 재료 사이에 전기 도전층을 포함한다. 반도체 디바이스에서, 전기 도전층은 도전체와 상이한 표준 전극 전위를 갖는 원소를 포함한다.
몇몇 실시예에서, 상기 원소는 도전체보다 낮은 표준 전극 전위를 갖는다. 몇몇 실시예에서, 상기 원소의 산화물 화합물이 전기 도전층과 폴리머 재료 사이에 있다. 몇몇 실시예에서, 전기 도전층은 다수의 도전층을 포함하는 복합 구조이다. 몇몇 실시예에서, 전기 도전층은 제1 층과 제2 층을 포함하며, 제1 층은 폴리머 재료에 인접하고, 제2 층은 도전체에 인접한다. 몇몇 실시예에서, 제1 층과 도전체 간의 표준 전극 전위비는 약 2.1 내지 약 7.5이다. 몇몇 실시예에서, 제1 층의 두께는 실질적으로 50 nm보다 크고, 제2 층의 두께는 실질적으로 100 nm보다 크다.
몇몇 실시예에서, 반도체 디바이스의 제조 방법이 반도체 기판을 마련하는 단계, 반도체 기판 상에 도전성 패드를 형성하는 단계 및 반도체 기판 위에 폴리머 재료를 배치하는 단계를 포함한다. 상기 방법은 개구를 마련하기 위해 폴리머 재료를 패터닝하는 단계, 개구 내를 라이닝하도록 전기 도전층을 형성하는 단계 및 개구 내에 그리고 전기 도전층에 인접하게 도전체를 배치하는 단계를 더 포함한다. 상기 방법은 또한 반도체 기판 위에 몰딩을 배치하는 단계 및 도전체의 상부면을 노출시키도록 몰딩의 일부를 제거하는 단계도 또한 포함한다.
몇몇 실시예에서, 상기 방법은 반도체 기판을 복수 개의 다이로 개별화하는 단계를 더 포함한다. 몇몇 실시예에서, 전기 도전층을 형성하는 단계는 2개의 구별 가능한 층을 형성하는 단계를 더 포함한다. 몇몇 실시예에서, 폴리머 재료는 약 1 Pa·s보다 큰 점도를 포함한다. 몇몇 실시예에서 몰딩의 일부를 제거하는 단계를 연마를 포함한다.
본 개시의 양태는 첨부도면과 함께 읽을 때에 아래의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따르면, 다양한 피쳐(feature)는 실축척으로 도시되지 않는다는 점에 유념하라. 사실상, 다양한 피쳐의 치수는 설명의 명확성을 위해 임의로 증가되거나 감소될 수 있다.
도 1은 몇몇 실시예에 따른 반도체 디바이스의 개략도.
도 2는 몇몇 실시예에 따른 도 1의 반도체 디바이스의 일부의 확대도.
도 3a는 몇몇 실시예에 따른 반도체 기판을 지닌 반도체 디바이스의 개략도.
도 3b는 몇몇 실시예에 따른 도전성 패드를 지닌 반도체 디바이스의 개략도.
도 3c는 몇몇 실시예에 따른 패시베이션을 지닌 반도체 디바이스의 개략도.
도 3d는 몇몇 실시예에 따른 폴리머 재료를 지닌 반도체 디바이스의 개략도.
도 3e는 몇몇 실시예에 다른 전기 도전층을 지닌 반도체 디바이스의 개략도.
도 3f는 몇몇 실시예에 따른 도전체를 지닌 반도체 디바이스의 개략도.
도 3g는 몇몇 실시예에 따른 개별화 다이를 지닌 반도체 디바이스의 개략도.
도 3h는 몇몇 실시예에 따른 캐리어 및 몰딩을 지닌 반도체 디바이스의 개략도.
도 3i는 몇몇 실시예에 따른 재배선층, 폴리머 및 접합 패드를 지닌 반도체 디바이스의 개략도.
도 3j는 몇몇 실시예에 따른 범프를 지닌 반도체 디바이스의 개략도.
도 3k는 몇몇 실시예에 따른, 캐리어 없이 다른 다이 또는 다른 패키지에 접합되는 반도체 디바이스의 개략도.
아래의 개시는, 제공되는 보호 대상의 상이한 피쳐를 구현하기 위한 많은 상이한 실시예 또는 예를 제공한다. 구성요소 및 배열의 특정 예는 본 개시를 단순화하기 위해 아래에서 설명된다. 이들은 단지 예일 뿐, 제한하려는 의도가 없음은 물론이다. 예컨대, 후속하는 설명에서 제2 피쳐 위에 또는 제2 피쳐 상에 제1 피쳐를 형성하는 것은, 제1 피쳐와 제2 피쳐가 집적 접촉하도록 형성되는 실시예를 포함하고, 제1 피쳐와 제2 피쳐 사이에 다른 피쳐가 형성되어 제1 피쳐와 제2 피쳐가 직접 접촉하지 않을 수 있는 실시예도 또한 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간략화와 명확성을 목적으로 하는 것이지, 그 자체로 설명되는 다양한 실시예 및/또는 구성 간의 관계를 나타내는 것은 아니다.
또한, 도면에 예시된 바와 같은 다른 요소(들) 또는 피쳐(들)에 대한 하나의 요소 또는 피쳐의 관계를 설명하는 설명의 용이성을 위해, "밑에(beneath)", "아래에(below)", "하부의(lower)", "위에(above)", "위쪽의(upper)" 등등과 같은 공간적으로 상대적인 용어가 여기에서 사용될 수도 있다. 공간적으로 상대적인 용어는, 도면에 묘사된 방향 외에, 사용 또는 동작에서 디바이스의 상이한 방향을 포괄하도록 의도된다. 장치는 다르게 배향될 수도 있고(90도 회전되거나 또는 다른 방향에 있을 수도 있고), 여기에서 사용되는 공간적으로 상대적인 서술어(descriptor)는 마찬가지로 그에 따라 해석될 수도 있다.
도 1은 반도체 디바이스(100)의 실시예이며, 100a는 도 1의 반도체 디바이스(100)의 일부이다. 도 2는 100a의 확대도이다. 반도체 디바이스(100a)는 반도체 기판(102)을 포함한다. 몇몇 실시예에서, 반도체 기판(102)은 실리콘과 같은 반도체 재료를 포함하고, 반도체 기판(102) 내에, 포토리소그래피, 에칭, 증착, 도금 등과 같은 다양한 공정에 의해 형성되는 예정된 기능성 회로를 갖도록 제작된다. 몇몇 실시예에서, 반도체 기판(102)은 기계적 또는 레이저 블레이드에 의해 실리콘 웨이퍼로부터 개별화된다. 몇몇 실시예에서, 반도체 기판(102)은 사변형, 직사각형 또는 정사각형 형상이다.
반도체 기판(102)은 표면(102b)을 포함하고, 도전성 패드(102a)는 표면(102b) 상에 배치된다. 몇몇 실시예에서, 도전성 패드(102a)는 반도체 기판(102) 외부에 있는 회로와 전기 접속되어, 반도체 기판(102) 내부에 있는 회로가 도전성 패드(102a)를 통해 반도체 기판(102) 외부의 회로와 전기 접속된다. 몇몇 실시예에서, 도전성 패드(102a)는 도전성 패드(102a) 상에 부착된 도전성 트레이스를 통해 도전성 범프와 전기적으로 커플링되도록 구성되어, 반도체 기판(102) 내부의 회로가 도전성 트레이스를 통해 도전성 패드(102a)로부터 도전성 범프로 반도체 기판(102)의 외부에 있는 회로와 접속된다. 몇몇 실시예에서, 도전성 패드(102a)는 금, 은, 구리, 니켈, 텅스텐, 알루미늄, 팔라듐 및/또는 이들의 합금을 포함한다.
몇몇 실시예에서, 반도체 기판(102)의 표면(102b) 상에 그리고 도전성 패드(102a) 위에 패시베이션(103)이 배치된다. 몇몇 실시예에서, 패시베이션(103)은 도전성 패드(102a)를 둘러싼다. 몇몇 실시예에서, 패시베이션(103)은 도전성 패드(102a)의 상부면(102c)을 부분적으로 덮는다. 패시베이션(103)은 반도체 기판(102)에 대해 전기적 격리와 수분 보호를 제공하도록 구성되어, 반도체 기판(102)은 주변 환경으로부터 격리된다. 몇몇 실시예에서, 패시베이션(103)은 스핀온 글래스(Spin-On Glass; SOG), 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물 등과 같은 유전체 재료로 형성된다. 몇몇 실시예에서, 패시베이션(103)은 기상 증착 또는 스핀 코팅 프로세스에 의해 형성된다.
몇몇 실시예에서, 패시베이션(103)은 도전성 패드(102a)의 상부면(102c)의 일부를 노출시키기 위해 그리고 이에 따라 도전성 패드(102a)를 도전성 트레이스를 통해 반도체 기판(102) 외부의 회로와 전기 접속시키기 위해 도전성 패드(102a) 위에 개구(103a)를 포함한다.
몇몇 실시예에서, 다수의 도전체(104)가 도 1에서와 같이 도전성 패드(102a)의 상부면(102c) 위에 배치되며, 이때 간격(W)은 약 10 ㎛ 미만이다. 몇몇 실시예에서, 각각의 도전체(104)는 상부면(102c)의 노출부와, 개구(103a)에 인접한 패시베이션(103)의 일부분 상에 있다. 도전체(104)는 도 2에서와 같이 상부면(102c)의 노출부에서부터 도전체(104)의 상부면(104a)으로 연장된다. 몇몇 실시예에서, 도전체(104)는 표면(102b)의 법선 방향을 따라 연장된다. 몇몇 실시예에서, 도전체(104)는 거의 수직이며, 도전성 패드(102a)에 의해 지지된다.
몇몇 실시예에서, 도전체(104)는 원형 형상, 사각형 형상 또는 다각형 형상과 같은 다양한 단면 형상을 갖는 원통 형상이다. 또한, 도전체(104)를 위해, 금속 또는 금속 합금과 같은 매우 다양한 재료가 선택된다. 몇몇 실시예에서, 도전체(104)는 구리(Cu), 금(Au), 백금(Pt), 티탄(Ti), 니켈(Ni), 알루미늄(Al) 등을 포함한다.
몇몇 실시예에서, 폴리머 재료(105)가 패시베이션(103) 위에 배치되어 도전체(104)를 둘러싼다. 폴리머 재료(105)는, 인접한 도전체를 격리하거나 수분 침투를 회피하기 위해 도전체(104) 주위에 삽입되는 유전체 충전물이다. 몇몇 실시예에서, 폴리머 재료(105)는 에폭시, 폴리이미드, 폴리벤즈옥사졸(PolyBenzOxazole; PBO), 솔더 레지스트(Solder Resist; SR), ABF 필름 등과 같은 재료를 포함한다. 몇몇 실시예에서, 도전체(104)와 폴리머 재료(105)는 실질적으로 동일 평면에 있다.
몇몇 실시예에서, 전기 도전층(106)이 도전체(104)와 폴리머 재료(105) 사이에 배치된다. 전기 도전층(106)은 도전체(104)보다 실질적으로 얇을 수 있는 층이며, 도전체(104)의 종방향 측벽을 따라 연장된다. 도 2에서, 상기 종방향 측벽은, 표면이 표면(102b)의 법선 방향을 따라 연장될 때에 형성된다. 전기 도전층(106)은, 도전체(104)와 폴리머 재료(105)의 직접 접촉을 방지하는 배리어를 형성하도록 도전체(104)와 폴리머 재료(105) 사이에 삽입된다. 전기 도전층(106)은 연속적인 필름이며, 폴리머 재료(105)와 같이 도전체(104)의 종방향 측벽을 둘러싼다. 몇몇 실시예에서, 전기 도전층(106)은, 도전체(104)와는 적어도 상이한 물리적 또는 화학적 속성을 갖는 원소를 포함한다.
몇몇 실시예에서, 전기 도전층(106)은 도전체(104)와는 상이한 표준 전극 전위를 갖는 원소를 포함한다. 몇몇 실시예에서, 전기 도전층(106)은 도전체(104)보다 훨씬 공격적으로 폴리머 재료(105)로부터 산소 원자를 뺏는 경향이 있는 원소를 포함한다. 원소의 산화물 화합물이 전기 도전층(106)과 폴리머 재료(105) 사이에 형성될 수 있다. 산화물 화합물은 도전체(104)와 폴리머 재료(105)를 보다 확고한 방식으로 더욱 접합시키는 접착제를 제공한다. 전기 도전층(106)은 또한, 전기 도전층(106)과 도전체(104) 사이에 코히렌트(coherent) 층을 형성할 수 있는 원소를 포함한다. 2개의 상이한 특징을 갖도록, 전기 도전층(106)은 다수의 도전층을 포함하는 복합 구조일 수 있다.
도 2에서와 같이, 전기 도전층(106)은 적어도 2개의 층, 즉 층(106a) 및 층(106b)를 포함한다. 층(106a)은, 층(106b)에 비해 폴리머 재료(105)에 더 인접하고, 층(106a)은 전기 도전층(106)과 폴리머 재료(105) 사이에 산화물 화합물을 형성하는 원소를 제공한다. 층(106b)는, 층(106a)에 비해 도전체(104)에 더 인접하고, 층(106b)은 코히렌트 층을 형성하는 원소를 제공한다.
몇몇 실시예에서, 층(106a)과 도전체(104) 간의 표준 전극 전위비는 약 2.1 내지 약 7.5이다. 몇몇 실시예에서, 층(106a)과 도전체(104)의 표준 전극 전위비는 약 4.0 내지 약 5.0이다. 몇몇 실시예에서, 층(106a)과 도전체(104)의 표준 전극 전위비는 약 4.3 내지 약 4.7이다. 층(106a)은 Ti, Cr, Al, 도핑된 Si, Zr, Th, Ni 등과 같은 원소를 포함할 수 있다.
몇몇 실시예에서, 층(106b)과 도전체(104) 간의 표준 전극 전위비는 약 0.85 내지 약 1.35이다. 몇몇 실시예에서, 층(106b)과 도전체(104) 간의 표준 전극 전위비는 약 0.91 내지 약 1.07이다. 층(106b)은 Pt, Au, Ag, Cu 등과 같은 원소를 포함할 수 있다.
몇몇 실시예에서, 전기 도전층(106b)은 폴리머 재료(105)와 도전체(104) 간의 접착 강도보다 큰 전기 도전층(106)과 폴리머 재료(105) 간의 접착 강도를 갖는 원소를 포함한다. 몇몇 실시예에서, 접착 강도는 정량적 계면 에너지로서 참조될 수 있다. 정량적 계면 에너지는, 2개의 특정 물질의 정량적 에너지값으로서 정의된다. 상기 값의 크기는 2개의 특정 물질 간의 접착 강도를 나타낸다. 보다 높은 정량적 계면 에너지는, 2개의 특정 물질 간의 접착 강도가 보다 큰 것을 나타낸다.
본 개시에서, 전기 도전층(106)은 도전체(104)와 폴리머 재료(105) 간의 보강 구조로서 작용한다. 전기 도전층(106)은 폴리머 재료(105)와 도전체(104) 간의 정량적 계면 에너지보다 높은 정량적 계면 에너지를 갖는다. 삽입된 전기 도전층(106)은 도전체(104)가 폴리머 재료(105)와 직접 접촉하지 않도록 분리하고, 이에 따라 도전체(104)와 폴리머 재료(105) 간의 박리가 방지된다. 몇몇 실시예에서, 층(106a)과 폴리머 재료(105) 간의 접착 강도는 층(106b)과 폴리머 재료(105) 간의 접착 강도보다 크다.
몇몇 실시예에서, 층(106a)과 층(106b) 간의 원자량의 비는 약 0.6 내지 약 1.3일 수 있다. 몇몇 실시예에서, 층(106a)과 층(106b) 간의 원자량의 비는 약 0.65 내지 약 0.9일 수 있다. 몇몇 실시예에서, 층(106a)과 층(106b) 간의 원자량의 비는 약 0.7 내지 약 0.85일 수 있다.
몇몇 실시예에서, 층(106b)과 도전체(104) 간의 원자량의 비는 약 0.8 내지 약 1.2일 수 있다. 몇몇 실시예에서, 층(106b)과 도전체(104) 간의 원자량의 비는 약 0.9 내지 약 1.1일 수 있다. 몇몇 실시예에서, 층(106b)과 도전체(104) 간의 원자량의 비는 약 0.95 내지 약 1.05일 수 있다. 몇몇 실시예에서, 층(106b)은 도전체(104)와 동일한 재료로 형성될 수 있지만, 결정 배향 또는 결정 입도(粒度)와 같은 상이한 미소 구조를 갖는다. 몇몇 실시예에서, 층(106b)의 결정 입도는 도전체(104)의 결정 입도보다 클 수 있다. 몇몇 실시예에서, 층(106a)의 두께는 50 nm보다 실질적으로 크고, 층(106b)의 두께는 100 nm보다 실질적으로 크다. 몇몇 실시예에서, 층(106a)과 층(106b) 간의 두께의 비는 약 1:1 내지 1:3일 수 있다.
전기 도전층(106)은 도전체(104)의 바닥면 아래로 더욱 연장될 수 있다. 몇몇 실시예에서, 전기 도전층(106)의 일부는 도전성 패드(102a)와 도전체(104) 사이에 배치된다. 몇몇 실시예에서, 전기 도전층(106)은 패시베이션(103)과 도전체(104) 사이에 배치된다. 몇몇 실시예에서, 전기 도전층(106)은 도전체(104)를 둘러싸는 연속적인 필름이다. 몇몇 실시예에서, 전기 도전층(106)은 약 150 nm 내지 약 250 nm의 폭을 갖는다. 몇몇 실시예에서, 금속 또는 금속 합금과 같은 매우 다양한 재료가 전기 도전층(106)을 위해 선택된다.
몇몇 실시예에서는, 반도체 기판(102)을 둘러싸도록 몰딩(107)이 배치된다. 몇몇 실시예에서, 몰딩(107)은 반도체 기판(102)의 측벽(102d)에 인접 배치된다. 몇몇 실시예에서, 도전체(104), 폴리머 재료(105) 및 몰딩(107)의 상부면들은 실질적으로 동일한 평면에 있다.
몇몇 실시예에서, 반도체 디바이스(100)는 몰딩(107), 도전체(104) 및 폴리머 재료(105) 위에 배치되는 폴리머(109)를 포함한다. 폴리머(109)의 오목부(118)는 도 2에서와 같이 도전체(104)의 상부면(104a) 위에 형성된다. 몇몇 실시예에서, 반도체 디바이스(100)는 도 2에서와 같이 도전체(104)와 폴리머(109) 상에 배치되는 제1 재배선층(ReDistribution Layer; RDL)(112)을 더 포함한다. 몇몇 실시예에서, 반도체 디바이스(100)는 도 2에서와 같이 폴리머(109)와 제1 재배선층(112) 위에 배치되는 폴리머(110)를 더 포함한다. 몇몇 실시예에서, 반도체 디바이스(100)는 제1 재배선층(112)의 단부 부분(112b) 위에 형성되는 비아(117)를 더 포함하고, 폴리머(110)와 제1 재배선층(112) 상에는 도 1에서와 같이 접합 패드(114)가 배치된다. 몇몇 실시예에서, 반도체 디바이스(100)는 도 1에서와 같이 접합 패드(114) 상에 배치되는 범프(115)를 더 포함한다.
도 3a 내지 도 3k는 반도체 디바이스의 제조 방법의 실시예이다. 상기 방법은 다수의 공정(201, 202, 203, 204, 205, 206, 207, 208, 209, 210 및 211)을 포함한다.
공정 201에서는, 도 3a에서와 같이 반도체 기판(102)이 마련된다. 몇몇 실시예에서, 반도체 기판(102)은 실리콘과 같은 반도체 재료를 포함한다. 공정 202에서는, 도 3b에서와 같이 반도체 기판(102) 상에 도전성 패드(102a)가 형성된다. 몇몇 실시예에서, 도전성 패드(102a)는 반도체 기판(102)의 표면(102b) 상에 배치된다.
공정 203에서는, 도 3c에서와 같이 반도체 기판(102) 위에 패시베이션(103)이 배치되고, 패시베이션(103)의 일부가 제거되어 개구(103a)가 형성된다. 몇몇 실시예에서, 도전성 패드(102a)의 상부면(102c)을 노출시키고 개구(103a)를 형성하기 위해 도전성 패드(102a)의 상부면(102c) 위에 있는 패시베이션(103)의 일부가 에칭 공정에 의해 제거된다. 몇몇 실시예에서, 개구(103a)는 패시베이션(103)의 상부면(103b)으로부터 도전성 패드(102a)의 상부면(102c)으로 연장된다.
공정 204에서는, 도 3d에서와 같이 도전성 패드(102a)와 패시베이션(103) 위에 폴리머 재료(105)가 배치되고, 도전성 패드(102a) 위에 개구(105a)가 형성되도록 폴리머 재료(105)가 패터닝된다. 몇몇 실시예에서, 개구(105a)의 폭은 약 10 ㎛ 내지 약 100 ㎛이다. 폴리머 재료(105)는 도전성 재료 또는 도전성 트레이스가 통과하는 경로를 제공하도록 패터닝된다. 몇몇 실시예에서, 폴리머 재료(105)는 포토리소그래피에 의해 개구(105a)를 형성하도록 패터닝되고, 도 3d와 같이 다수의 폴리머 블럭이 형성된다. 인접한 폴리머 블럭 사이의 간격은 40 ㎛ 내지 100 ㎛일 수 있다. 몇몇 실시예에서는, 폴리머 재료(105)를 덮도록 포토레지스트 재료가 배치된 다음, 도전성 패드(102a)에 인접하거나 도전성 패드(102a) 위에 있는 폴리머 재료(105)를 에칭하기 위해 이 포토레지스트 재료가 포토마스크를 통해 부분적으로 노출되어, 도전성 패드(102a) 위에 개구(105a)가 형성된다.
공정 205에서는, 도 3e에서와 같이 도전성 패드(102a), 패시베이션(103) 및 폴리머 재료(105)가 전기 도전층(106)으로 둘러싸인다. 몇몇 실시예에서, 전기 도전층(106)은 전기 도금 또는 증착에 의해 배치된다. 몇몇 실시예에서, 전기 도전층(106)은 스퍼터링에 의해 형성되고, 도전체를 위한 시드층으로서 구성된다. 전기 도전층(106)은 개구(105a) 내부에 배치되는 박막과, 개구(105a)의 노출면을 따라 라이닝된다. 전기 도전층(106)의 일부는 도전성 패드(102a)도 또한 덮는다. 전기 도전층(106)의 형성 공정은, 도 2의 층(106a, 106b)들을 각각 형성하는 2개의 서브 공정을 더 포함할 수 있다. 층(106a, 106b)들은 인시츄(in-situ)식으로 또는 독립적으로 형성될 수 있고, 이들 2개의 층들 사이의 미소 구조는 TEM(Transmission Electron Microscope) 또는 SEM(Scanning Electron Microscope)과 같은 분석 툴에 의해 구별될 수 있다.
공정 206에서는, 도 3f에서와 같이 전기 도전층(106) 위에 그리고 전기 도전층에 인접하게 도전체(104)가 배치된다. 개구(105a)가 형성된 후에 도전체(104)가 형성되기 때문에, 도전체들 간의 간격(W)는 폴리머 재료(105)의 폭 및 간격에 의해 의해 결정될 수 있다. 충전 우선[도전체(104)를 형성하기 전에 폴리머 재료의 패턴을 형성함] 공정을 수행하는 장점은 인접한 도전체(104)들 사이의 간극 충전 품질을 보장한다는 것이다. 충전 우선 공정은 간격이 좁은, 예컨대 W가 10 ㎛ 미만인 경우에 대한 요건을 충족할 수 있다. 도전체 간극 충전물로서 사용되는 폴리머 재료(105)는 1 내지 1000 Pa·s의 점도 범위를 가질 수 있다. 간격이 좁은 도전체들을 형성한 후에 폴리머 재료(105)가 도전체 간극을 충전하는 경우, 폴리머 재료(105)의 흐름 저항은 도전체들 사이의 공극과 같은 불량한 간극 충전을 초래할 수 있다. 불량한 간극 충전 품질은 시각적 결함에 대한 문제에 기여할 뿐만 아니라 몇몇 치명적인 신뢰성 실패에도 또한 기여한다. 본 개시에 기술된 충전 우선 공정은 바람직하지 않은 불량한 간극 충전 문제를 제거하는 해결책을 제공한다. 폴리머 재료(105)는, 불균일한 표면 피쳐(도전체 어레이 등)를 형성하기 전에 반도체 기판 위에 피복되는 블랭킷이기 때문에, 폴리머 재료(105)의 간극 충전 능력은 디바이스 결함과 신뢰성 품질에 대해 무의미해진다. 개구(105a)가 포토리소그래피 공정에 의해 형성되기 때문에, 개구(105a)[내부에 배치되는 도전체(104)]에 대한 치수는 진보된 노광 기술에 의해 감소될 수 있다. 따라서, 간격이 좁은 도전체(104)(W < 10 ㎛) 요건이 충전 우선 공정에 의해 충족될 수 있다. 몇몇 실시예에서, 도전체(104)는 전기 도금, 스퍼터링 등과 같은 다양한 방법에 의해 배치된다. 몇몇 실시예에서, 도전체(104)는 구리와 같은 금속을 포함한다.
공정 207에서는, 도 3g에서와 같이 반도체 기판(102)이 다수의 개별 다이(108)로 개별화된다. 몇몇 실시예에서, 반도체 기판(102)은 기계적 또는 레이저 블레이드에 의해 개별화된다.
공정 208에서, 반도체 기판(102)으로부터 개별화된 다이(108)는 캐리어(116) 상에 배치된다. 몰딩(107)이 다이(108)를 둘러싸도록 캐리어(116) 상에 배치된다. 도전체(104)의 상부면(104a)과 폴리머 재료(105)의 상부면(105b)을 노출시키기 위해, 제거 또는 평탄화 공정이 도입되어 몰딩(107)의 일부를 제거하고, 이에 의해 도전체(104)와 폴리머 재료 상에는 몰딩(107)이 전혀 없다. 도 3h는 제거 공정 후의 구조를 보여주는 실시예이다. 몇몇 실시예에서, 몰딩(107)의 상부 부분, 도전체(104) 및 전기 도전층(106)은 동일 평면에 있도록 에칭이나 연마와 같은 공정에 의해 동시에 제거된다.
공정 209에서는, 도 3i에서와 같이 몰딩(107), 도전체(104) 및 폴리머 재료(105) 위에 폴리머(109)가 배치된다. 몇몇 실시예에서, 폴리머(109)는 에폭시, 폴리이미드, 폴리벤즈옥사졸(PBO), 솔더 레지스트(SR), ABF 필름 등과 같은 폴리머 재료를 포함한다.
도전체(104)의 상부면(104a) 위에는 도 3i에서와 같이 오목부(118)가 형성된다. 몇몇 실시예에서, 상부면(104a) 위에 있는 폴리머(109)의 일부는 바이포토리소그래피에 의해 제거된다.
제1 재배선층(RDL)(112)이 도 3i에서와 같이 배치된다. 몇몇 실시예에서, 제1 RDL(112)은 전기 도금 또는 스퍼터링에 의해 폴리머(109) 상에 배치된다. 몇몇 실시예에서, 제1 RDL(112)는 폴리머(109)의 상부면(109a)으로부터 도전체(104)의 상부면(104a)으로 연장되는 연장부(112a)를 포함한다. 연장부(112a)는 오목부(118)를 따라 배치된다. 제1 RDL(112)은 상부면(104a)과 연장부(112a)를 통해 도전체(104)와 전기 접속된다.
폴리머(110)가 도 3i에서와 같이 배치된다. 몇몇 실시예에서, 폴리머(110)는 제1 RLD(112) 상에 배치된다. 폴리머(110)는 반도체 디바이스(100)의 상부를 덮는다. 몇몇 실시예에서, 폴리머(110)는, 에폭시, 폴리이미드, 폴리벤즈옥사졸(PBO), 솔더 레지스트(SR), ABF 필름 등과 같은 폴리머 재료를 포함한다.
도 3i에서와 같이 비아(117)가 형성되고, 접합 패드가 배치된다. 몇몇 실시예에서, 비아(117)는 제1 RDL(112) 위에 있는 폴리머(110)의 일부를 제거하는 것에 의해 형성된다. 몇몇 실시예에서, 폴리머(110)의 일부는 비아(117)를 형성하도록 포토리소그래피에 의해 제거된다. 몇몇 실시예에서, 비아(117)는 테이퍼진 형상이다. 몇몇 실시예에서, 비아(117)는 폴리머(110)의 상부면(110a)으로부터 제1 RDL(112)의 단부 부분(112b)으로 연장된다.
몇몇 실시예에서, 접합 패드(114)는 제1 RDL의 단부 부분(112b)과 폴리머(110) 위에 형성된다. 몇몇 실시예에서, 접합 패드(114)는 비아(117)를 충전하고, 폴리머(110)의 상부면(110a)으로부터 제1 RDL의 단부 부분(112b)으로 연장되어, 접합 패드(114)가 제1 RDL(112)과 전기 접속된다. 몇몇 실시예에서, 접합 패드(114)는, 범프를 수용하고 접합 패드(114)를 다이(108) 외부에 있는 회로와 전기 접속시키기 위한 납땜 가능 표면인 언더 범프 메탈러지(Under Bump Metallurgy; UBM)이다.
공정 210에서는, 도 3j에서와 같이 접합 패드(114) 상에 범프(115)가 배치된다. 몇몇 실시예에서, 범프(115)는 솔더 범프, 솔더 볼, 솔더 페이스트 등이다. 몇몇 실시예에서, 범프(115)는 다른 다이, 다른 기판 또는 다른 반도체 패키지 상의 패드와 부착되도록 구성된다. 몇몇 실시예에서, 범프(115)는 도전성 범프 또는 도전성 조인트이다. 몇몇 실시예에서, 도전성 패드(102a)는 도전체(104), 제1 RDL(112) 및 접합 패드(114)를 통해 범프(115)와 전기 접속된다.
공정 211에서, 캐리어(101)는 도 3k에서와 같이 반도체 디바이스(100)로부터 제거된다. 몇몇 실시예에서, 반도체 디바이스(100)는 후속 공정을 위해 캐리어(101)로부터 분리된다.
도 3j에 도시한 구조는 상하가 뒤집혀 도 3k의 하부에 있는 다른 기판(120)에 부착된다. 기판(120)은 패키지 기판, 보드[예컨대, 인쇄 회로 기판(PCB)], 웨이퍼, 다이, 인터포저 기판 또는 다른 적절한 기판일 수 있다. 범프 구조는 다양한 도전성 부착 지점을 통해 기판(120)에 커플링된다. 예컨대, 도전성 영역(122)은 기판(120) 상에 형성되고 패터닝된다. 도전성 영역(122)은, 마스크층(124)으로 나타나는 접촉 패드 또는 도전성 트레이스의 일부이다. 일실시예에서, 마스크층(124)은 도전성 영역(122)을 노광시키도록 기판(120) 상에 형성되고 패터닝된 솔더 레지스트층이다. 마스크층(124)은, 솔더 조인트 형성을 위한 윈도우(window)를 제공하는 마스크 개구를 갖는다. 예컨대, 주석, 납, 은, 구리, 니켈, 비스무트 또는 이들의 조합의 합금을 포함하는 솔더층이 도전성 영역(122) 상에 마련될 수 있다. 반도체 디바이스(100)는 접합 패드(114)와 도전성 영역(122) 사이의 조인트 솔더 구조(126)를 통해 기판(120)에 커플링될 수 있다. 예시적인 커플링 프로세스는, 플럭스 인가, 칩 배치, 용융 솔더 조인트의 재유동 및/또는 플럭스 잔여물의 세정을 포함한다. 반도체 기판(102), 조인트 솔더 구조(126) 및 다른 기판(120)은 패키징 조립체 또는 본 실시예에서 플립 칩 패키징 조립체로 칭할 수 있다.
몇몇 실시예에서, 반도체 디바이스(100)는 패키지 범프에 의해 다른 패키지와 접합되어 패키지 온 패키지(Package on Package; PoP)가 된다. 몇몇 실시예에서, 반도체 디바이스(100)는 패키지 범프를 통해 다른 패키지와 전기 접속된다. 몇몇 실시예에서, 반도체 디바이스(100)의 다수의 도전성 부재는 다수의 패키지 범프를 통해 다른 패키지의 다수의 패키지 패드와 대응하게 접합되어 PoP가 된다.
몇몇 실시예에서, 반도체 디바이스는 반도체 기판, 반도체 기판 상의 도전성 패드 및 도전성 패드 위에 있는 도전체를 포함한다. 반도체 디바이스는 반도체 기판 위에 배치되고 도전체를 둘러싸는 폴리머 재료를 더 갖는다. 반도체 디바이스는 또한, 도전체와 폴리머 재료 상에 전기 도전층을 포함한다. 반도체 디바이스에서, 전기 도전층과 폴리머 재료 간의 접착 강도는 폴리머 재료와 도전체 간의 접합 강도보다 크다.
몇몇 실시예에서, 전기 도전층은 도전체를 위한 시드층으로서 구성된다. 몇몇 실시예에서, 도전체와 인접한 도전체 사이의 간격은 약 10 ㎛ 미만이다. 몇몇 실시예에서, 전기 도전층은 제1 층과 제2 층을 포함하며, 제1 층은 폴리머 재료에 인접하고, 제2 층은 도전체에 인접한다. 몇몇 실시예에서, 제1 층과 제2 층 간의 원자량의 비는 약 0.6 내지 약 1.3이다. 몇몇 실시예에서, 제2 층과 도전체 사이의 원자량의 비는 약 0.8 내지 약 1.2이다. 몇몇 실시예에서, 제1 층의 두께는 실질적으로 50 nm보다 크고, 제2 층의 두께는 실질적으로 100 nm보다 크다. 몇몇 실시예에서, 제2 층과 도전체는 실질적으로 동일한 재료로 형성되지만, 결정 입도는 상이하다.
몇몇 실시예에서, 반도체 디바이스는 반도체 기판, 반도체 기판 상의 도전성 패드, 도전성 패드 위에 있는 도전체를 포함한다. 반도체 디바이스는 반도체 기판위에 배치되고 도전체를 둘러싸는 폴리머 재료를 더 갖는다. 반도체 디바이스는 또한 도전체와 폴리머 재료 사이에 전기 도전층을 포함한다. 반도체 디바이스에서, 전기 도전층은 도전체와 상이한 표준 전극 전위를 갖는 원소를 포함한다.
몇몇 실시예에서, 상기 원소는 도전체보다 낮은 표준 전극 전위를 갖는다. 몇몇 실시예에서, 상기 원소의 산화물 화합물이 전기 도전층과 폴리머 재료 사이에 있다. 몇몇 실시예에서, 전기 도전층은 다수의 도전층을 포함하는 복합 구조이다. 몇몇 실시예에서, 전기 도전층은 제1 층과 제2 층을 포함하며, 제1 층은 폴리머 재료에 인접하고, 제2 층은 도전체에 인접한다. 몇몇 실시예에서, 제1 층과 도전체 간의 표준 전극 전위비는 약 2.1 내지 약 7.5이다. 몇몇 실시예에서, 제1 층의 두께는 실질적으로 50 nm보다 크고, 제2 층의 두께는 실질적으로 100 nm보다 크다.
몇몇 실시예에서, 반도체 디바이스의 제조 방법이 반도체 기판을 마련하는 단계, 반도체 기판 상에 도전성 패드를 형성하는 단계 및 반도체 기판 위에 폴리머 재료를 배치하는 단계를 포함한다. 상기 방법은 개구를 마련하기 위해 폴리머 재료를 패터닝하는 단계, 개구 내를 라이닝하도록 전기 도전층을 형성하는 단계 및 개구 내에 그리고 전기 도전층에 인접하게 도전체를 배치하는 단계를 더 포함한다. 상기 방법은 또한 반도체 기판 위에 몰딩을 배치하는 단계 및 도전체의 상부면을 노출시키도록 몰딩의 일부를 제거하는 단계도 또한 포함한다.
몇몇 실시예에서, 상기 방법은 반도체 기판을 복수 개의 다이로 개별화하는 단계를 더 포함한다. 몇몇 실시예에서, 전기 도전층을 형성하는 단계는 2개의 구별 가능한 층을 형성하는 단계를 더 포함한다. 몇몇 실시예에서, 폴리머 재료는 약 1 Pa·s보다 큰 점도를 포함한다. 몇몇 실시예에서 몰딩의 일부를 제거하는 단계를 연마를 포함한다.
전술한 설명은 당업자가 본 개시의 양태를 보다 양호하게 이해할 수 있도록 다수의 실시예의 피쳐를 개괄한다. 당업자는, 동일한 목적을 실행하기 위한 및/또는 본원에서 도입되는 실시예의 동일한 이점을 달성하기 위한 다른 프로세스 또는 구조를 설계하거나 수정하기 위한 기초로서, 본 개시를 당업자가 쉽게 사용할 수도 있다는 것을 인식해야 한다. 또한, 이러한 등가의 구성이 본 개시의 취지와 범위를 벗어나지 않는다는 것과, 그리고 당업자가 본 개시의 취지와 범위를 벗어나지 않으면서 본원에서 다양한 변경, 대체, 수정을 가할 수도 있다는 것을, 당업자는 인식해야 한다.

Claims (10)

  1. 반도체 디바이스로서,
    반도체 기판;
    반도체 기판 상의 도전성 패드;
    도전성 패드 위에 있는 도전체;
    반도체 기판 위에 있고 도전체를 둘러싸는 폴리머 재료; 및
    도전체와 폴리머 재료 사이의 전기 도전층
    을 포함하고, 전기 도전층과 폴리머 재료 간의 접착 강도는 폴리머 재료와 도전체 간의 접착 강도보다 큰 것인 반도체 디바이스.
  2. 제1항에 있어서, 상기 전기 도전층은 도전체를 위한 시드층으로서 구성되는 것인 반도체 디바이스.
  3. 제1항에 있어서, 상기 전기 도전층은 제1 층 및 제2 층을 포함하며, 상기 제1층은 폴리머 재료에 인접하고, 상기 제2 층은 도전체에 인접한 것인 반도체 디바이스.
  4. 제1항에 있어서, 상기 접착 강도는 정량적 계면 에너지로서 참조되는 것인 반도체 디바이스.
  5. 제3항에 있어서, 상기 제2 층은 도전체와 동일한 재료로 형성되지만, 상이한 미소 구조를 갖는 것인 반도체 디바이스.
  6. 제3항에 있어서, 상기 제2 층과 도전체는 동일한 재료로 형성되지만, 상이한 결정 입도(粒度)를 갖는 것인 반도체 디바이스.
  7. 반도체 디바이스로서,
    반도체 기판;
    반도체 기판 상의 도전성 패드;
    도전성 패드 위에 있는 도전체;
    반도체 기판 위에 있고 도전체를 둘러싸는 폴리머 재료; 및
    도전체와 폴리머 재료 사이의 전기 도전층
    을 포함하고, 상기 전기 도전층은 도전체와 상이한 표준 전극 전위를 갖는 원소를 포함하는 것인 반도체 디바이스.
  8. 제7항에 있어서, 상기 원소의 산화물 화합물이 전기 도전층과 폴리머 재료 사이에 배치되는 것인 반도체 디바이스.
  9. 제7항에 있어서, 상기 전기 도전층은 다수의 도전층을 포함하는 복합 구조체인 것인 반도체 디바이스.
  10. 반도체 디바이스의 제조 방법으로서,
    반도체 기판을 마련하는 단계;
    반도체 기판 상에 도전성 패드를 형성하는 단계;
    반도체 기판 위에 폴리머 재료를 배치하는 단계;
    개구를 마련하기 위해 폴리머 재료를 패터닝하는 단계;
    개구 내를 라이닝하도록 전기 도전층을 형성하는 단계;
    개구 내에 그리고 전기 도전층에 인접하게 도전체를 배치하는 단계;
    반도체 기판 위에 몰딩을 배치하는 단계; 및
    도전체의 상부면을 노출시키도록 몰딩의 일부를 제거하는 단계
    를 포함하는 반도체 디바이스의 제조 방법.
KR1020150164425A 2015-08-18 2015-11-24 반도체 디바이스 및 그 제조 방법 KR101758999B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/828,946 US9564345B1 (en) 2015-08-18 2015-08-18 Semiconductor device and manufacturing method thereof
US14/828,946 2015-08-18

Publications (2)

Publication Number Publication Date
KR20170021712A true KR20170021712A (ko) 2017-02-28
KR101758999B1 KR101758999B1 (ko) 2017-07-17

Family

ID=57908896

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150164425A KR101758999B1 (ko) 2015-08-18 2015-11-24 반도체 디바이스 및 그 제조 방법

Country Status (4)

Country Link
US (3) US9564345B1 (ko)
KR (1) KR101758999B1 (ko)
CN (1) CN106469697A (ko)
TW (1) TWI579996B (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9786517B2 (en) * 2013-09-09 2017-10-10 Intel Corporation Ablation method and recipe for wafer level underfill material patterning and removal
KR20220090661A (ko) * 2020-12-22 2022-06-30 삼성전자주식회사 반도체 패키지

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6429523B1 (en) 2001-01-04 2002-08-06 International Business Machines Corp. Method for forming interconnects on semiconductor substrates and structures formed
US20040140219A1 (en) 2003-01-21 2004-07-22 Texas Instruments Incorporated System and method for pulse current plating
JP4663391B2 (ja) 2005-04-27 2011-04-06 ローム株式会社 半導体チップの電極構造およびその形成方法ならびに半導体チップ
US7947978B2 (en) 2005-12-05 2011-05-24 Megica Corporation Semiconductor chip with bond area
US8759964B2 (en) 2007-07-17 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level package structure and fabrication methods
TWI502705B (zh) * 2009-08-19 2015-10-01 Xintec Inc 晶片封裝體及其製造方法
US9048233B2 (en) 2010-05-26 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers
US8361842B2 (en) 2010-07-30 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded wafer-level bonding approaches
US9064879B2 (en) 2010-10-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures using a die attach film
US8884431B2 (en) 2011-09-09 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures for semiconductor devices
US20120326299A1 (en) * 2011-06-24 2012-12-27 Topacio Roden R Semiconductor chip with dual polymer film interconnect structures
US8829676B2 (en) 2011-06-28 2014-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure for wafer level package
US9000584B2 (en) 2011-12-28 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor device with a molding compound and a method of forming the same
US8680647B2 (en) 2011-12-29 2014-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with passive devices and methods of forming the same
US9111949B2 (en) 2012-04-09 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus of wafer level package for heterogeneous integration technology
US8703542B2 (en) 2012-05-18 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer-level packaging mechanisms
US9991190B2 (en) 2012-05-18 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging with interposer frame
US8809996B2 (en) 2012-06-29 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Package with passive devices and method of forming the same
US8785299B2 (en) 2012-11-30 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Package with a fan-out structure and method of forming the same
US8803306B1 (en) 2013-01-18 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out package structure and methods for forming the same
US8778738B1 (en) 2013-02-19 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices and packaging devices and methods
US9263511B2 (en) 2013-02-11 2016-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package with metal-insulator-metal capacitor and method of manufacturing the same
US9048222B2 (en) 2013-03-06 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating interconnect structure for package-on-package devices
US8877554B2 (en) 2013-03-15 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices, methods of packaging semiconductor devices, and PoP devices
US9368460B2 (en) 2013-03-15 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out interconnect structure and method for forming same

Also Published As

Publication number Publication date
CN106469697A (zh) 2017-03-01
US20180211895A1 (en) 2018-07-26
US20170098588A1 (en) 2017-04-06
US20170053812A1 (en) 2017-02-23
US9929069B2 (en) 2018-03-27
US10217687B2 (en) 2019-02-26
KR101758999B1 (ko) 2017-07-17
US9564345B1 (en) 2017-02-07
TW201709448A (zh) 2017-03-01
TWI579996B (zh) 2017-04-21

Similar Documents

Publication Publication Date Title
US11961742B2 (en) Semiconductor device and manufacturing method thereof
TWI582937B (zh) 封裝結構
CN106558537B (zh) 集成多输出结构以及形成方法
TWI597788B (zh) 半導體裝置及其製造方法
US9013037B2 (en) Semiconductor package with improved pillar bump process and structure
US20200370184A1 (en) Fabrication method of substrate having electrical interconnection structures
US20160379945A1 (en) Semiconductor Device and Method of Manufacture Thereof
US9508594B2 (en) Fabricating pillar solder bump
TWI611486B (zh) 半導體結構及其製法
US8431478B2 (en) Solder cap bump in semiconductor package and method of manufacturing the same
KR20190062268A (ko) 범프 구조물을 갖는 반도체 디바이스 및 반도체 디바이스의 제조 방법
KR102210802B1 (ko) 반도체 장치 및 그 제조 방법
KR20220092785A (ko) 반도체 패키지 형성 방법 및 반도체 패키지
US10217687B2 (en) Semiconductor device and manufacturing method thereof
KR100843705B1 (ko) 금속 범프를 갖는 반도체 칩 패키지 및 그 제조방법
US9640496B2 (en) Semiconductor device
US9230903B2 (en) Multi-die, high current wafer level package
JP6319013B2 (ja) 電子装置及び電子装置の製造方法
TWI695450B (zh) 半導體裝置及其製作方法
US20220059466A1 (en) Semiconductor package and method of manufacturing the semiconductor package
CN114171481A (zh) 半导体封装结构

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant