CN111863826A - 图形化掩膜的制作方法及三维nand存储器的制作方法 - Google Patents

Abstract

本发明提供了一种图形化掩膜的制作方法及三维NAND存储器的制作方法。该制作方法包括以下步骤：S1，在基体上顺序形成层叠的第一掩膜层和第二掩膜层；S2，对第二掩膜层进行刻蚀，以形成贯穿至第一掩膜层的第一凹槽，第一凹槽具有沿远离第一掩膜层的方向上顺序连通的第二槽段和第一槽段，第二槽段贯穿至第一掩膜层，且第二槽段的任意横截面大于第一槽段的任意横截面；S3，以具有第一凹槽的第二掩膜层为掩膜对第一掩膜层进行刻蚀，以形成具有贯穿至基体的第二凹槽；S4，去除第二掩膜层，以得到图形化掩膜。上述制作方法减少了杂质在形成图形化掩膜的过程中的堆积，有效地避免了图形化掩膜中内壁的弯曲，保证了高深宽比的栅极隔槽的刻蚀。

Description

图形化掩膜的制作方法及三维NAND存储器的制作方法

技术领域

本发明涉及半导体技术领域，具体而言，涉及一种图形化掩膜的制作方法及三维NAND存储器的制作方法。

背景技术

现有技术中，闪存(Flash Memory)存储器的主要功能是在不加电的情况下能长期保持存储的信息，具有集成度高、存取速度快、易于擦除和重写等优点，因而在电子产品中得到了广泛的应用。为了进一步提高闪存存储器的位密度(Bit Density)，同时减少位成本(Bit Cost)，进一步提出了3D NAND存储器。

在目前3D NAND存储器中，通常采用垂直堆叠多层数据存储单元的方式，实现堆叠式的3D NAND存储器结构。为了得到上述堆叠式的3D NAND存储器结构，需要在硅衬底上形成堆叠结构，并形成位于沟道通孔中的存储结构，然后形成栅极隔槽(GLS)以分开存储器阵列中的存储区域，并在栅极隔槽中形成导电通道。

现有技术中通常先在堆叠结构上形成具有较大的深宽比的图形化掩膜，然后通过该图形化掩膜对堆叠结构进行刻蚀以形成高深宽比的栅极隔槽。为了得到上述图形化掩膜，现有技术中通常先在第一层硬掩膜上再覆盖一材料层，先将该材料层图形化，然后以该图形化的材料层为掩膜对下方的硬掩膜进行干法刻蚀，以得到图形化掩膜。然而，在干法刻蚀过程中由于高能粒子的轰击作用，很容易在将硬掩膜图形化的过程中在其顶部形成杂质堆积，该杂质主要是由于上方材料层在轰击过程中溅射而导致的，在顶部堆积的杂质会造成最终形成的图形化掩膜中的内壁向内弯曲成弓形(Bow)，从而不利于后续高深宽比的栅极隔槽的刻蚀。

发明内容

本发明的主要目的在于提供一种图形化掩膜的制作方法及三维NAND存储器的制作方法，以解决现有技术中图形化掩膜的制造工艺不利于高深宽比的栅极隔槽的刻蚀的问题。

为了实现上述目的，根据本发明的一个方面，提供了一种图形化掩膜的制作方法，包括以下步骤：S1，在基体上顺序形成层叠的第一掩膜层和第二掩膜层；S2，对第二掩膜层进行刻蚀，以形成贯穿至第一掩膜层的第一凹槽，第一凹槽具有沿远离第一掩膜层的方向上顺序连通的第二槽段和第一槽段，第二槽段贯穿至第一掩膜层，且第二槽段的任意横截面大于第一槽段的任意横截面；S3，以具有第一凹槽的第二掩膜层为掩膜对第一掩膜层进行刻蚀，以形成具有贯穿至基体的第二凹槽；S4，去除第二掩膜层，以得到图形化掩膜。

进一步地，第一凹槽具有第一侧壁，第一侧壁与第二槽段对应的部分具有倒角。

进一步地，步骤S2包括以下过程：对第二掩膜层进行一次干法刻蚀，以形成第一槽段，一次干法刻蚀的具有第一刻蚀速率；沿第一槽段继续对第二掩膜层进行二次干法刻蚀，以形成第二槽段，二次干法刻蚀具有第二刻蚀速率，且第二刻蚀速率大于第一刻蚀速率。

进一步地，第一刻蚀速率和第二刻蚀速率均恒定。

进一步地，第一刻蚀速率恒定，且第二刻蚀速率渐变。

进一步地，第一掩膜层的材料选自无定形碳、参杂碳、多晶硅和氧化铝中的任一种或多种。

进一步地，第二掩膜层的材料选自氮氧化硅、氧化硅和氮化硅中的任一种或多种。

进一步地，在步骤S2之前，制作方法还包括形成第三掩膜层的步骤，第三掩膜层位于在第二掩膜层远离第一掩膜层的一侧表面，在步骤S2中，顺序对第三掩膜层和第二掩膜层进行刻蚀，以形成贯穿至第一掩膜层的第一凹槽。

根据本发明的另一方面，提供了一种三维NAND存储器的制作方法，包括以下步骤：提供表面具有堆叠结构的衬底，堆叠结构包括沿远离衬底的方向交替层叠的牺牲层和隔离层，在堆叠结构中形成贯穿至衬底的存储结构；以具有堆叠结构的衬底为基体，采用权利要求1至8中任一项的制作方法在堆叠结构上形成图形化掩膜，以图形化掩膜为掩膜对堆叠结构进行刻蚀，以形成贯穿至衬底的栅极隔槽；去除牺牲层，并在对应牺牲层的位置形成控制栅结构，以使控制栅结构与存储结构接触，并在栅极隔槽中形成导电通道。

进一步地，在堆叠结构中形成存储结构的步骤包括：在堆叠结构中形成贯穿至衬底的沟道通孔；在沟道通孔的侧壁上形成半导体层，并在沟道通孔中填充栅电介质层，半导体层和栅电介质层构成存储结构。

应用本发明的技术方案，提供了一种图形化掩膜的制作方法，该制作方法中先在基体上顺序形成层叠的第一掩膜层和第二掩膜层，然后对第二掩膜层进行刻蚀，以形成贯穿至第一掩膜层的第一凹槽，第一凹槽具有沿远离第一掩膜层的方向上顺序连通的第一槽段和第二槽段，第一槽段贯穿至第一掩膜层，且第一槽段的任意横截面大于第二槽段的任意横截面，从而使第一槽段具有突出于第二槽段的区域，进而在刻蚀第一掩膜层的过程中第二掩膜层溅射而导致的杂质能够进入上述区域中，减少了杂质在形成图形化掩膜的过程中的堆积，进而有效地避免了图形化掩膜中内壁的弯曲，保证了高深宽比的栅极隔槽的刻蚀。

附图说明

构成本发明的一部分的说明书附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1示出了在本申请实施方式所提供图形化掩膜的制作方法中，在基体上顺序形成层叠的第一掩膜层和第二掩膜层后的基体剖面结构示意图；

图2示出了一种对图1所示的第二掩膜层进行刻蚀以形成贯穿至第一掩膜层的第一凹槽后的基体剖面结构示意图，其中，第一凹槽具有沿远离第一掩膜层的方向上顺序连通的第二槽段和第一槽段，第二槽段的任意横截面大于第一槽段的任意横截面；

图3示出了另一种对图1所示的第二掩膜层进行刻蚀以形成贯穿至第一掩膜层的第一凹槽后的基体剖面结构示意图，其中，第一凹槽具有沿远离第一掩膜层的方向上顺序连通的第二槽段和第一槽段，第二槽段的任意横截面大于第一槽段的任意横截面；

图4示出了以图2所示的具有第一凹槽的第二掩膜层为掩膜对第一掩膜层进行刻蚀的过程中的基体剖面结构示意图；

图5示出了对图4所示的第一掩膜层进行刻蚀以形成具有贯穿至基体的第二凹槽后的基体剖面结构示意图；

图6示出了去除图5所示的第二掩膜层以得到图形化掩膜后的基体剖面结构示意图。

其中，上述附图包括以下附图标记：

10、基体；20、第一掩膜层；30、第二掩膜层；40、第三掩膜层；50、图形化光刻胶；60、第一凹槽；610、第一槽段；620、第二槽段；70、第二凹槽；100、图形化掩膜。

具体实施方式

需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本发明。

为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。

需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

正如背景技术中所介绍的，现有技术中图形化掩膜的制造工艺不利于高深宽比的栅极隔槽的刻蚀。本发明的发明人针对上述问题进行研究，提出了一种图形化掩膜的制作方法，包括以下步骤：S1，在基体上顺序形成层叠的第一掩膜层和第二掩膜层；S2，对第二掩膜层进行刻蚀，以形成贯穿至第一掩膜层的第一凹槽，第一凹槽具有沿远离第一掩膜层的方向上顺序连通的第二槽段和第一槽段，第二槽段贯穿至第一掩膜层，且第二槽段的任意横截面大于第一槽段的任意横截面；S3，以具有第一凹槽的第二掩膜层为掩膜对第一掩膜层进行刻蚀，以形成具有贯穿至基体的第二凹槽70；S4，去除第二掩膜层，以得到图形化掩膜。

采用本发明的上述制作方法，能够使第一槽段具有突出于第二槽段的区域，进而在刻蚀第一掩膜层的过程中第二掩膜层溅射而导致的杂质能够进入上述区域中，减少了杂质在形成图形化掩膜的过程中的堆积，进而有效地避免了图形化掩膜中内壁的弯曲，保证了高深宽比的栅极隔槽的刻蚀。

下面将结合附图1至图6更详细地描述根据本发明提供的图形化掩膜的制作方法的示例性实施方式。然而，这些示例性实施方式可以由多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施方式。应当理解的是，提供这些实施方式是为了使得本申请的公开彻底且完整，并且将这些示例性实施方式的构思充分传达给本领域普通技术人员。

首先，执行步骤S1：在基体10上顺序形成层叠的第一掩膜层20和第二掩膜层30，如图1所示。

本发明上述凹槽结构的制作方法可以用于不同半导体器件的制作工艺中，如上述半导体器件可以为三维NAND存储器，此时，上述步骤S1中的基体10可以为具有堆叠结构的衬底。

上述衬底的材料可以为单晶硅(Si)、单晶锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。本实施例中，半导体衬底为P型Si衬底。

上述堆叠结构可以由牺牲层和隔离层堆叠而成，通过本发明上述图形化掩膜的制作方法能够形成位于堆叠结构上的图形化掩膜，从而以该图形化掩膜为掩膜对堆叠结构进行刻蚀，能够形成贯穿至衬底的栅极隔槽。

上述第一掩膜层20和上述第二掩膜层30可以采用现有技术的常规的沉积工艺制备形成，如化学气相沉积工艺。本领域技术人员可以根据现有技术对上述第一掩膜层20和上述第二掩膜层30的材料进行合理选取，如形成上述第一掩膜层20的材料可以选无定形碳、参杂碳、多晶硅和氧化铝中的任一种或多种，形成上述第二掩膜层30的材料可以选自氮氧化硅、氧化硅和氮化硅中的任一种或多种。

在形成上述第一掩膜层20和上述第二掩膜层30的步骤之后，执行步骤S2：对第二掩膜层30进行刻蚀，以形成贯穿至第一掩膜层20的第一凹槽60，第一凹槽60具有沿远离第一掩膜层20的方向上顺序连通的第二槽段620和第一槽段610，第二槽段620贯穿至第一掩膜层20，且第二槽段620的任意横截面大于第一槽段610的任意横截面，如图2和图3所示。

第二槽段620的任意横截面大于第一槽段610的任意横截面，能够使第一槽段610具有突出于第二槽段620的区域，从而在刻蚀第一掩膜层20的过程中第二掩膜层30溅射而导致的杂质能够进入上述区域中，减少了杂质在形成图形化掩膜的过程中的堆积，在一种优选的实施方式中，上述第一凹槽60具有第一侧壁，第一侧壁与第二槽段620对应的部分具有倒角，如图2和图3所示。

为了使上述第二槽段620的任意横截面大于第一槽段610的任意横截面，优选地，上述步骤S2包括以下过程：对第二掩膜层30进行一次干法刻蚀，以形成上述第一槽段610，一次干法刻蚀的具有第一刻蚀速率；沿第一槽段继续对第二掩膜层30进行二次干法刻蚀，以形成第二槽段620，二次干法刻蚀具有第二刻蚀速率，且第二刻蚀速率大于第一刻蚀速率。

为了保证使第一槽段610突出于第二槽段620的区域能够容纳足够的杂质，在一种优选的实施方式中，第一刻蚀速率和第二刻蚀速率均恒定。

在另一种优选的实施方式中，第一刻蚀速率恒定，且第二刻蚀速率渐变。上述第二刻蚀速率可以逐渐减小，也可以逐渐增大；更为优选地，上述第二刻蚀速率递增。由于第二刻蚀速率大于第一刻蚀速率，从而当上述第二刻蚀速率逐渐减小时，能够使第二槽段620具有如图2所示的结构，当上述第二刻蚀速率逐渐增大时，能够使第二槽段620具有如图3所示的结构。

为了形成贯穿至第一掩膜层20的第一凹槽60，在上述步骤S2中，优选地，先在第二掩膜层30远离第一掩膜层20的一侧先覆盖一层光刻胶，并通过光刻工艺将掩膜版中的图形转移到光刻胶中，然后以图形化光刻胶50为掩膜顺序对第二掩膜层30和第一掩膜层20进行刻蚀，以得到上述第一凹槽60，如图2和图3所示。

由于光刻胶很薄，为了保证在第二掩膜层30中能够刻蚀形成贯穿至第一掩膜层20的第一凹槽60，优选地，在上述步骤S2之前，本发明的上述制作方法还包括形成第三掩膜层40的步骤，上述第三掩膜层40位于在第二掩膜层30远离第一掩膜层20的一侧表面，在步骤S2中，顺序对上述第三掩膜层40和上述第二掩膜层30进行刻蚀，以形成贯穿至第一掩膜层20的第一凹槽60，如图2和图3所示。

在形成上述贯穿至第一掩膜层20的第一凹槽60的步骤之后，执行步骤S3和步骤S4：以具有第一凹槽60的第二掩膜层30为掩膜对第一掩膜层20进行刻蚀，以形成具有贯穿至基体的第二凹槽70，如图4和图5所示；去除第二掩膜层30，以得到图形化掩膜100，如图6所示。

在上述步骤S3中，可以采用干法刻蚀对上述第一掩膜层20进行刻蚀，本领域技术人员可以根据现有技术对上述干法刻蚀的种类及其工艺条件进行合理设定，在此不再赘述。

在上述步骤S4中，可以采用湿法刻蚀去除上述第二掩膜层，以得到图形化掩膜100，本领域技术人员可以根据第二掩膜层的具体材料对上述湿法刻蚀的刻蚀液进行合理选取。

根据本发明的另一方面，还提供了一种三维NAND存储器的制作方法，如图1至图6所示，包括以下步骤：提供表面具有堆叠结构的衬底，堆叠结构包括沿远离衬底的方向交替层叠的牺牲层和隔离层，在堆叠结构中形成贯穿至衬底的存储结构；以具有堆叠结构的衬底为基体10，采用本发明上述图形化掩膜的制作方法在堆叠结构上形成图形化掩膜100，以图形化掩膜100为掩膜对堆叠结构进行刻蚀，以形成贯穿至衬底的栅极隔槽；去除牺牲层，并在对应牺牲层的位置形成控制栅结构，以使控制栅结构与存储结构接触，并在栅极隔槽中形成导电通道。

上述三维NAND存储器的制作方法中，由于用于形成栅极隔槽的图形化掩膜是采用本发明上述图形化掩膜的制作方法形成的，从而能够保证高深宽比的栅极隔槽的刻蚀。

在一种优选的实施方式中，在堆叠结构中形成上述存储结构的步骤包括：在堆叠结构中形成贯穿至衬底的沟道通孔；在沟道通孔的侧壁上形成半导体层，并在沟道通孔中填充栅电介质层，半导体层和栅电介质层构成存储结构。

从以上的描述中，可以看出，本发明上述的实施例实现了如下技术效果：

形成贯穿至第一掩膜层的第一凹槽，第一凹槽具有沿远离第一掩膜层的方向上顺序连通的第一槽段和第二槽段，第一槽段的任意横截面大于第二槽段的任意横截面，从而使第一槽段具有突出于第二槽段的区域，进而在刻蚀第一掩膜层的过程中第二掩膜层溅射而导致的杂质能够进入上述区域中，减少了杂质在形成图形化掩膜的过程中的堆积，进而有效地避免了图形化掩膜中内壁的弯曲，保证了高深宽比的栅极隔槽的刻蚀。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种图形化掩膜的制作方法，其特征在于，包括以下步骤：

S1，在基体上顺序形成层叠的第一掩膜层和第二掩膜层；

S2，对所述第二掩膜层进行刻蚀，以形成贯穿至所述第一掩膜层的第一凹槽，所述第一凹槽具有沿远离所述第一掩膜层的方向上顺序连通的第二槽段和第一槽段，所述第二槽段贯穿至所述第一掩膜层，且所述第二槽段的任意横截面大于所述第一槽段的任意横截面；

S3，以具有所述第一凹槽的所述第二掩膜层为掩膜对所述第一掩膜层进行刻蚀，以形成具有贯穿至所述基体的第二凹槽；

S4，去除所述第二掩膜层，以得到所述图形化掩膜。

2.根据权利要求1所述的制作方法，其特征在于，所述第一凹槽具有第一侧壁，所述第一侧壁与所述第二槽段对应的部分具有倒角。

3.根据权利要求1所述的制作方法，其特征在于，所述步骤S2包括以下过程：

对所述第二掩膜层进行一次干法刻蚀，以形成所述第一槽段，所述一次干法刻蚀的具有第一刻蚀速率；

沿所述第一槽段继续对所述第二掩膜层进行二次干法刻蚀，以形成所述第二槽段，所述二次干法刻蚀具有第二刻蚀速率，且所述第二刻蚀速率大于所述第一刻蚀速率。

4.根据权利要求3所述的制作方法，其特征在于，所述第一刻蚀速率和所述第二刻蚀速率均恒定。

5.根据权利要求3所述的制作方法，其特征在于，所述第一刻蚀速率恒定，且所述第二刻蚀速率渐变。

6.根据权利要求1至5中任一项所述的制作方法，其特征在于，所述第一掩膜层的材料选自无定形碳、参杂碳、多晶硅和氧化铝中的任一种或多种。

7.根据权利要求1至5中任一项所述的制作方法，其特征在于，所述第二掩膜层的材料选自氮氧化硅、氧化硅和氮化硅中的任一种或多种。

8.根据权利要求1至5中任一项所述的制作方法，其特征在于，在所述步骤S2之前，所述制作方法还包括形成第三掩膜层的步骤，所述第三掩膜层位于在所述第二掩膜层远离所述第一掩膜层的一侧表面，在所述步骤S2中，顺序对所述第三掩膜层和所述第二掩膜层进行刻蚀，以形成贯穿至所述第一掩膜层的所述第一凹槽。

9.一种三维NAND存储器的制作方法，其特征在于，包括以下步骤：

提供表面具有堆叠结构的衬底，所述堆叠结构包括沿远离所述衬底的方向交替层叠的牺牲层和隔离层，在所述堆叠结构中形成贯穿至所述衬底的存储结构；

以具有所述堆叠结构的所述衬底为基体，采用权利要求1至8中任一项所述的制作方法在所述堆叠结构上形成图形化掩膜，以所述图形化掩膜为掩膜对所述堆叠结构进行刻蚀，以形成贯穿至所述衬底的栅极隔槽；

去除所述牺牲层，并在对应所述牺牲层的位置形成控制栅结构，以使所述控制栅结构与所述存储结构接触，并在所述栅极隔槽中形成导电通道。

10.根据权利要求9所述的制作方法，其特征在于，在所述堆叠结构中形成所述存储结构的步骤包括：

在所述堆叠结构中形成贯穿至所述衬底的沟道通孔；

在所述沟道通孔的侧壁上形成半导体层，并在所述沟道通孔中填充栅电介质层，所述半导体层和所述栅电介质层构成所述存储结构。

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