KR19990081483A - 반도체장치의 소자 격리 방법 - Google Patents

Abstract

본 발명은 반도체장치의 소자 격리 방법에 관한 것으로서, 반도체기판의 제 1 필드영역과 상기 제 1 필드영역 보다 크기가 큰 제 2 필드영역을 한정하고 상기 제 1 및 제 2 필드영역에 트렌치를 형성하되 상기 제 2 필드영역의 소정 부분의 하부 바닥면에 트렌치의 깊이를 감소시키는 더미패턴을 갖도록 형성하는 공정과, 상기 제 1 및 제 2 트렌치의 내부에 절연물질을 채워 필드절연막을 형성하는 공정을 구비한다. 따라서, 본 발명에 따른 반도체장치의 소자 격리 방법은 크기가 큰 필드절연막을 평탄화하기 위해 폭이 큰 트랜치의 하부 바닥면에 더미패턴을 형성하여 단차를 개선할 수 있는 이점이 있다.

Description

반도체장치의 소자 격리 방법

본 발명은 반도체장치의 소자 격리 방법에 관한 것으로서, 특히, STI 구조를 갖는 크기가 큰 필드절연막의 형성시에 발생하는 단차를 개선할 수 있는 반도체장치의 소자 격리 방법에 관한 것이다.

반도체장치의 집적화가 거듭되면서 반도체장치의 상당한 면적을 점유하는 소자 격리 영역을 줄이기 위한 기술 개발이 활발히 진행되고 있다.

일반적으로 반도체장치의 소자 격리는 LOCOS(LOCal Oxidation of Silicon) 방법을 통하여 이루어졌다. LOCOS 방법은 활성영역을 한정하는 산화 마스크인 질화막과 반도체기판의 열적 특성이 다르기 때문에 발생하는 스트레스를 해소하기 위하여, 질화막과 반도체기판 사이에 박막의 버퍼산화막(buffer Oxide)을 형성하고 노출된 반도체기판을 산화시켜 소자 격리 영역으로 이용되는 필드산화막(Field Oxide)을 형성한다. 상기에서 필드산화막은 회로의 수직 방향으로 성장할 뿐만 아니라 산화제(Oxidant : O₂)가 패드산화막을 따라 수평 방향으로도 확산되므로 질화막의 패턴 엣지(edge) 밑으로 성장되어 그 결과 질화막의 패턴이 약간 위로 들리게 되며, 불규칙한 표면이 형성된다.

이와 같이 필드산화막이 활성영역을 잠식하는 현상을 그 형상이 새의 부리 모양과 유사하여 버즈 비크(Bird's Beak)라고 한다. 이러한 버즈 비크의 길이는 필드산화막 두께의 1/2이나 되므로 활성영역의 크기가 감소되는 것을 줄이기 위하여는 버즈 비크의 생성억제 및 격리 핏취 감소와 함께, 양호한 격리를 이룰수 있도록 하여야한다.

버즈 비크의 길이를 감소시키기 위한 방법으로 필드산화막의 두께를 감소시키는 방식이 도입되었으나 16M DRAM급 이상에서 필드산화막의 두께를 감소시키면 배선과 반도체기판 사이의 정전용량이 증가되어 신호전달 속도가 저하되는 문제가 발생된다. 또한, 소자의 게이트로 사용되는 배선에 의해 소자 사이의 격리영역에 형성되는 기생 트랜지스터의 문턱 전압(Vt)이 저하되어 소자 사이의 격리특성이 저하되는 문제점이 있다.

따라서, 버즈 비크의 길이를 감소시키면서 소자격리를 하는 방법이 개발되었다. 버즈 비크의 길이를 감소시키면서 소자격리를 하는 방법으로는 스트레스 완충용 패드산화막의 두께를 낮추고 반도체기판과 질화막 사이에 다결정 실리콘층을 개입시킨 PBLOCS(Poly Si Buffered LOCOS), 패드산화막의 측벽을 질화막으로 보호하는 SILO(Sealed Interface LOCOS) 그리고, 반도체기판 내에 필드산화막을 형성시키는 Recessed Oxide LOCOS 기술 등이 있다.

그러나, 상기 기술들은 격리 영역 표면의 평탄도와 정밀한 디자인 룰(Desige Rule) 등의 이유로 256M DRAM급 이상의 집적도를 갖는 차세대 소자의 소자 격리 기술로 적합하지 않게 되었다.

따라서, 기존의 여러 소자 격리 기술들의 문제점을 극복할 수 있는 BOX(Buried OXide)형 STI(Shallow Trench Isolation) 기술이 개발되었다. 이러한 상기 BOX형 소자 격리 기술은 반도체기판 상에 트렌치를 형성하고 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 산화실리콘, 또는, 불순물이 도핑되지 않은 다결정실리콘을 매립한 구조를 갖는다. 그러므로, 버즈 비크가 발생되지 않아 활성영역의 손실이 전혀 없으며, 또한, 산화막을 매립하고 화학기계연마(Chemical Mechanical Polishing : 이하, CMP라 칭함), 또는, 에치백(Etch-back)하여 평탄한 표면을 얻을 수 있다.

도 1a 내지 도 1d는 종래 기술에 따른 반도체장치의 소자 격리 방법을 도시하는 공정도이다.

종래에는 도 1a에 나타낸 바와 같이 반도체기판(11) 상에 버퍼산화막(12)을 형성하고 상기 버퍼산화막(12) 상에 CVD 방법으로 질화막(13)을 순차적으로 형성한다. 그리고, 상기 질화막(13) 및 버퍼산화막(12)을 포토리쏘그래피 방법으로 패터닝하여 상기 반도체기판(11)의 소정 부분을 노출시켜 상기 반도체기판(11)의 제 1 필드영역(Filed A : FA11)과 상기 제 1 필드영역(FA11)보다 크기가 큰 제 2 필드영역(FA12)을 정의하는 하드마스크층(14)을 형성한다.

도 1b와 같이 상기 하드마스크층(14)을 마스크로 사용하여 상기 제 1 및 제 2 필드영역(FA11)(FA12)을 소정 깊이로 패터닝하여 서로 크기가 다른 트렌치(15)를 형성한다.

그런 다음, 도 1c에 나타낸 바와 같이 상기 트렌치(15)가 형성된 반도체기판(11) 상에 상기 하드마스크층(14)을 덮고 상기 트렌치(15)를 채우도록 산화물질, 또는, 불순물이 도핑되지 않은 다결정실리콘을 CVD 방법으로 증착하여 절연층(16)을 형성한다.

그리고, 도 1d와 같이 상기 하드마스크층(14)을 마스크로 사용하여 상기 절연층(16)을 CMP 방법으로 에치백하여 상기 하드마스크층(14)의 상부 표면을 노출시키고 상기 트렌치(15)의 내부에만 잔류하는 제 1 필드절연막(17) 및 크기가 상기 제 1 필드절연막(17)보다 큰 제 2 필드절연막(18)을 형성한다.

상술한 바와 같이 종래에는 버퍼산화막 및 질화막을 하드마스크로 사용하여 크기가 다른 트렌치를 형성하고 상기 트렌치를 채우는 크기가 서로 다른 제 1 및 제 2 필드절연막을 형성하였다.

그러나, 상기의 방법으로는 크기가 작은 제 1 필드절연막을 형성하는데는 문제가 없으나 크기가 큰 트렌치를 형성하여 상기 트렌치에 갭필을 위해 절연물질을 증착하고 상기 절연물질을 CMP 방법으로 에치백하여 제 2 필드절연막을 형성하면 상기 제 2 필드절연막에서 단차가 발생하여 평탄한 필드절연막을 형성할 수 없는 문제가 있다.

따라서, 본 발명의 목적은 STI 구조를 갖는 반도체소자의 필드영역에 더미패턴을 형성하여 크기가 큰 필드절연막의 단차를 개선할 수 있는 반도체장치의 소자 격리 방법을 제공함에 있다.

상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 소자 격리 방법은 반도체기판의 제 1 필드영역과 상기 제 1 필드영역 보다 크기가 큰 제 2 필드영역을 한정하고 상기 제 1 및 제 2 필드영역에 트렌치를 형성하되 상기 제 2 필드영역의 소정 부분의 하부 바닥면에 트렌치의 깊이를 감소시키는 더미패턴을 갖도록 형성하는 공정과, 상기 제 1 및 제 2 트렌치의 내부에 절연물질을 채워 필드절연막을 형성하는 공정을 구비한다.

도 1a 내지 도 1d는 종래 기술에 따른 반도체장치의 소자 격리 방법을 도시하는 공정도.

도 2a 내지 도 2e는 본 발명의 제 1 실시 예에 따른 반도체장치의 소자 격리 방법을 도시하는 공정도.

도 3a 내지 도 3e는 본 발명의 제 2 실시 예에 따른 반도체장치의 소자 격리 방법을 도시하는 공정도.

<도면의 주요 부분에 대한 부호의 간단한 설명>

21, 31 : 반도체기판 23, 33 : 질화막

29, 39 : 필드절연막 26, 36 : 더미패턴

이하, 첨부된 도면을 참조하여 본 발명을 설명한다.

도 2a 내지 도 2e는 본 발명의 제 1 실시 예에 따른 반도체장치의 소자 격리 방법을 도시하는 공정도이다.

본 발명의 제 1 실시 예에서는 도 2a에 나타낸 바와 같이 반도체기판(21) 상에 버퍼산화막(22) 및 질화막(23)을 순차적으로 형성하고 상기 질화막(23) 및 버퍼산화막(22)을 포토리쏘그래피 방법으로 패터닝하여 상기 반도체기판(21)의 제 1 필드영역(FA21)과 상기 제 1 필드영역(FA21) 보다 크기가 큰 제 2 필드영역(FA22)을 정의하는 하드마스크층(24)을 형성한다. 그리고, 상기 반도체기판(21) 상에 상기 하드마스크층(24)을 덮도록 포토레지스트(Photoresist)를 도포하고, 노광 및 현상하여 상기 반도체기판(21)의 크기가 큰 제 2 필드영역(FA22) 상의 소정 부분에 상기 하드마스크층(24)과 소정의 간격을 갖는 더미패턴 마스크층(25)을 형성한다.

그런 다음, 도 2b와 같이 상기 하드마스크층(24) 및 더미패턴 마스크층(25)을 마스크로 사용하여 상기 노출된 반도체기판(21)을 소정 깊이로 식각하여 제 1 트렌치(26)를 형성하고 상기 포토레지스트로 형성한 더미패턴 마스크층(25)을 제거하여 상기 제 2 필드영역(FA2)의 반도체기판(21)은 더미패턴 마스크층(25)으로 인해 철(凸)부가 형성된다.

그리고, 도 2c에 나타낸 바와 같이 상기 하드마스크층(24)을 마스크로 사용하여 노출된 반도체기판(21)을 소정 깊이로 추가 식각하여 제 2 트렌치(27)를 형성한다. 상기에서 추가식각시에 상기 제 2 필드영역(FA22)의 철부는 에치백되고 상기 제 2 필드영역(FA22)의 제 2 트렌치(27)는 하부 바닥면에 더미패턴(27-1)이 형성된다.

그런 후에, 도 2d와 같이 상기 제 1 및 제 2 트렌치(26)(27)가 형성된 반도체기판(21) 상에 상기 하드마스크층(24)을 덮고 상기 제 1 및 제 2 트렌치(26)(27)를 채우도록 산화물질, 또는, 불순물이 도핑되지 않은 다결정실리콘을 CVD 방법으로 증착하여 절연층(28)을 형성한다.

그리고, 도 2e와 같이 상기 절연층(28)을 상기 하드마스크층(24)을 마스크로 사용하여 CMP 방법으로 에치백하여 상기 하드마스크층(24)의 상부를 노출시키고 상기 제 1 및 제 2 트렌치(26)(27)의 내부에만 잔류하고 상기 제 2 필드영역(FA22)의 상기 더미패턴(27-1)에 의해 소자 격리 영역에 단차가 개선된 제 1 및 제 2 필드절연막(29)(30)을 형성한다.

도 3a 내지 도 3e는 본 발명의 제 2 실시 예에 따른 반도체장치의 소자 격리 방법을 도시하는 공정도이다.

본 발명의 제 2 실시 예에서는 도 3a에 나타낸 바와 같이 반도체기판(31) 상에 버퍼산화막(32)을 형성하고 상기 버퍼산화막(32) 상에 CVD 방법으로 질화막(33)을 두껍게 형성한다. 그리고, 상기 질화막(33) 상에 포토레지스트(35)를 도포하고 노광 및 현상하여 상기 질화막(33)의 소정 부분을 노출시키는 포토레지스트(35) 패턴을 형성한다. 상기 포토레지스트(35)로 노출되지 않은 부분은 제 2 필드영역(FA32)의 소정 부분으로서 폭이 넓은 트렌치가 형성될 부분이다. 상기의 포토레지스트(35) 패턴을 마스크로 사용하여 상기 질화막(33)을 소정 깊이로 패터닝하여 상기 질화막(33)에 철(凸)부의 질화막 더미패턴(33-1)을 형성한다.

그리고, 도 3b와 같이 상기 잔류하는 포토레지스트(35) 패턴을 제거하고 상기 질화 더미패턴(33-1)이 형성된 질화막(33)을 포토리쏘그래피 방법으로 패터닝하여 상기 반도체기판(31)의 소자 격리 영역인 제 1 및 제 2 필드영역(FA31)(FA32)을 정의하는 하드마스크층(34)을 형성한다. 상기에서 질화막(33) 중 질화 더미패턴(33-1)으로 인해 상기 크기가 큰 제 2 필드영역(FA32)의 소정 부분에는 상기 버퍼산화막(32) 및 질화막(33)이 소정 량 남은 더미패턴 마스크층(36)이 형성된다.

그런 다음, 도 3c에 나타낸 바와 같이 상기 하드마스크층(33)을 마스크로 사용하여 상기 반도체기판(31)을 소정 깊이로 식각하여 제 1 및 제 2 필드영역(FA31)(FA32)을 한정하는 트렌치(37)를 형성한다. 상기에서 제 2 필드영역(FA32)의 크기가 큰 트렌치(37)의 하부 바닥면에는 상기 반도체기판(31)과 식각선택비가 다른 더미패턴 마스크층(36)이 느린 속도로 식각되어 제거된 후, 상기 더미패턴 마스크층(36)의 제거로 노출된 제 2 필드영역(FA2) 반도체기판(31)의 소정 부분이 식각되어 상기 더미패턴 마스크층(36)과 대응하는 부분에 더미패턴(36-1)이 형성된다.

그런 후에, 도 2d와 같이 상기 반도체기판 상에 상기 제 1 및 제 2 필드영역(FA31)(FA32)을 정의하는 트렌치(37)를 채우도록 산화물질, 또는, 불순물이 도핑되지 않은 다결정실리콘을 CVD 방법으로 증착하여 절연층(38)을 형성한다. 상기에서 제 2 필드영역(FA32)에 형성된 크기가 큰 트렌치(37)의 하부 바닥면에 형성된 더미패턴(36-1)으로 인해 일반적으로 폭이 큰 트렌치를 채우는 절연막의 큰 단차를 보이지 않게된다.

그리고, 도 2e와 같이 상기 절연층(38)을 상기 하드마스크층(34)을 마스크로 사용하여 CMP 방법으로 에치백하여 상기 하드마스크층(34)의 상부를 노출시키고 상기 트렌치(37)의 내부를 채워서 소자를 격리하는 제 1 및 제 2 필드절연막(39)(40)을 형성한다. 상기에서 크기가 큰 제 2 필드절연막(40)은 상기 트렌치(37)의 하부 바닥면에 형성된 더미패턴(36-1)에의해 큰 단차를 보이지 않게 된다.

상술한 바와 같이 본 발명에서는 크기가 큰 제 2 필드절연막을 형성하기 위한 트렌치를 형성할 때 상기 트렌치의 하부 바닥면에 철부의 더미패턴을 형성하여 절연층의 형성시에 증착 높이를 제어하고 CMP하여 잔류하는 절연물의 양을 제어하여 소자를 격리하는 제 2 필드영역을 형성하였다.

따라서, 본 발명에 따른 반도체장치의 소자 격리 방법은 크기가 큰 필드절연막을 평탄화하기 위해 폭이 큰 트랜치의 하부 바닥면에 더미패턴을 형성하여 단차를 개선할 수 있는 이점이 있다.

Claims (5)

1. 반도체기판의 제 1 필드영역과 상기 제 1 필드영역 보다 크기가 큰 제 2 필드영역을 한정하고 상기 제 1 및 제 2 필드영역에 트렌치를 형성하되 상기 제 2 필드영역의 소정 부분의 하부 바닥면에 트렌치의 깊이를 감소시키는 더미패턴을 갖도록 형성하는 공정과,

   상기 제 1 및 제 2 트렌치의 내부에 절연물질을 채워 필드절연막을 형성하는 공정을 구비하는 반도체장치의 소자 격리 방법.
2. 청구항 1에 있어서 상기 트렌치를 형성하는 공정은,

   상기 반도체기판 상에 하드마스크층을 순차적으로 형성하고 상기 하드마스크층을 패터닝하여 상기 반도체기판의 제 1 및 제 2 필드영역을 정의하는 단계와,

   상기 노출된 반도체기판 상의 소정 부분에 상기 하드마스크층과 소정 간격을 갖고 상기 하드마스크층과 식각선택비가 다른 더미패턴 마스크층을 형성하는 단계와,

   상기 하드마스크층과 더미패턴 마스크층을 마스크로 사용하여 상기 노출된 반도체기판을 소정 깊이로 식각하여 제 1 트렌치를 형성하고 상기 더미패턴 마스크층을 제거하는 단계와,

   상기 하드마스크층을 마스크로 사용하여 상기 제 1 트렌치 및 상기 반도체기판의 제 2 마스크층의 제거에 의해 노출된 상기 제 2 필드영역의 소정 부분을 소정 깊이로 식각하여 제 2 트렌치를 형성하는 단계로 이루어진 반도체장치의 소자 격리 방법.
3. 청구항 2에 있어서 상기 더미패턴 마스크층을 포토레지스트로 형성하는 반도체장치의 소자 격리 방법.
4. 청구항 1에 있어서 상기 트렌치를 형성하는 공정은,

   반도체기판 상에 하드마스크층을 두껍게 형성하고 상기 하드마스크층의 소정 부분을 소정 깊이로 식각하여 철부를 형성하는 단계와,

   상기 철부가 형성된 하드마스크층을 패터닝하여 제 1 및 제 2 필드영역을 정의하는 하드마스크층과 상기 철부와 대응하는 제 2 필드영역의 소정 부분에 상기 하드마스크층과 소정의 간격을 갖는 더미패턴 마스크층을 형성하는 단계와,

   상기 하드마스크층을 마스크로 사용하여 상기 반도체기판을 식각하여 상기 더미패턴 마스크층과 대응하는 부분에 더미패턴이 형성된 트렌치를 형성하는 단계로 이루어진 반도체장치의 소자 격리 방법.
5. 청구항 4에 있어서 상기 더미패턴을 상기 더미패턴 마스크층과 반도체기판의 식각선택비 차이에 의해 형성하는 반도체장치의 소자 격리 방법.