CN117476542A - 半导体结构及其制备方法 - Google Patents
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Abstract
本发明提供了一种半导体结构及其制备方法，其中半导体结构的制备方法包括：提供半导体衬底，其包括埋入式氧化层、鳍结构、深沟槽电容器、隔离层以及HARP层，半导体衬底划分为鳍结构区域和深沟槽区域；去除部分厚度的HARP层，且剩余的HARP层还位于所述埋入式氧化层上方；去除鳍结构区域中的隔离层和HARP层；形成第一氧化层于半导体衬底上；形成叠层结构和侧墙。本发明去除部分厚度后的HARP层还位于埋入式氧化层上方，并在后续步骤中仅去除鳍结构区域中的HARP层，使得深沟槽区域中的HARP层不会出现凹陷的问题，可以降低EPI短路风险。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种半导体结构及其制备方法。
背景技术
深沟槽电容器(DTC)为垂直半导体器件，用于为各种集成电路提供电容。硅基集成电路，如含有场效应晶体管(FET)或金属氧化物半导体FET(MOSFET)的硅基集成电路，一直致力于提供更高的速度、更高的集成密度以及更优化的功能。
图1A～图2B示出了深沟槽电容器设计为与晶体管(如鳍型FET)结合的半导体结构，图1A示出了该半导体结构中的鳍结构和深沟槽电容器的俯视图。图1B示出了在形成叠层结构之前的产品沿着CC’线(沿着鳍结构的方向)的剖面示意图，图1C示出了在形成叠层结构之前的产品沿着DD’线(垂直于鳍结构的方向)的剖面示意图，图2A示出了形成叠层结构之后的产品沿着CC’线的剖面示意图，图2B示出了形成叠层结构之后的产品沿着DD’线的剖面示意图，其中CC’线和DD’线的位置均为图1A中示出的CC’线和DD’线的位置。该半导体结构一般包括：半导体衬底，所述半导体衬底包括埋入式氧化层(BOX)011、位于部分所述埋入式氧化层011上的鳍结构016、贯穿所述埋入式氧化层011的深沟槽电容器(DTC)012、覆盖在所述深沟槽电容器012上的氧化硅层013和氮化硅层014以及位于所述氮化硅层014上的HARP(HighAspect Ratio Process，高宽高比工艺)层015；第一氧化层017，位于所述半导体衬底上；叠层结构，位于所述第一氧化层017上；侧墙021，位于所述叠层结构的侧壁上。所述叠层结构可以包括依次堆叠的多晶硅层018、氮化硅硬掩模019和氧化硅硬掩模020。氮化硅硬掩模019和堆叠在其上的氧化硅硬掩模020用于在刻蚀叠层结构时进行保护。现有的半导体结构的制备方法一般存在以下问题：第一，在深沟槽(Deep Trench,DT)区域形成HARP层015的过程中，鳍结构016上容易出现残留物，而为了避免鳍结构016上出现残留物会采用缓冲氢氟酸(BHF)过刻蚀，BHF过刻蚀会造成HARP层015出现凹陷，进而会造成外延层(Epitaxial layer,EPI)短路风险高的问题；第二，为了避免鳍结构016上出现残留物，BHF工艺需要过刻蚀，但BHF过刻蚀容易影响后续的工艺(例如HARP层015出现凹陷)，因此造成BHF工艺控制难的问题，且深沟槽(Deep Trench,DT)区域上的结构的图案化的效率低；第三，循环工艺的步骤复杂且长；第四，重复的薄膜堆叠和蚀刻需要复杂的在线监控，造成成本较高。
目前存在一些方法可以减少工艺循环的步骤，但是并不能解决短路等其他问题。例如，公开号为US8673729B1的美国专利申请可以减少循环工艺的步骤，但是出现EPI短路风险高，而且在隔离层进行反应离子刻蚀(Reaction Ion Etch,RIE)过程中容易损坏鳍结构。公开号为US8946802B2的美国专利申请可以减少循环工艺的步骤，但是出现EPI短路风险高。
发明内容
本发明的目的在于提供一种半导体结构及其制备方法，以降低EPI短路风险。
为了实现上述目的以及其他相关目的，本发明提供了一种半导体结构的制备方法，包括以下步骤：
提供半导体衬底，所述半导体衬底包括埋入式氧化层、位于部分所述埋入式氧化层上的鳍结构、贯穿所述埋入式氧化层的深沟槽电容器、位于所述鳍结构上并延伸覆盖所述深沟槽电容器和埋入式氧化层的隔离层以及位于所述隔离层上的HARP层，所述半导体衬底划分为鳍结构区域和与所述鳍结构区域相邻的深沟槽区域，所述鳍结构区域为具有所述鳍结构的区域，所述深沟槽区域为具有所述深沟槽电容器的区域；
去除部分厚度的所述HARP层，且剩余的所述HARP层还位于所述埋入式氧化层上方；
去除所述鳍结构区域中的所述隔离层和HARP层；
形成第一氧化层于所述半导体衬底上；
形成叠层结构于所述第一氧化层上，并形成侧墙于所述叠层结构的侧壁上。
可选的，在所述的半导体结构的制备方法中，所述去除部分厚度的所述HARP层的步骤包括：
利用化学机械研磨工艺对所述HARP层进行研磨，并使得所述化学机械研磨停于所述隔离层上；
利用湿法工艺对所述HARP层进行湿法刻蚀，直至剩余的所述HARP层为设定厚度时停止所述湿法工艺。
可选的，在所述的半导体结构的制备方法中，位于所述埋入式氧化层上方的剩余的所述HARP层的厚度为5nm～10nm。
可选的，在所述的半导体结构的制备方法中，所述隔离层包括依次堆叠的氧化物衬垫层和氮化物衬垫层，所述去除所述鳍结构区域中的所述隔离层和HARP层的步骤包括：
形成第二氧化层于去除部分厚度的所述HARP层后的半导体衬底上；
形成掩膜层于所述深沟槽区域上的第二氧化层上；
以所述掩膜层为掩膜依次对所述第二氧化层和HARP层进行刻蚀，以露出所述氮化物衬垫层；
以剩余的所述第二氧化层为掩膜对所述氮化物衬垫层进行刻蚀，以露出所述氧化物衬垫层；
采用湿法工艺同时去除露出的所述氧化物衬垫层和剩余的所述第二氧化层。
可选的，在所述的半导体结构的制备方法中，所述掩膜层包括依次堆叠的图案化的有机平面化层和图案化的抗反射层。
可选的，在所述的半导体结构的制备方法中，所述掩膜层的形成方法包括：
形成依次覆盖在所述第二氧化层上的有机平面化层、抗反射层和光刻胶层；
对所述光刻胶层进行光刻，以形成图案化的光刻胶层，且所述图案化的光刻胶层覆盖在所述深沟槽区域的抗反射层上；
以所述图案化的光刻胶层为掩膜依次对所述有机平面化层和抗反射层进行刻蚀，形成图案化的有机平面化层和图案化的抗反射层。
可选的，在所述的半导体结构的制备方法中，在所述以剩余的所述第二氧化层为掩膜对所述氮化物衬垫层进行刻蚀的步骤之前，所述去除所述鳍结构区域中的所述隔离层和HARP层的步骤还包括：去除所述图案化的有机平面化层和图案化的抗反射层。
可选的，在所述的半导体结构的制备方法中，至少一条所述叠层结构与所述鳍结构相交，至少一条所述叠层结构位于所述深沟槽电容器上方的第一氧化层上。
可选的，在所述的半导体结构的制备方法中，在所述形成侧墙于所述叠层结构的侧壁上的步骤之后，所述半导体结构的制备方法还包括：在所述叠层结构两侧的所述鳍结构表面分别形成源漏外延结构。
为了实现上述目的以及其他相关目的，本发明还提供了一种半导体结构，包括：
半导体衬底，所述半导体衬底包括埋入式氧化层、位于部分所述埋入式氧化层上的鳍结构、贯穿所述埋入式氧化层的深沟槽电容器、覆盖在所述深沟槽电容器并延伸覆盖在深沟槽区域中的所述埋入式氧化层上的隔离层以及位于所述隔离层上的HARP层，且所述HARP层位于所述埋入式氧化层上方和部分所述深沟槽电容器上方，所述半导体衬底划分为鳍结构区域和与所述鳍结构区域相邻的深沟槽区域，所述鳍结构区域为具有所述鳍结构的区域，所述深沟槽区域为具有所述深沟槽电容器的区域；
第一氧化层，位于所述半导体衬底上；
叠层结构，位于所述第一氧化层上；
侧墙，位于所述叠层结构的侧壁上。
与现有技术相比，本发明的技术方案具有以下有益效果：
在本发明提供的半导体结构的制备方法中，在形成叠层结构的步骤后，所述深沟槽区域的HARP层还位于埋入式氧化层上方，不会出现凹陷的问题，因此可以降低短路风险。
其次，本发明通过先采用化学机械研磨再采用BHF工艺去除部分厚度的所述HARP层，最后利用掩膜层将鳍结构区域的HARP层去除干净，可以在保证鳍结构上无残留物的同时，深沟槽区域的HARP层不会出现凹陷问题，而且两次BHF工艺均容易控制。
再者，相对于现有技术，本发明的半导体结构的制备方法中仅采用了一次光刻工艺，而且省去了氮化物的去除和沉积步骤，使得循环工艺的步骤更简单和更短，且可以降低成本。
附图说明
图1A是一种鳍结构和深沟槽电容器的俯视图；
图1B是一种形成叠层结构之前的产品沿着CC'线的剖面示意图；
图1C是一种形成叠层结构之前的产品沿着DD'线的剖面示意图；
图2A是一种形成叠层结构之后的产品沿着CC'线的剖面示意图；
图2B是一种形成叠层结构之后的产品沿着DD'线的剖面示意图；
图3是本发明一实施例的鳍结构和深沟槽电容器的俯视图；
图4A是本发明一实施例的半导体结构的制备方法中的步骤S1之后的产品沿着AA'线的剖面示意图；
图4B是本发明一实施例的半导体结构的制备方法中的步骤S1之后的产品沿着BB'线的剖面示意图；
图5A是本发明一实施例的半导体结构的制备方法中的步骤S2之后的产品沿着AA'线的剖面示意图；
图5B是本发明一实施例的半导体结构的制备方法中的步骤S2之后的产品沿着BB'线的剖面示意图；
图6A是本发明一实施例的半导体结构的制备方法中的步骤S31之后的产品沿着AA'线的剖面示意图；
图6B是本发明一实施例的半导体结构的制备方法中的步骤S31之后的产品沿着BB'线的剖面示意图；
图7A是本发明一实施例的半导体结构的制备方法中的步骤S322之后的产品沿着AA'线的剖面示意图；
图7B是本发明一实施例的半导体结构的制备方法中的步骤S322之后的产品沿着BB'线的剖面示意图；
图8A是本发明一实施例的半导体结构的制备方法中的步骤S323之后的产品沿着AA'线的剖面示意图；
图8B是本发明一实施例的半导体结构的制备方法中的步骤S323之后的产品沿着BB'线的剖面示意图；
图9A是本发明一实施例的半导体结构的制备方法中的步骤S33之后的产品沿着AA'线的剖面示意图；
图9B是本发明一实施例的半导体结构的制备方法中的步骤S33之后的产品沿着BB'线的剖面示意图；
图10A是本发明一实施例的半导体结构的制备方法中的步骤S33之后的产品沿着AA'线的剖面示意图；
图10B是本发明一实施例的半导体结构的制备方法中的步骤S33之后的产品沿着BB'线的剖面示意图；
图11A是本发明一实施例的半导体结构的制备方法中的步骤S34之后的产品沿着AA'线的剖面示意图；
图11B是本发明一实施例的半导体结构的制备方法中的步骤S34之后的产品沿着BB'线的剖面示意图；
图12A是本发明一实施例的半导体结构的制备方法中的步骤S35的产品沿着AA'线的剖面示意图；
图12B是本发明一实施例的半导体结构的制备方法中的步骤S5之后的产品沿着BB'线的剖面示意图；
图13A是本发明一实施例的半导体结构的制备方法中的步骤S4之后的产品沿着AA'线的剖面示意图；
图13B是本发明一实施例的半导体结构的制备方法中的步骤S4之后的产品沿着BB'线的剖面示意图；
图14A是本发明一实施例的半导体结构的制备方法中的步骤S5之后的产品沿着AA'线的剖面示意图；
图14B是本发明一实施例的半导体结构的制备方法中的步骤S5之后的产品沿着BB'线的剖面示意图。
具体实施方式
以下结合附图和具体实施例对本发明提出的半导体结构及其制备方法作进一步详细说明。根据下面说明书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明提供了一种半导体结构的制备方法，包括以下步骤：
步骤S1：提供半导体衬底，所述半导体衬底包括埋入式氧化层、位于部分所述埋入式氧化层上的鳍结构、贯穿所述埋入式氧化层的深沟槽电容器、位于所述鳍结构上并延伸覆盖所述深沟槽电容器和埋入式氧化层的隔离层以及位于所述隔离层上的HARP层，所述半导体衬底划分为鳍结构区域和与所述鳍结构区域相邻的深沟槽区域，所述鳍结构区域为具有所述鳍结构的区域，所述深沟槽区域为具有所述深沟槽电容器的区域；
步骤S2：去除部分厚度的所述HARP层，且剩余的所述HARP层还位于所述埋入式氧化层上方；
步骤S3：去除所述鳍结构区域中的所述隔离层和HARP层；
步骤S4：形成第一氧化层于所述半导体衬底上；
步骤S5：形成叠层结构于所述第一氧化层上，并形成侧墙于所述叠层结构的侧壁上。
图3示出了本发明一实施例的鳍结构和深沟槽电容器的俯视图。本实施例的所有结构的示意图均是沿着AA’线(沿着鳍结构的方向)和BB’线(垂直鳍结构的方向)的剖面示意图，且AA’线和BB’线的位置与图3中的AA’线和BB’线的位置相同。
参阅图4A和图4B，执行步骤S1，提供半导体衬底。在本实施例中，所述半导体衬底可以包括埋入式氧化层(BOX)11、鳍结构16、深沟槽电容器12、隔离层和HARP层15。
所述半导体衬底还可以包括掺杂衬底层(图中未示出)，所述埋入式氧化层11位于所述掺杂衬底层上。所述半导体衬底优选为绝缘体上硅(SOI)衬底，所述掺杂衬底层优选为N型重掺杂硅衬底，但不限于此。所述半导体衬底划分为鳍结构区域X和与所述鳍结构区域X相邻的深沟槽区域Y，所述鳍结构区域X为具有所述鳍结构16的区域，所述深沟槽区域Y为具有所述深沟槽电容器12的区域。
所述埋入式氧化层11的材料优选为氧化硅，但不限于此。所述鳍结构16位于部分所述埋入式氧化层11上，所述鳍结构16的材料优选为硅，但不限于此。所述深沟槽电容器12贯穿所述埋入式氧化层11，且所述深沟槽电容器12包括沟槽部121和位于所述沟槽部121上的鳍部122，所述沟槽部121的顶部低于所述埋入式氧化层11的顶部，所述鳍部122的顶部高于所述埋入式氧化层11的顶部，且所述鳍部122与所述鳍结构16等高。所述沟槽部121的材料可以包括掺杂多晶硅层，但不限于此，例如还可以包括节点介电层和阻挡层，所述节点介电层和阻挡层依次堆叠在所述掺杂多晶硅层的底部和侧壁上。所述鳍部122的材料可以包括掺杂多晶硅层。在本实施例中，所述深沟槽电容器12贯穿半导体衬底中的埋入式氧化层11并深入掺杂衬底层。
所述隔离层位于所述鳍结构16上并延伸覆盖所述深沟槽电容器12和埋入式氧化层11。在本实施例中，所述隔离层可以包括依次堆叠的氧化物衬垫层13和氮化物衬垫层14，即所述氧化物衬垫层13和氮化物衬垫层14依次堆叠在所述鳍结构16、深沟槽电容器12和埋入式氧化层11上。所述氧化物衬垫层13的材料优选为氧化硅，但不限于此。所述氮化物衬垫层14的材料优选为氮化硅，但不限于此。
所述HARP层15位于所述氮化物衬垫层14上，且所述HARP层15的材料优选为氧化硅，但不限于此。所述HARP层15的形成工艺可以为HARP工艺，也可以为eHARP工艺(enhancedHighAspect Ratio Process，增强的高宽高比工艺)。所述HARP层15位于所述鳍结构16上方的厚度可以根据工艺要求调整。例如100nm～200nm。
参阅图5A和图5B，执行步骤S2，去除部分厚度的所述HARP层15，剩余的所述HARP层15还位于所述埋入式氧化层11上方。在本实施例中，所述去除部分厚度的所述HARP层15的步骤可以包括：
执行步骤S21，利用化学机械研磨工艺对所述HARP层15进行研磨，并使得所述化学机械研磨停于所述隔离层上。
执行步骤S22，利用湿法工艺对所述HARP层15进行湿法刻蚀，直至剩余的所述HARP层为设定厚度时停止所述湿法工艺。即采用湿法工艺对化学机械研磨后的所述HARP层15进行刻蚀，以去除所述HARP层15的部分厚度。所述湿法工艺在进一步去除所述HARP层15的部分厚度的同时，还可以去除鳍结构16上方残留的HARP层15。湿法刻蚀后的所述HARP层15还位于所述埋入式氧化层11上方，且剩余的所述HARP层15的厚度是可调的，可以根据工艺需求设定。在本实施例中，所述设定厚度为位于所述埋入式氧化层11上方的剩余的所述HARP层15的厚度。进一步的，位于所述埋入式氧化层11上方的剩余的所述HARP层15的厚度优选为5nm～10nm。在本实施例中，位于所述埋入式氧化层11上方的剩余的所述HARP层15的厚度大于10nm会影响电阻。本实施例剩余的所述HARP层15不仅位于所述埋入式氧化层11上方，还位于所述沟槽部121上方，且整个剩余的HARP层15的顶部齐平。本实施例的湿法刻蚀后的所述HARP层15填满所述沟槽部121与埋入式氧化层11之间的沟槽，且所述HARP层15上不存在凹槽，可以避免在后续的外延工艺后与临近鳍结构(FIN)生长的EPI桥接，进而可以降低EPI短路风险。
参阅图6A至图12B，执行步骤S3，去除所述鳍结构区域X中的所述隔离层和HARP层15，以形成图案化的隔离层和图案化的HARP层，具体包括如下步骤：
参阅图6A和图6B，执行步骤S31，形成第二氧化层21于去除部分厚度的所述HARP层15后的半导体衬底上。所述第二氧化层21覆盖在所述氮化物衬垫层14上，并延伸覆盖在所述HARP层15上。所述第二氧化层21的材料优选为氧化硅，但不限于此。所述第二氧化层21的厚度优选为形成所述第二氧化层21的工艺优选为PEALD(等离子体增强原子层沉积)工艺，但不限于此。
参阅图7A至图9B，执行步骤S32，形成掩膜层于所述深沟槽区域Y上的第二氧化层21上。在本实施例中，所述掩膜层包括依次堆叠的图案化的有机平面化层(OPL)221和图案化的抗反射层231。所述掩膜层的制备方法可以包括：
参阅图7A和图7B，执行步骤S321，形成依次覆盖在所述第二氧化层21上的有机平面化层22、抗反射层23和光刻胶层。在本实施例中，所述有机平面化层22可以是具有低黏性的聚合物层的自平面化有机平面化材料。所述抗反射层23可以是含Si的抗反射层(SiARC)。
继续参阅图7A和图7B，执行步骤S322，对所述光刻胶层进行光刻，以形成图案化的光刻胶层24，且所述图案化的光刻胶层24覆盖在所述深沟槽区域Y的抗反射层23上。通过光刻工艺形成图案化的光刻胶层24。所述图案化的光刻胶层24打开了所述鳍结构区域X上方的窗口。
参阅图8A和图8B，执行步骤S323，以所述图案化的光刻胶层24为掩膜依次对所述有机平面化层22和抗反射层23进行刻蚀，形成图案化的有机平面化层221和图案化的抗反射层231，露出所述鳍结构区域X上的第二氧化层21。在本实施例中，所述有机平面化层22和抗反射层23的刻蚀工艺优选为干法刻蚀，但不限于此。
参阅图9A和图9B，执行步骤S33，以所述掩膜层为掩膜依次对所述第二氧化层21和HARP层15进行刻蚀，以露出所述氮化物衬垫层14，以形成图案化的第二氧化层和图案化的HARP层。所述鳍结构区域X上的第二氧化层21和HARP层15被去除，所述深沟槽区域Y上的第二氧化层21和HARP层15被保留下来。此外，本实施例的图案化的HARP层覆盖在所述埋入式氧化层11上方的厚度和宽度可调，为后续侧墙的刻蚀提供足够的空间。
参阅图10A和图10B，在执行步骤S33之后，且在执行步骤S34之前，所述半导体结构的制备方法还包括：去除所述图案化的有机平面化层221和图案化的抗反射层231，露出所述第二氧化层21。本实施例可以采用本领域常规的方法来去除所述图案化的有机平面化层221和图案化的抗反射层231。
参阅图11A和图11B，执行步骤S34，以剩余的所述第二氧化层21为掩膜对所述氮化物衬垫层14进行刻蚀，以露出所述氧化物衬垫层13。在本实施例中，所述氮化物衬垫层14的刻蚀工艺优选为湿法刻蚀，进一步的所述湿法刻蚀优选采用磷酸溶液，但不限于此。
参阅图12A和图12B，执行步骤S35，采用湿法工艺同时去除露出的所述氧化物衬垫层13和剩余的所述第二氧化层21，以露出鳍结构16、埋入式氧化层11、氮化物衬垫层14和HARP层15。
参阅图13A和图13B，执行步骤S4，形成第一氧化层25于所述半导体衬底上。在本实施例中，所述第一氧化层可以作为栅氧层。所述第一氧化层25可以通过原子层沉积或者化学气相沉积形成，例如低压化学气相沉积(LPCVD)、快速热化学气相沉积(RTCVD)、等离子体增强化学气相沉积(PECVD)和高密度等离子体化学气相沉积。所述第一氧化层25的材料优选为氧化硅，但不限于此。本实施例的第一氧化层25/HARP层15、氮化物衬垫层14和氧化物衬垫层13构成ONO(氧化物-氮化物-氧化物)的结构层，本实施例采用ONO的结构层作为所述深沟槽电容器12的绝缘层，具有非常好的隔离作用，可以防止深沟槽电容器12与叠层结构发生短路问题，并可以防止深沟槽电容器12中的多晶硅的泄漏。而且与图1B和图1C的现有的结构相比，本实施例形成第一氧化层25步骤后的HARP层15高于所述埋入式氧化层11，所述HARP层15上并不存在凹陷，且所述HARP层15的高度是可调的，因此，本实施例在进行外延工艺之前并不会暴露过多的鳍部，可以降低后续出现EPI短路的风险。而且现有技术形成ONO的结构层经过了第一次光刻工艺、氮化物衬垫层的去除和再沉积工艺、第二次光刻工艺以及氧化物的沉积工艺。而本实施例仅通过第二次光刻工艺以及氧化物的沉积工艺就可以形成ONO的结构层，省去了第一次光刻工艺、氮化物衬垫层的去除和再沉积，具体可以减少约八个步骤，因此，本实施例可以简化工艺步骤，且可以节约成本。
参阅图14A和图14B，执行步骤S5，形成叠层结构于所述第一氧化层25上，至少一条所述叠层结构与所述鳍结构16相交，至少一条所述叠层结构位于所述深沟槽电容器12上的第一氧化层25上。在本实施例中，所述深沟槽电容器12上的第一氧化层25/HARP层15、氮化物衬垫层14和氧化物衬垫层13构成叠层结构的绝缘层，且所述叠层结构的绝缘层使所述叠层结构与所述深沟槽电容器12绝缘，防止深沟槽电容器12与叠层结构短路。所述叠层结构可以包括依次堆叠的多晶硅层26、氮化硅硬掩模27和氧化硅硬掩模28。所述多晶硅层26可以通过沉积多晶硅并刻蚀所述多晶硅而形成所述多晶硅层26，在刻蚀所述多晶硅时，可利用硬掩模(例如氮化硅硬掩模27和堆叠在其上的氧化硅硬掩模28)进行保护。
继续参阅图14A和图14B，在形成叠层结构于所述第一氧化层25上的步骤之后，形成侧墙29于所述叠层结构的侧壁上。示例性地，形成侧墙29包括如下过程：在形成叠层结构后沉积碳氮化硅层(SiCN)；然后，利用各向异性蚀刻工艺，刻蚀所述碳氮化硅层、所述第一氧化层25及部分所述HARP层15，露出所述HARP层15的表面，剩余的所述碳氮化硅层覆盖在所述叠层结构两侧，形成侧墙29。所述侧墙29的刻蚀优选为RIE工艺，但不限于此。在形成侧墙29的过程中，所述叠层结构的绝缘层可以保护深沟槽电容器12。而且与图2A和2B的现有技术相比，本实施例形成侧墙后的产品的HARP层15不存在凹陷，可以避免与临近鳍结构生长的EPI桥接，同时HARP层15还会覆盖在所述埋入式氧化层11上的隔离层上，且覆盖的厚度和宽度可调，所述HARP层15的边缘足以满足侧墙的刻蚀，可以避免由于氧化层的湿法清洗和侧墙的刻蚀造成的深沟槽电容器12保护不足的问题。而现有技术的HARP层是低于埋入式氧化层的，其边缘有限，在侧墙的刻蚀的过程中容易造成深沟槽电容器和埋入式氧化层的损伤，使得鳍部露出太多。
选择性地在形成所述侧墙29的步骤之后，所述半导体结构的制备方法还可以包括：对所述叠层结构两侧的所述鳍结构16进行源漏离子注入，以形成所述鳍结构16表面的晶体管的源区和漏区。
在形成所述源区和漏区的步骤之后，所述半导体结构的制备方法还可以包括：进行外延工艺，在所述叠层结构两侧的所述鳍结构16表面分别形成源漏外延结构。
综上可见，本发明通过先采用化学机械研磨再采用BHF工艺去除部分厚度的所述HARP层，最后利用掩膜层将鳍结构区域的HARP层去除干净，可以在保证鳍结构上无残留物的同时，深沟槽区域的HARP层不会出现凹陷问题，图案化的效率高，而且可以降低短路风险，BHF工艺也容易控制。
其次，本发明的HARP层不存在凹陷问题，且位于所述埋入式氧化层上的厚度和宽度可调，其边缘足以满足侧墙的刻蚀，可以避免由于湿法清洗和刻蚀造成的深沟槽电容器保护不足，鳍部露出太多的问题，进而可以降低EPI短路风险。
而且，相对于现有技术，本发明的半导体结构的制备方法中仅采用了一次光刻工艺，而且省去了氮化物的去除和沉积步骤，使得循环工艺的步骤更简单和更短，且可以降低成本。
此外，本发明还提供了一种采用上述半导体结构的制备方法制备的半导体结构，具体包括：
半导体衬底，所述半导体衬底包括埋入式氧化层11、位于部分所述埋入式氧化层11上的鳍结构16、贯穿所述埋入式氧化层11的深沟槽电容器12、覆盖在所述深沟槽电容器12并延伸覆盖在所述埋入式氧化层11上的隔离层以及位于所述隔离层上的HARP层15，且所述HARP层15位于所述埋入式氧化层11上方和部分所述深沟槽电容器12(即沟槽部121)的上方，所述半导体衬底划分为鳍结构区域X和与所述鳍结构区域X相邻的深沟槽区域Y，所述鳍结构区域X为具有所述鳍结构16的区域，所述深沟槽区域Y为具有所述深沟槽电容器12的区域；第一氧化层25，位于所述半导体衬底上；叠层结构，位于所述第一氧化层25上；侧墙29，位于所述叠层结构的侧壁。本实施例提供的半导体结构的HARP层15比所述埋入式氧化层11的顶部高，不存在凹陷问题，可以降低短路风险，而且所述HARP层15的边缘足以满足侧墙的刻蚀，可以防止损伤深沟槽电容器12和埋入式氧化层11。
可以理解的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
而且还应该理解的是，本发明并不限于此处描述的特定的方法、化合物、材料、制造技术、用法和应用，它们可以变化。还应该理解的是，此处描述的术语仅仅用来描述特定实施例，而不是用来限制本发明的范围。必须注意的是，此处的以及所附权利要求中使用的单数形式“一个”、“一种”以及“该”包括复数基准，除非上下文明确表示相反意思。因此，例如，对“一个步骤”引述意味着对一个或多个步骤的引述，并且可能包括次级步骤。应该以最广义的含义来理解使用的所有连词。因此，词语“或”应该被理解为具有逻辑“或”的定义，而不是逻辑“异或”的定义，除非上下文明确表示相反意思。此处描述的结构将被理解为还引述该结构的功能等效物。可被解释为近似的语言应该被那样理解，除非上下文明确表示相反意思。
Claims (10)
1.一种半导体结构的制备方法，其特征在于，包括以下步骤：
提供半导体衬底，所述半导体衬底包括埋入式氧化层、位于部分所述埋入式氧化层上的鳍结构、贯穿所述埋入式氧化层的深沟槽电容器、位于所述鳍结构上并延伸覆盖所述深沟槽电容器和埋入式氧化层的隔离层以及位于所述隔离层上的HARP层，所述半导体衬底划分为鳍结构区域和与所述鳍结构区域相邻的深沟槽区域，所述鳍结构区域为具有所述鳍结构的区域，所述深沟槽区域为具有所述深沟槽电容器的区域；
去除部分厚度的所述HARP层，且剩余的所述HARP层还位于所述埋入式氧化层上方；
去除所述鳍结构区域中的所述隔离层和HARP层；
形成第一氧化层于所述半导体衬底上；
形成叠层结构于所述第一氧化层上，并形成侧墙于所述叠层结构的侧壁上。
2.如权利要求1所述的半导体结构的制备方法，其特征在于，所述去除部分厚度的所述HARP层的步骤包括：
利用化学机械研磨工艺对所述HARP层进行研磨，并使得所述化学机械研磨停于所述隔离层上；
利用湿法工艺对所述HARP层进行湿法刻蚀，直至剩余的所述HARP层为设定厚度时停止所述湿法工艺。
3.如权利要求2所述的半导体结构的制备方法，其特征在于，位于所述埋入式氧化层上方的剩余的所述HARP层的厚度为5nm～10nm。
4.如权利要求1所述的半导体结构的制备方法，其特征在于，所述隔离层包括依次堆叠的氧化物衬垫层和氮化物衬垫层，所述去除所述鳍结构区域中的所述隔离层和HARP层的步骤包括：
形成第二氧化层于去除部分厚度的所述HARP层后的半导体衬底上；
形成掩膜层于所述深沟槽区域上的第二氧化层上；
以所述掩膜层为掩膜依次对所述第二氧化层和HARP层进行刻蚀，以露出所述氮化物衬垫层；
以剩余的所述第二氧化层为掩膜对所述氮化物衬垫层进行刻蚀，以露出所述氧化物衬垫层；
采用湿法工艺同时去除露出的所述氧化物衬垫层和剩余的所述第二氧化层。
5.如权利要求4所述的半导体结构的制备方法，其特征在于，所述掩膜层包括依次堆叠的图案化的有机平面化层和图案化的抗反射层。
6.如权利要求5所述的半导体结构的制备方法，其特征在于，所述掩膜层的形成方法包括：
形成依次覆盖在所述第二氧化层上的有机平面化层、抗反射层和光刻胶层；
对所述光刻胶层进行光刻，以形成图案化的光刻胶层，且所述图案化的光刻胶层覆盖在所述深沟槽区域的抗反射层上；
以所述图案化的光刻胶层为掩膜依次对所述有机平面化层和抗反射层进行刻蚀，形成图案化的有机平面化层和图案化的抗反射层。
7.如权利要求6所述的半导体结构的制备方法，其特征在于，在所述以剩余的所述第二氧化层为掩膜对所述氮化物衬垫层进行刻蚀的步骤之前，所述去除所述鳍结构区域中的所述隔离层和HARP层的步骤还包括：去除所述图案化的有机平面化层和图案化的抗反射层。
8.如权利要求1所述的半导体结构的制备方法，其特征在于，至少一条所述叠层结构与所述鳍结构相交，至少一条所述叠层结构位于所述深沟槽电容器上方的第一氧化层上。
9.如权利要求8所述的半导体结构的制备方法，其特征在于，在所述形成侧墙于所述叠层结构的侧壁上的步骤之后，所述半导体结构的制备方法还包括：在所述叠层结构两侧的所述鳍结构表面分别形成源漏外延结构。
10.一种半导体结构，其特征在于，包括：
半导体衬底，所述半导体衬底包括埋入式氧化层、位于部分所述埋入式氧化层上的鳍结构、贯穿所述埋入式氧化层的深沟槽电容器、覆盖在所述深沟槽电容器上并延伸覆盖在深沟槽区域中的所述埋入式氧化层上的隔离层以及位于所述隔离层上的HARP层，且所述HARP层位于所述埋入式氧化层上方和部分所述深沟槽电容器上方，所述半导体衬底划分为所述深沟槽区域和与所述深沟槽区域相邻的鳍结构区域，所述鳍结构区域为具有所述鳍结构的区域，所述深沟槽区域为具有所述深沟槽电容器的区域；
第一氧化层，位于所述半导体衬底上；
叠层结构，位于所述第一氧化层上；
侧墙，位于所述叠层结构的侧壁上。
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