CN107482011B - 三维半导体组件 - Google Patents

三维半导体组件 Download PDF

Info

Publication number
CN107482011B
CN107482011B CN201610883597.8A CN201610883597A CN107482011B CN 107482011 B CN107482011 B CN 107482011B CN 201610883597 A CN201610883597 A CN 201610883597A CN 107482011 B CN107482011 B CN 107482011B
Authority
CN
China
Prior art keywords
bit lines
dimensional semiconductor
semiconductor device
memory layers
lines
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201610883597.8A
Other languages
English (en)
Other versions
CN107482011A (zh
Inventor
陈士弘
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Macronix International Co Ltd
Original Assignee
Macronix International Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Macronix International Co Ltd filed Critical Macronix International Co Ltd
Publication of CN107482011A publication Critical patent/CN107482011A/zh
Application granted granted Critical
Publication of CN107482011B publication Critical patent/CN107482011B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

一种三维半导体组件，包括多层存储层，垂直堆叠于一基板上方且存储层相互平行；一上方选择层位于存储层上方，和一下方选择层位于基板上方；多条串列垂直于存储层和基板，且串列电性连接至对应的上方选择层和下方选择层；以及多条位线相互平行地位于基板上方，且位线位于存储层的下方。

Description

三维半导体组件
技术领域
本发明是有关于一种三维半导体组件，且特别是有关于一种位线和/或串列选择线(SSL)设置于存储器阵列下方的三维半导体组件。
背景技术
非易失性存储器组件在设计上有一个很大的特性是，当存储器组件失去或移除电源后仍能保存数据状态的完整性。目前业界已有许多不同形态的非易失性存储器组件被提出。不过相关业者仍不断研发新的设计或是结合现有技术，进行含存储单元的存储器平面的堆叠以达到具有更高储存容量的存储器结构。例如已有一些多层薄膜晶体管堆叠的与非门(NAND)型闪存结构被提出。相关业者已经提出各种不同结构的三维存储器组件，例如具有单栅极(Single-Gate)的存储单元、双栅极(double gate)的存储单元，和环绕式栅极(surrounding gate)的存储单元等三维存储器组件。
相关设计者无不期望可以建构出一三维存储器结构，不仅具有许多层堆叠平面(存储层)而达到更高的储存容量，更具有优异的电子特性(例如具有良好的数据保存可靠性和操作速度)，使存储器结构可以被稳定和快速的如进行抹除和编程等操作。一般而言，三维NAND型闪存的页(Page)尺寸与位线数目成比例。但是，三维存储器阵列于一区块(block)中所对应的位线密度越高，相邻位线之间的信号干扰也越严重。
发明内容
本发明是有关于一种三维半导体组件，其位线和/或串列选择线(SSL)设置于存储器阵列下方，根据实施例的三维半导体组件的设计，相邻位线之间的信号干扰可大幅减少。
根据实施例，提出了一种三维半导体组件，包括多层存储层，垂直堆叠于一基板上方且该些存储层相互平行；一上方选择层位于该些存储层上方，和一下方选择层位于基板上方；多条串列垂直于存储层和基板，且串列电性连接至对应的上方选择层和下方选择层；以及多条位线(bit lines)相互平行地位于基板上方，且位线位于存储层的下方。
根据实施例，再提出一种三维半导体组件，包括多层存储层，垂直堆叠于一基板上方且该些存储层相互平行；一上方选择层位于该些存储层上方；一下方选择层位于基板上方和该些存储层下方；以及多条串列垂直于存储层和基板，且该些串列电性连接至对应的上方选择层和下方选择层。
为了对本发明的上述及其他方面有更好的了解，下文特举实施例，并配合所附附图，作详细说明如下：
附图说明
图1为本发明第一实施例的一三维半导体组件的简单立体图。
图2A为本发明第一实施例的一三维半导体组件的部分结构的上视图。
图2B为沿着图2A的剖面线2B-2B所绘示的三维半导体组件的剖面示意图。
图2C为沿着图2A的剖面线2C-2C所绘示的三维半导体组件的剖面示意图。
图3A为本发明第一实施例的一具有外围组件于存储单元阵列下方的三维半导体组件于一xz平面的剖面示意图。
图3B为本发明第一实施例的一具有外围组件于存储单元阵列下方的三维半导体组件于一yz平面的剖面示意图。
图4为一传统三维半导体组件于一yz平面的剖面示意图，其中位线位于存储单元阵列上方，外围组件位于存储单元阵列下方。
图5A和图5B分别为本发明第一实施例的具有多个平面的一三维半导体组件的简单立体图，其中位线/外围组件位于存储单元阵列下方。
图6为本发明第二实施例的一三维半导体组件的简单立体图。
图7A-1和图7A-2分别为本发明第二实施例的一三维半导体组件的上部存储器阵列和底部存储器阵列的上视图。
图7B为沿着第7A-1/7A-2图的剖面线7B-7B所绘示的三维半导体组件的剖面示意图。
图7C为沿着图7A-1/7A-2的剖面线7C-7C所绘示的三维半导体组件的剖面示意图。
图8A和图8B为本发明第二实施例的三维半导体组件的两种等效电路图。
【符号说明】
10：基板
11：存储层、上部存储层
112、152、312：导电层
114、314：绝缘层
12：上方选择层
13：下方选择层
131、132：串列选择线
SSLU1、SSLU2：上部串列选择线
SSLB1、SSLB2：底部串列选择线
13D：串列选择线组件
33DU：底部串列选择栅极
15：串列
15U：上部串列
15B：底部串列
151：通道层
153：栅极氧化物
17G：接地接触
21：外围组件
22、22’：底部导孔
31：底部存储层
d1：第一直径
d2：第二直径
BL1～BL8：位线
GSL：接地选择线
GSLU：上部接地选择线
GSLB：底部接地选择线
GND：接地平面
GNDU：上部接地平面
GNDB：底部接地平面
Cground：接地导孔
pBL：位线间距
I/O：输入/输出接垫
ArrayB：底部存储器阵列
ArrayU：上部存储器阵列
D1：第一方向
D2：第二方向
D3：第三方向
具体实施方式
本发明的实施例提出一种三维半导体组件，特别是一种位线和/或串列选择线(SSL)设置于存储器阵列下方的三维半导体组件。根据实施例的设计，位线的间距(BLpitch)可以放宽，因而扩大了工艺窗口，减少相邻位线之间的信号干扰以及简化了三维半导体组件的制造方法。
本发明可应用于多种不同存储单元阵列样式的三维半导体组件，例如是垂直信道式(vertical-channel，VC)的三维半导体组件。以下提出两组实施例，并参照所附附图叙述本发明的相关结构，但本发明并不仅限于此。实施例中相同或类似的组件以相同或类似的附图标记标示。需注意的是，本发明并非显示出所有可能的实施例。未于本发明提出的其他实施方面也可能可以应用。再者，附图上的尺寸比例并非按照实际产品等比例绘制。因此，说明书和图示内容仅作叙述实施例之用，而非作为限缩本发明保护范围之用。
再者，说明书与权利要求中所使用的序数例如“第一”、“第二”、“第三”等的用词，以修饰权利要求的组件，其本身并不意含及代表该请求组件有任何之前的序数，也不代表某一请求组件与另一请求组件的顺序、或是制造方法上的顺序，该些序数的使用仅用来使具有某命名的一请求组件得以和另一具有相同命名的请求组件能做出清楚区分。
<第一实施例>
图1为本发明第一实施例的一三维半导体组件的简单立体图。请参照图1和图2A～图2C。图2A为本发明第一实施例的一三维半导体组件的部分结构的上视图。图2B为沿着图2A的剖面线2B-2B所绘示的三维半导体组件的剖面示意图。图2C为沿着图2A的剖面线2C-2C所绘示的三维半导体组件的剖面示意图。再者，图2A呈现三维半导体组件的xy平面，图2B呈现三维半导体组件的xz平面，和图2C呈现三维半导体组件的yz平面。第一实施例中，以一垂直通道式(VC)三维半导体组件为例作说明。值得注意的是，附图中省略非相关组件的结构细节以利清楚阅读附图与说明本发明。
实施例中，一三维半导体组件(具有垂直信道式三维存储器阵列)包括多层存储层(memory layers)11垂直堆叠于一基板10上方，一上方选择层(upper selection layer)12位于存储层11上方，一下方选择层(lower selection layer)13位于基板10上方，多条串列(strings)15垂直于存储层11和基板10，以及多条位线(bit lines)BL1-BL8相互平行地位于基板10上方，其中实施例的该些位线BL1-BL8位于存储层11的下方。在第一实施例中，位线BL1-BL8位于下方选择层13和基板10之间。
存储层11相互平行，且存储层11包括交错叠置的第一导电层112(例如字线(WL))与绝缘层114于基板10上(如沿第三方向D3即z方向叠置)。多条串列15电性连接至上方选择层12和下方选择层13。再者，实施例中以各串列15包括一通道层151(如ONO层)包围一导电层152为例做说明，但本发明并不仅限于此。在第一实施例中，位于存储层11上方的上方选择层12为一接地选择层(ground selection layer)GSL，形成于存储层11下方和位线BL1-BL8上方的下方选择层13包括多条相互平行的串列选择线(string selection lines，SSL)(例如一个区块(block)中有n条串列选择线，n≥2)，例如附图中的串列选择线131和132。三维半导体组件更包括一接地平面(ground plane)GND位于接地选择层GSL上，且串列15通过接地接触(ground contacts)17G而分别电性连接至接地平面GND(如图2B所示)。
第一实施例中，串列选择线131和132沿第一方向D1(i.e.x-方向)延伸，位线BL1-BL8沿第二方向D2(i.e.y-方向)延伸，第一方向D1不同于(例如垂直于)第二方向D2(图1)。
再者，多个存储单元(cells)分别由串列15、串列选择线(如131和132)和位线(如BL1-BL8)定义，且这些存储单元排列为多列(rows)及多行(columns)。一实施例中，同一行的存储单元电性连接至相同位线和不同的串列选择线。例如，位于第八行的存储单元电性连接至位线BL1但分别电性连接至串列选择线131和132，如图2C所示。而串列15则电性连接至相应的串列选择线(如图2A和图2C中所示的串列选择线131和132)。
再者，串列15电性连接至相应的位线(如BL1-BL8)。例如，如图2A和图2B所示，第四列的串列15(图2A)分别电性连接至位线BL1、BL3、BL5和BL7。各串列15受对应的串列选择线组件(SSL device)13D所控制，其中串列选择线组件13D的结构例如是由串列15末端的多晶硅侧壁旁的栅极氧化物153而定义出相应的一串列选择栅极(string selectgate)。
另外，一实施例中，串列15的截面尺寸例如是大于串列选择线组件13D的截面尺寸。如图2C所示，串列15的截面尺寸具有平行于第二方向D2(i.e.y-方向)的第一直径d1，串列选择线组件13D的截面尺寸具有平行于第二方向D2(i.e.y-方向)的第二直径d2，且第一直径d1大于第二直径d2。一实施例中，第一直径d1相对第二直径d2的比值d1/d2大于1.2小于等于3，亦即3≥d1/d2＞1.2。一实施例中，第一直径d1与第二直径d2的差值(d1-d2)大于等于20nm小于等于80nm，亦即80nm≥(d1-d2)＞20nm。实施例中，第一直径dl的大小例如是大于80nm小于140nm(亦即140nm＞d1＞80nm)。
实际应用时，外围组件(periphery devices)可形成于存储单元阵列的下方以节省原先被外围组件所占据的周围空间。根据实施例的设计，位于存储单元阵列下方的位线(例如位于存储层11和串列选择线131和132之下)可使外围组件和存储单元之间的连接变得更容易且可靠度更高。请参照图3A和图3B。图3A为本发明第一实施例的一具有外围组件于存储单元阵列下方的三维半导体组件于一xz平面的剖面示意图。图3B为本发明第一实施例的一具有外围组件于存储单元阵列下方的三维半导体组件于一yz平面的剖面示意图。在一应用例中，第一实施例的一三维半导体组件更包括外围组件21(例如感测放大器(senseamplifiers)、x-译码器(x-decoders)和/或外围电路包括页缓冲(page buffers))形成于基板10上且在位线(如BL1-BL8)下方，其中位线(如BL1-BL8)经由底部导孔(bottomcontacts)22电性连接至相应的外围组件21。当然，对应一个平面的存储单元的位线数目可以超过8条，可视实际应用的需求、成本限制和/或组件性能而定。如图3A和图3B所示，下方选择层的串列选择线(例如131和132)位于外围组件21上方，位线(例如BL1-BL8)位于串列选择线(例如131和132)和外围组件21之间。图4为一传统三维半导体组件于一yz平面的剖面示意图，其中位线位于存储单元阵列上方，外围组件位于存储单元阵列下方。比较如图4所示的传统三维半导体组件和如图3A、图3B所示实施例的三维半导体组件，位线位于存储单元阵列上方的传统三维半导体组件(图4)需要额外的金属层(例如导孔22’)和/或需要更多的面积来进行位线和外围组件的间的连接。除此之外，为连接页缓冲/位线而形成大量的深度导孔(deep contacts)对于工艺来说亦是一大挑战。需注意的是，附图中省略一些结构细节以提高附图的可读性以及使实施例的三维半导体组件的结构设计更清楚；例如，接地平面GND的连接并未绘示。对图3A、图3B所示的实施例三维半导体组件而言，接地平面GND也需要深度导孔作连接，但是实施例三维半导体组件所需建构的深度导孔的数量比起传统三维半导体组件(图4)所需建构的深度导孔的数量要少得很多。
再者，在一实际应用例中，实施例的一三维半导体组件(例如一三维NAND存储器芯片)可被分割成N个平面(ex：N≥4)，且各平面可具有数个区块(blocks)，其中三维半导体组件可能在一区块中有数条串列选择线(SSLs in a block)。图5A和图5B分别为本发明第一实施例的具有多个平面的一三维半导体组件的简单立体图，其中位线/外围组件位于存储单元阵列下方。在图5A和图5B中，一三维半导体组件具有四个阵列平面，其中是以一平面包括一区块和一区块包括两条串列选择线为例作说明。如仅一列或两列的存储单元对应一条串列选择线，则位线间距(BL pitch)可以放宽。在一实施例中，三维半导体组件的位线间距，pBL，例如是在80nm到200nm范围之间(i.e.200nm≥p≥80nm)。
图5B的结构与图5A的结构相同，除了输入/输出接垫(input/output pads)I/O的布置。图5A中，输入/输出接垫I/O根据位线的延伸方向设置(ex：排列成平行于x-方向的一直线)。图5B中，输入/输出接垫I/O根据串列选择线(/字线)的延伸方向设置(ex：排列成平行于y-方向的一直线)。注意的是，图1-图3B与图5A-图5B中相同的组件沿用相同附图标记，且相关组件的结构细节如前所述，在此不再重复赘述。
类似的，各个平面的位线(例如BL1-BL8)和串列选择线131和132位于存储层11的下方(i.e.串列选择线位于存储器阵列下方和位于位线上方)，而各个平面的外围组件21(例如感测放大器、x-译码器和/或外围电路包括页缓冲)位于位线下方(i.e.位于基板10和位线(例如BL1-BL8)之间)。各个平面的位线电性连接至相应的外围组件21。如第5A-5B图所示，各个平面有其自有的外围组件21(例如页缓冲)于位线下方，因而可增加数据传输速率而无需占据基板10过多的面积。
<第二实施例>
第二实施例与第一实施例的三维半导体组件结构相似，除了存储器阵列的数目和安排不同。第一实施例中，位线和串列选择线(SSLs)位于一单一组存储器阵列下方，其中位线邻近基板10。第二实施例中，多组存储器阵列例如一上部存储器阵列(upper memoryarray)和底部存储器阵列(bottom memory array)分别位于位线上方和位线下方。
图6为本发明第二实施例的一三维半导体组件的简单立体图。请参照图6和图7A-1、图7A-2、图7B和图7C。图7A-1和图7A-2分别为本发明第二实施例的一三维半导体组件的上部存储器阵列和底部存储器阵列的上视图。图7B为沿着图7A-1/图7A-2的剖面线7B-7B所绘示的三维半导体组件的剖面示意图。图7C为沿着图7A-1/图7A-2的剖面线7C-7C所绘示的三维半导体组件的剖面示意图。再者，图7A-l/图7A-2呈现三维半导体组件的xy平面，图7B呈现三维半导体组件的xz平面，和图7C呈现三维半导体组件的yz平面。第二实施例中以一垂直通道式(VC)三维半导体组件为例作说明。第二实施例中，上部存储层11和底部存储层31沿第三方向D3(i.e.z-方向)堆叠设置，上部串列选择线(例如SSLU1和SSLU2)与底部串列选择线(例如SSLB1和SSLB2)相互平行并沿第一方向D1(i.e.x-方向)延伸，位线如BL1-BL8则沿第二方向D2(i.e.y-方向)延伸，其中第一方向D1不同于(例如垂直于)第二方向D2(图6)。
需注意的是，附图中省略一些结构细节以提高附图的可读性以及使实施例的三维半导体组件的结构设计更清楚，且第一实施例与第二实施例中相同或相似的组件沿用相同或相似的组件标号。图6-图7C图的相关组件及结构细节请参照第一实施例的叙述，在此不再重复赘述。
第二实施例中，位于位线BL1-BL8上方的部分(i.e.例如上部存储器阵列ArrayU、上部串列15U、上部接地选择线GSLU、上部接地平面GNDU以及上部串列选择线SSLU1和SSLU2)可被视为第一实施例的结构。位线上方与下方的结构配置对位线做镜向配置。如图6-图7C所示，位于位线BL1-BL8下方的部分包括底部串列选择线SSLB1和SSLB2、底部存储器阵列ArrayB、底部串列15B、位于底部存储器阵列下方的底部接地选择线GSLB、以及位于底部接地选择线GSLB下方的底部接地平面GNDB。因此第二实施例的结构可视为一阵列-位线-阵列的结构(array-BL-array(ABA)structure)。再者，上部串列选择线(例如SSLU1和SSLU2)和底部串列选择线(例如SSLB1和SSLB2)分别耦接至位线(例如BL1-BL8)。
一实施例中，底部存储器阵列ArrayB包括多层底部存储层(bottom memorylayers)31垂直堆叠且该些底部存储层相互平行。底部存储层31包括交错叠置的导电层312(例如字线(WL))与绝缘层314。再者，底部存储器阵列ArrayB更包括底部串列(bottomstrings)15B垂直于底部存储层31和基板10，且底部串列15B电性连接至位线。类似的，底部串列15B电性连接至相应的底部串列选择线(如SSLB1和SSLB2)，且底部串列15B由各底部串列15B末端的底部串列选择栅极33DU所控制。再者，外围组件21(例如感测放大器、x-译码器和/或外围电路包括页缓冲)位于位线(例如BL1-BL8)下方，并位于基板10和底部接地平面GNDB之间，如图6-图7C所示，其中位线(例如BL1-BL8)经由底部导孔(bottom contacts)22电性连接至相应的外围组件21。再者，上部接地平面GNDU和底部接地平面GNDB由接地导孔Cground而连接。
图8A和图8B为本发明第二实施例的三维半导体组件的两种等效电路图。如图6所示的位于位线/串列选择线下方的外围组件例如字线译码器(word line decoder)和页缓冲亦绘示于图8A和图8B。图8A和图8B的等效电路图相同，除了字线的设置。图8A中，上部字线(i.e.导电层112)和底部字线(i.e.导电层312)相互连接。图8B中，下部字线(i.e.导电层112)和底部字线(i.e.导电层312)相隔开来而独立控制。而图8A和图8B中的等效电路，位于位线(例如BL1-BL8)下方的底部接地选择层GSLB和位于位线上方的上方选择层的上部接地选择层GSLU是隔开且独立控制的(未连接)。在实际应用中，若上部字线与底部字线使用相同的局部字线驱动器(local WL driver)，即字线连接，则对制造成本有帮助。若上部字线与底部字线使用不同的局部字线驱动器(separated WL driver)，则对组件操作的可靠度有帮助。
第二实施例的三维半导体组件的等效电路和操作方法类似于传统的三维NAND组件。以下以图8A为例，根据由上部串列选择线SSLU2和字线WLN所定义的上部存储阵列的存储单元，提出其中一种编程方法(programming method)做说明。其施加于各层或各部件的偏压与顺序如下：(1)接地平面GND的偏压＝0，所有接地选择线GSLs的偏压＝0，所有字线WLs的偏压＝5V，所有串列选择线SSLs的偏压＝Vcc，所有位线BLs的偏压＝Vcc；然后关闭所有串列选择线SSLs，所有位线BLs充电且浮动(floated)至Vcc-Vt；(2)选择的位线BLs的偏压＝0，未选择的位线BLs的偏压＝Vcc，开启上部串列选择线SSLU2，所有字线WLs的偏压＝5V，而使上部串列选择线SSLU2的所有选择的位线BLs接地，而其他未选择的位线BLs则仍维持在Vcc-Vt的偏压；(3)选择的字线WL的偏压＝VPGM，未选择的字线WL的偏压＝Vpass，其中选择的存储单元可以用FN隧穿而进行编程(programmed by Fowler-Nordheim Tunneling)，未选择的存储单元可以自我升压(self-boosting)而抑制。再者，上部存储器阵列和底部存储器阵列位于相同区块，两者可以在相同时间进行抹除。
需注意的是，上述实施例所揭露的组件和存储单元阵列的内容，其所绘示的细部结构和说明仅为叙述之用，而本发明并不仅限制在实施例的结构。因此，本领域技术人员可知，上述实施例所提出的构造和设计皆可根据应用的实际需求而做适当修饰和调整。根据上述实施例所揭露的三维半导体组件结构，位线/串列选择线位于存储器阵列的下方，位线的间距(BL pitch)可以放宽(例如是200nm≥pBL≥80nm)，因而扩大了工艺窗口，减少相邻位线之间的信号干扰，并简化了三维半导体组件的制造方法。再者，于外围组件(peripherydevices)设置于存储器阵列下方的应用例中，实施例的设计可使外围组件和位线之间的连接变得更容易，且结构中只需要少数的深度导孔(deep contacts)，因而简化了三维半导体组件的制法，也提高了组件图案的可靠度。
综上所述，虽然本发明已以实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作各种的更改与润饰。因此，本发明的保护范围当视权利要求所界定者为准。

Claims (19)

1.一种三维半导体组件，其特征在于，包括：
多层存储层(memory layers)，垂直堆叠于一基板上方且该些存储层相互平行；
一上方选择层(upper selection layer)位于该些存储层上方，和一下方选择层(lower selection layer)位于该基板上方；
多条串列(strings)垂直于该些存储层和该基板，且该些串列电性连接至对应的该上方选择层和该下方选择层；
多条位线(bit lines)，相互平行地位于该基板上方，且该些位线位于该些存储层的下方；以及
外围组件(periphery devices)形成于该基板上且位于该些位线下方，该些位线电性连接至该些外围组件。
2.如权利要求1所述的三维半导体组件，其中该些位线位于该下方选择层和该基板之间。
3.如权利要求1所述的三维半导体组件，其中该下方选择层形成于该些存储层的下方，且该下方选择层包括多条相互平行的串列选择线(string selection lines，SSL)，该些位线位于该些串列选择线的下方。
4.如权利要求3所述的三维半导体组件，其中位于该些存储层上方的该上方选择层为一接地选择层(ground selection layer，GSL)，该三维半导体组件还包括一接地平面(ground plane，GND)位于该接地选择层上，该些串列分别电性连接至该接地平面。
5.如权利要求4所述的三维半导体组件，其中该些串列沿第一方向延伸，该些位线沿第二方向延伸，该第一方向垂直于该第二方向。
6.如权利要求1所述的三维半导体组件，其中位于该些存储层下方的该下方选择层包括多条相互平行的串列选择线(string selection lines，SSL)，该些位线位于该些串列选择线与该些外围组件之间。
7.如权利要求1所述的三维半导体组件，其中位于该些存储层下方的该下方选择层包括：
多条上部串列选择线(upper string selection lines，SSLU)位于该些位线上；以及
多条底部串列选择线(bottom string selection lines，SSLB)位于该些位线下方，
其中，该些上部串列选择线和该些底部串列选择线分别耦接至该些位线。
8.如权利要求7所述的三维半导体组件，其特征在于，还包括一底部阵列(bottomarray portion)于该些位线和该些外围组件之间，其中该底部阵列包括：
多层底部存储层(bottom memory layers)垂直堆叠且该些底部存储层相互平行；
一底部接地选择层(bottom ground selection layer，GSLB)于该些底部存储层下方；和
多条底部串列(bottom strings)垂直于该些底部存储层和该基板，且该些底部串列电性连接至该些位线；
其中，位于该些位线下方的该底部接地选择层(GSLB)和位于该些位线上方的该上方选择层的一上部接地选择层(GSLU)是隔开且独立控制的(separated and independentlycontrolled)。
9.如权利要求8所述的三维半导体组件，其中该些底部串列选择线(SSLB)位于该些底部存储层和该些位线之间。
10.如权利要求1所述的三维半导体组件，其中该些位线的位线间距(BL pitch)在80nm到200nm范围之间(200nm≥PBL≥80nm)。
11.一种三维半导体组件，其特征在于，包括：
多层存储层(memory layers)，垂直堆叠于一基板上方且该些存储层相互平行；
一上方选择层(upper selection layer)位于该些存储层上方；
一下方选择层(lower selection layer)位于该基板上方和该些存储层下方；
多条位线(bit lines)相互平行地且位于该些存储层的下方，其中该些位线位于该下方选择层和该基板之间；
多条串列(strings)垂直于该些存储层和该基板，且该些串列电性连接至对应的该上方选择层和该下方选择层；以及
外围组件(periphery devices)形成于该基板上且位于该些位线下方，该些位线电性连接至该些外围组件。
12.如权利要求11所述的三维半导体组件，其中位于该些存储层下方的该下方选择层包括多条相互平行的串列选择线(string selection lines，SSL)，该些位线位于该些串列选择线的下方。
13.如权利要求12所述的三维半导体组件，其中位于该些存储层上方的该上方选择层为一接地选择层(ground selection layer，GSL)，该三维半导体组件还包括一接地平面(ground plane，GND)位于该接地选择层上，该些串列分别电性连接至该接地平面。
14.如权利要求13所述的三维半导体组件，其中该些串列沿第一方向延伸，该些位线沿第二方向延伸，该第一方向垂直于该第二方向。
15.如权利要求11所述的三维半导体组件，其中位于该些存储层下方的该下方选择层包括多条相互平行的串列选择线(string selection lines，SSL)，该些位线位于该些串列选择线与该些外围组件之间。
16.如权利要求15所述的三维半导体组件，其中，位于该些存储层下方的该下方选择层包括：
多条上部串列选择线(upper string selection lines，SSLU)位于该些位线上；以及
多条底部串列选择线(bottom string selection lines，SSLB)位于该些位线下方，
其中，该些上部串列选择线和该些底部串列选择线分别耦接至该些位线。
17.如权利要求16所述的三维半导体组件，其特征在于，还包括一底部阵列(bottomarray portion)于该些位线和该些外围组件之间，其中该底部阵列包括：
多层底部存储层(bottom memory layers)垂直堆叠且该些底部存储层相互平行；
一底部接地选择层(bottom ground selection layer，GSLB)于该些底部存储层下方；和
多条底部串列(bottom strings)垂直于该些底部存储层和该基板，且该些底部串列电性连接至该些位线；
其中，位于该些位线下方的该底部接地选择层(GSLB)和位于该些位线上方的该上方选择层的一上部接地选择层(GSLU)是隔开且独立控制的(separated and independentlycontrolled)。
18.如权利要求17所述的三维半导体组件，其中该些底部串列选择线(SSLB)位于该些底部存储层和该些位线之间。
19.如权利要求11所述的三维半导体组件，其中该些位线的位线间距(BL pitch)在80nm到200nm范围之间(200nm≥pBL≥80nm)。
CN201610883597.8A 2016-06-06 2016-10-10 三维半导体组件 Active CN107482011B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW105117810 2016-06-06
TW105117810A TWI603460B (zh) 2016-06-06 2016-06-06 三維半導體元件

Publications (2)

Publication Number Publication Date
CN107482011A CN107482011A (zh) 2017-12-15
CN107482011B true CN107482011B (zh) 2020-01-21

Family

ID=60483901

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610883597.8A Active CN107482011B (zh) 2016-06-06 2016-10-10 三维半导体组件

Country Status (3)

Country Link
US (1) US10103164B2 (zh)
CN (1) CN107482011B (zh)
TW (1) TWI603460B (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10923492B2 (en) * 2017-04-24 2021-02-16 Micron Technology, Inc. Elevationally-extending string of memory cells and methods of forming an elevationally-extending string of memory cells
US10854618B2 (en) * 2017-09-28 2020-12-01 Taiwan Semiconductor Manufacturing Company Ltd. Memory device and method of forming the same
CN108878441B (zh) * 2018-07-12 2020-10-09 长江存储科技有限责任公司 一种三维半导体存储器及其制备方法
CN111293123B (zh) 2018-09-13 2021-02-26 长江存储科技有限责任公司 3d nand存储器件及其形成方法
KR102612197B1 (ko) 2019-01-11 2023-12-12 삼성전자주식회사 반도체 장치
KR102637645B1 (ko) * 2019-05-17 2024-02-19 삼성전자주식회사 반도체 장치
KR20210035465A (ko) 2019-09-24 2021-04-01 삼성전자주식회사 실리사이드를 갖는 스트링 선택 라인 게이트 전극을 포함하는 3차원 메모리 소자
CN110998846A (zh) * 2019-11-05 2020-04-10 长江存储科技有限责任公司 键合的三维存储器件及其形成方法
US20230066753A1 (en) * 2021-09-01 2023-03-02 Micron Technology, Inc. Electronic devices including vertical strings of memory cells, and related memory devices, systems and methods
US11974422B2 (en) * 2021-11-04 2024-04-30 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102986028A (zh) * 2010-07-15 2013-03-20 美光科技公司 具有大致垂直的邻近半导体结构的存储器阵列及其形成
CN103208302A (zh) * 2012-01-17 2013-07-17 旺宏电子股份有限公司 一种存储装置及选取该存储装置中区域位线的方法
CN104040633A (zh) * 2010-12-14 2014-09-10 桑迪士克3D有限责任公司 用于具有垂直位线的三维非易失性存储器的架构
CN105448927A (zh) * 2014-09-26 2016-03-30 旺宏电子股份有限公司 三维半导体元件

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101487524B1 (ko) * 2008-08-27 2015-01-29 삼성전자주식회사 불휘발성 메모리 장치의 프로그램 방법
US8835990B2 (en) * 2011-08-12 2014-09-16 Winbond Electronics Corp. 3D memory array
KR20130076461A (ko) * 2011-12-28 2013-07-08 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
US8587998B2 (en) * 2012-01-06 2013-11-19 Macronix International Co., Ltd. 3D memory array with read bit line shielding
KR20140089792A (ko) * 2013-01-07 2014-07-16 에스케이하이닉스 주식회사 반도체 장치
US9536611B2 (en) * 2013-03-13 2017-01-03 Macronix International Co., Ltd. 3D NAND memory using two separate SSL structures in an interlaced configuration for one bit line
KR20150091687A (ko) * 2014-02-03 2015-08-12 에스케이하이닉스 주식회사 반도체 장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102986028A (zh) * 2010-07-15 2013-03-20 美光科技公司 具有大致垂直的邻近半导体结构的存储器阵列及其形成
CN104040633A (zh) * 2010-12-14 2014-09-10 桑迪士克3D有限责任公司 用于具有垂直位线的三维非易失性存储器的架构
CN103208302A (zh) * 2012-01-17 2013-07-17 旺宏电子股份有限公司 一种存储装置及选取该存储装置中区域位线的方法
CN105448927A (zh) * 2014-09-26 2016-03-30 旺宏电子股份有限公司 三维半导体元件

Also Published As

Publication number Publication date
US10103164B2 (en) 2018-10-16
US20170352679A1 (en) 2017-12-07
TWI603460B (zh) 2017-10-21
CN107482011A (zh) 2017-12-15
TW201743435A (zh) 2017-12-16

Similar Documents

Publication Publication Date Title
CN107482011B (zh) 三维半导体组件
US10680004B2 (en) Semiconductor memory device of three-dimensional structure
US10615173B2 (en) Three dimensional semiconductor memory devices
JP4832767B2 (ja) 半導体集積回路装置及びそのデータプログラム方法
US20110227141A1 (en) Non-volatile memory devices having vertical channel structures and related fabrication methods
US11348910B2 (en) Non-volatile memory device
US11830805B2 (en) Vertical memory device
US11087844B2 (en) Non-volatile memory device
KR100851546B1 (ko) 비휘발성 기억 장치 및 그 동작 방법
US10833015B2 (en) 3D NAND word line connection structure
US20240038662A1 (en) Semiconductor device
US20230345730A1 (en) Memory device including different dielectric structures between blocks
US20230326793A1 (en) Memory device including self-aligned conductive contacts
US11276700B2 (en) Semiconductor memory device
TWI582965B (zh) 具縮小尺寸串列選擇線元件之三維半導體元件
US20210399004A1 (en) Semiconductor storage device
US11705403B2 (en) Memory device including support structures
US11631683B2 (en) Semiconductor storage device
JP2023031579A (ja) 半導体記憶装置
US20240105267A1 (en) Non-volatile memory device
US20240074194A1 (en) Memory device including staircase structures and adjacent trench structures
US20230147765A1 (en) Memory device having row decoder array architecture
US11894055B2 (en) Semiconductor device
US20240065004A1 (en) Non-volatile memory device
US20230290739A1 (en) Memory device including support structures and contact structures having different materials

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant