TWI825841B - 半導體記憶裝置 - Google Patents

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Abstract

根據一項實施例，一種半導體記憶裝置包含：一第一堆疊體，其包含以一第一方向上配置之一記憶區、一階狀區及一連接區；複數個第一支柱，其等係安置於該記憶區中，在堆疊方向上延伸於該第一堆疊體中；複數個第二支柱，其等包含一第二絕緣層，具有不同於該等第一支柱之一層結構的一層結構，且在該堆疊方向上延伸於與在該堆疊方向上經安置於該階狀區中之一階狀部分重疊的一位置中；及複數個第三支柱，其等在該堆疊方向上延伸於該第一堆疊體中且具有相同於該等第一支柱之該層結構的一層結構，該複數個第三支柱的至少一部分係安置於該連接區中。

Description

半導體記憶裝置
本文中描述之實施例大體上係關於一種半導體記憶裝置。
在諸如三維非揮發性記憶體之一半導體記憶裝置中，記憶單元三維配置成其中疊複數個導電層及複數個絕緣層交替堆疊之一堆疊體。然而，堆疊體在一堆疊方向上部分下沉，因此堆疊體可具有一不均勻上表面。
一般而言，根據一項實施例，一種半導體記憶裝置包含：一第一堆疊體，其包含逐一交替堆疊之複數個導電層及複數個第一絕緣層且包含在與該複數個導電層之一堆疊方向相交之一第一方向上配置之一記憶區、一階狀區及一連接區；一接觸部分，其安置於該連接區中且使安置於該第一堆疊體上方及下方之結構彼此電連接；複數個第一支柱，其等安置於該記憶區中，在該堆疊方向上延伸於該第一堆疊體中，且在與該複數個導電層之至少一部分之各相交點處形成一記憶單元；複數個第二支柱，其等包含一第二絕緣層，具有不同於該等第一支柱之一層結構之一層結構，且在該堆疊方向上延伸於與安置於該階狀區中之一階狀部分重疊之一位置中，在該堆疊方向上，該複數個導電層經處理為在該階狀部分中呈一階狀形狀；及複數個第三支柱，其等在該堆疊方向上延伸於該第一堆疊體中且具有相同於該等第一支柱之該層結構之一層結構，該複數個第三支柱之至少一部分安置於該連接區中。
根據實施例，可抑制該半導體記憶裝置之該堆疊體之下沉。
下文將參考附圖詳細解釋半導體記憶裝置之例示性實施例。本發明不限於以下實施例。另外，以下實施例中之組件包含熟習此項技術者易於獲得之組件或實質上相同之組件。 (半導體記憶裝置之組態實例)
圖1A及圖1B係繪示根據一實施例之一半導體記憶裝置1之一示意性組態實例之視圖。圖1A係半導體記憶裝置1在一X方向上之一橫截面圖，且圖1B係繪示半導體記憶裝置1之一佈局之一示意性平面圖。然而，在圖1A中，鑑於圖式之可見性，省略陰影。在圖1A中，省略一些選擇閘極線及上層佈線。
在本說明書中，X方向及Y方向兩者係沿著稍後將描述之一字線WL之一表面之方向，且X方向與Y方向彼此正交。此外，稍後將描述之字線WL之電抽出方向可被稱為一第一方向，且該第一方向係沿著X方向之一方向。與第一方向相交之一方向可被稱為一第二方向，且該第二方向係沿著Y方向之一方向。然而，由於半導體記憶裝置1可具有一製造變化，因此第一方向及第二方向不一定彼此正交。
如圖1A及圖1B中繪示，半導體記憶裝置1包含一基板SB上之一周邊電路CUA、一記憶區MR、一貫穿接觸區TP及一階狀區SR。
基板SB係例如一半導體基板，諸如矽基板。包含一電晶體TR、一佈線及類似者之周邊電路CUA安置於基板SB上。周邊電路CUA促成稍後描述之一記憶單元之一操作。
周邊電路CUA覆蓋有一絕緣層50。一源極線SL安置於絕緣層50上。複數個字線WL堆疊於源極線SL上。複數個字線WL覆蓋有一絕緣層49。絕緣層49亦延伸於複數個字線WL之周邊中。
在堆疊方向上穿透字線WL且沿著X方向延伸之複數個板觸點LI配置於複數個字線WL中。以此方式，複數個字線WL在Y方向上由複數個板觸點LI分割，且在X方向上配置之記憶區MR、階狀區SR及貫穿接觸區TP在Y方向上分割。夾置於在Y方向上相鄰之板觸點LI之間且包含記憶區MR、階狀區SR及貫穿接觸區TP之一區可被稱為一塊區BLK。
記憶區MR在X方向上安置於複數個字線WL之相對側之各者上且在Y方向上跨複數個板觸點LI延伸。即，記憶區MR安置於複數個塊區BLK上方。
複數個階狀區SR之各者經安置以在Y方向上在一位置處自兩個側將一個板觸點LI夾置於在X方向上安置於相對側上之記憶區MR之間。複數個貫穿接觸區TP之各者經安置以在Y方向上在一位置處自兩個側將一個板觸點LI夾置於在X方向上安置於相對側上之記憶區MR之間。
換言之，一個階狀區SR及一個貫穿接觸區TP在X方向上跨在Y方向上鄰近於相對側上之一個板觸點LI之兩個塊區BLK並排配置。另外，在此兩個塊區BLK在Y方向上之外側上，另一貫穿接觸區TP經安置於在Y方向上與上述階狀區SR對準之一位置處，且另一階狀區SR經安置於在Y方向上與上述貫穿接觸區TP對準之一位置處。
如上文描述，在一個塊區BLK中，記憶區MR、階狀區SR、貫穿接觸區TP及記憶區MR在X方向上自一側依序配置。另外，在Y方向上鄰近於塊區BLK之一塊區BLK中，記憶區MR、貫穿接觸區TP、階狀區SR及記憶區MR在X方向上自同一側依序配置。
在記憶區MR中，安置在堆疊方向上穿透字線WL之複數個支柱PL。複數個記憶單元形成於支柱PL與字線WL之間的相交點處。因此，半導體記憶裝置1經組態為例如三維非揮發性記憶體，其中記憶單元三維配置於記憶區MR中。
階狀區SR包含複數個階狀部分SP，其中複數個字線WL在堆疊方向上被下挖成一研缽形狀。舉例而言，在Y方向上配置同時其間插置有一個板觸點LI之兩個階狀部分SP安置於一個階狀區SR中。
階狀部分SP形成在X方向上自相對側逐步下降之一研缽形狀之一側及在Y方向上朝向一底面之一側。然而，階狀部分SP在Y方向上之另一側朝向板觸點LI之一側面打開。
階狀部分SP之各階狀部由各層之字線WL組態。各層之字線WL經由階狀部分SP在Y方向上之一側上之一階狀部分維持在X方向上其間插置有階狀區SR之相對側上之電導通。連接各層之字線WL及一上層佈線MX之一觸點CC安置於階狀部分SP之各階狀部之一階台部分中。
因此，可個別地抽出堆疊於複數個層中之字線WL。一寫入電壓、一讀取電壓及類似者在相同於記憶單元之高度位置之高度位置處經由字線WL在X方向上自此等觸點CC施加至相對側上之記憶區MR中之記憶單元。
在本說明書中，階狀部分SP之各階狀部之一階台表面面向之一方向係定義為一頂部方向。
穿透複數個字線WL之一貫穿觸點C4安置於用作一連接區之貫穿接觸區TP中。貫穿觸點C4連接安置於下基板SB上之周邊電路CUA及連接至階狀部分SP之觸點CC之上層佈線MX。自觸點CC施加至記憶單元之各種電壓由周邊電路CUA經由貫穿觸點C4、上層佈線MX及類似者控制。
接著，半導體記憶裝置1之一詳細組態實例將參考圖2A至圖2E描述。圖2A至圖2E係繪示根據實施例之半導體記憶裝置1之一組態之一實例的橫截面圖。
圖2A係在X方向上包含記憶區MR及階狀區SR之一橫截面圖。圖2B係在Y方向上包含階狀區SR及貫穿接觸區TP之一橫截面圖。然而，在圖2A及圖2B中，省略絕緣層50下方之結構，諸如基板SB及周邊電路CUA。
圖2C及圖2D係繪示安置於記憶區MR中之支柱PL之一橫截面之部分放大圖。圖2E係繪示安置於貫穿接觸區TP中之一柱狀部分HRm之一橫截面的一部分放大圖。
如圖2A及圖2B中繪示，源極線SL具有一多層結構，其中例如一下源極線DSLa、一中間源極線BSL或中間絕緣層SCO及一上源極線DSLb依序堆疊於絕緣層50上。
下源極線DSLa、中間源極線BSL及上源極線DSLb係例如多晶矽層。其中，至少中間源極線BSL可為其中擴散雜質之一導電多晶矽層或類似者。中間源極線BSL安置於堆疊體LM之記憶區MR下方。
中間絕緣層SCO係例如氧化矽層或類似者。中間絕緣層SCO安置於排除記憶區MR之堆疊體LM之階狀區SR、貫穿接觸區TP及類似者下方。
堆疊體LM安置於源極線SL上方。在堆疊體LM中，複數個字線WL及複數個絕緣層OL逐一交替堆疊。選擇閘極線SGD0及SGD1在最上字線WL上方依序自堆疊體LM之一上層側配置，同時其間插置有絕緣層OL。選擇閘極線SGS0及SGS1在最下字線WL下方依序自堆疊體LM之下層側配置，同時其間插置有絕緣層OL。堆疊於堆疊體LM中之字線WL及選擇閘極線SGD及SGS之數目係任意的。
用作複數個導電層之複數個字線WL及選擇閘極線SGD及SGS係例如鎢層或鉬層。用作複數個第一絕緣層之複數個絕緣層OL係例如氧化矽層。
堆疊體LM之上表面覆蓋有一絕緣層52。絕緣層52覆蓋有一絕緣層53。絕緣層53覆蓋有一絕緣層54。絕緣層52至54與稍後描述之一絕緣層51一起構成圖1A之絕緣層49之一部分。
如圖2B中繪示，堆疊體LM在Y方向上由複數個板觸點LI分割。
用作板部件之板觸點LI在Y方向上配置且在堆疊體LM之堆疊方向上沿著X方向延伸。即，板觸點LI穿透絕緣層52、堆疊體LM及上源極線DSLb，到達階狀區SR、貫穿接觸區TP及類似者中之中間絕緣層SCO，且到達記憶區MR中之中間源極線BSL。板觸點LI在堆疊體LM中在X方向上自堆疊體LM之一個端部連續延伸至另一端部。
另外，板觸點LI具有例如一錐形形狀，其在Y方向上之寬度自上端部朝向下端部減小。替代地，板觸點LI具有例如一弓形形狀，其在Y方向上之寬度在上端部與下端部之間的一預定位置處最大。
板觸點LI之各者包含一絕緣層55及一導電層21。絕緣層55係例如氧化矽層或類似者。導電層21係例如鎢層或導電多晶矽層。
絕緣層55覆蓋在Y方向上面向彼此之板觸點LI之側壁。導電層21填充絕緣層55之內側，且在不同於圖2B中之橫截面中之位置之一位置處電連接至包含中間源極線BSL之源極線SL。另外，如圖2B中繪示，導電層21經由安置於絕緣層53中之一插塞V0連接至安置於絕緣層54中之上層佈線MX。關於此一組態，板觸點LI用作一源極線觸點。
然而，代替板觸點LI，填充有一絕緣層之一板部件可穿透堆疊體LM且沿著X方向延伸，藉此在Y方向上分割堆疊體LM。在此情況中，此一板部件不用作一源極線觸點。
如圖2A中繪示，穿透堆疊體LM、上源極線DSLb及中間源極線BSL且到達下源極線DSLa之複數個支柱PL分散地安置於記憶區MR中。
當自堆疊體LM之堆疊方向觀看時，用作複數個第一支柱之複數個支柱PL經配置成例如一交錯形狀。各支柱PL在沿著堆疊體LM之一層方向之一方向(即，沿著一XY平面之一方向)上之一橫截面形狀係例如一圓形形狀、一橢圓形形狀、一卵形形狀或類似者。另外，支柱PL具有例如一錐形形狀，其一直徑及一橫截面積自上端部朝向下端部減小。替代地，例如，支柱PL具有一弓形形狀，其一直徑及一橫截面積在上端部與下端部之間的一預定位置處最大。
複數個支柱PL之各者包含在堆疊方向上延伸於堆疊體LM中之一記憶層ME、穿透堆疊體LM且連接至中間源極線BSL之一通道層CN、覆蓋通道層CN之上表面之一帽蓋層CP及用作支柱PL之一核心材料之一核心層CR。
如圖2C及圖2D中繪示，記憶層ME具有一多層結構，其中一塊絕緣層BK、一電荷累積層CT及一穿隧絕緣層TN依序自支柱PL之周邊外側堆疊。更明確而言，除中間源極線BSL之一深度位置之外，記憶層ME安置於支柱PL之側面上。記憶層ME亦安置於到達下源極線DSLa之支柱PL之底面上。
通道層CN穿透堆疊體LM、上源極線DSLb及中間源極線BSL且到達記憶層ME之內側上之下源極線DSLa。通道層CN之側面與中間源極線BSL接觸且因此電連接至包含中間源極線BSL之源極線SL。核心層CR填充通道層CN之另一內側。
帽蓋層CP提供於複數個支柱PL之各者之上端部處。帽蓋層CP安置於絕緣層52中以便覆蓋通道層CN之至少上端部且連接至通道層CN。帽蓋層CP經由安置於絕緣層52及53中之一插塞CH連接至安置於絕緣層54中之一位元線BL。
記憶層ME之塊絕緣層BK及穿隧絕緣層TN及核心層CR係例如氧化矽層或類似者。記憶層ME之電荷累積層CT係例如氮化矽層或類似者。通道層CN及帽蓋層CP係半導體層，諸如多晶矽層或非晶矽層。
如圖2D中繪示，關於上述組態，一記憶單元MC形成於面向各字線WL之支柱PL之側面之各部分中。當一預定電壓自字線WL施加時，資料寫入至記憶單元MC及自記憶單元MC讀取。
另外，如圖2C中繪示，一選擇閘極STD形成於支柱PL之側面之面向安置於字線WL上方之選擇閘極線SGD0及SGD1之部分之各者中。另外，一選擇閘極STS形成於支柱PL之側面之面向安置於字線WL下方之選擇閘極線SGS0及SGS1之部分之各者中。當一預定電壓自選擇閘極線SGD及SGS之各者施加時，選擇閘極STD及STS接通或關斷，使得選擇閘極STD及STS所屬之支柱PL之記憶單元MC可達到一選定狀態或一非選定狀態。
如圖2B中繪示，一絕緣部分NR、一板部分BR、貫穿觸點C4及柱狀部分HRm安置於貫穿接觸區TP中。
當自堆疊體LM之堆疊方向觀看時，用作一接觸部分之絕緣部分NR由堆疊體LM圍繞，且係其中用作複數個第四絕緣層之複數個絕緣層NL及複數個絕緣層OL逐一交替堆疊之一部分。複數個絕緣層NL係例如氮化矽層且分別配置於對應於複數個字線WL及選擇閘極線SGD及SGS之高度位置處。
板部分BR在Y方向上安置於絕緣部分NR之相對側之各者上。板部分BR沿著X方向在Y方向上彼此相鄰之板觸點LI之間的一位置處延伸於貫穿接觸區TP中，穿透堆疊體LM及上源極線DSLb，且到達中間絕緣層SCO。
如稍後將描述，當由其中堆疊一犧牲層及一絕緣層之一堆疊體形成堆疊體LM時，犧牲層在夾置於板部分BR之間的一部分處保留不用字線WL或類似者替換且維持為絕緣部分NR之絕緣層NL。
在絕緣部分NR中，複數個貫穿觸點C4例如在X方向上配置(參閱圖1A)。然而，複數個貫穿觸點C4可在Y方向而非X方向上或在Y方向及X方向上配置於貫穿接觸區TP中。
貫穿觸點C4穿透絕緣層52及絕緣部分NR，穿過例如提供於源極線SL中之一開口OP，且到達覆蓋周邊電路CUA之絕緣層50 (參閱圖1A)。
貫穿觸點C4包含覆蓋貫穿觸點C4之外周邊之一絕緣層57及填充絕緣層57之內側之一導電層23，諸如鎢層或銅層。
導電層23經由安置於堆疊體LM上方之絕緣層53中之插塞V0連接至安置於絕緣層54中之上層佈線MX。另外，導電層23經由安置於堆疊體LM下方之絕緣層50中之一下層佈線D2連接至周邊電路CUA。因此，貫穿觸點C4連接安置於堆疊體LM上方及下方之組件。
由於貫穿觸點C4安置於不包含字線WL或類似者之絕緣部分NR中且貫穿觸點C4之導電層23覆蓋有絕緣層57，因此維持堆疊體LM之貫穿觸點C4與字線WL或類似者之間的一耐壓。
在排除絕緣部分NR之貫穿接觸區TP中，分散地配置穿透堆疊體LM、上源極線DSLb及中間絕緣層SCO且到達下源極線DSLa之複數個柱狀部分HRm。
用作複數個第三支柱之複數個柱狀部分HRm配置成一交錯或網格形狀，同時避免干擾板觸點LI。
柱狀部分HRm之各者在沿著XY平面之方向上之一橫截面形狀係例如一圓形形狀、一橢圓形形狀、一卵形形狀或類似者。另外，柱狀部分HRm具有例如一錐形形狀，其一直徑及一橫截面積自上端部朝向下端部減小。替代地，例如，柱狀部分HRm具有一弓形形狀，其一直徑及一橫截面積在上端部與下端部之間的一預定位置處最大。
複數個柱狀部分HRm之各者具有相同於上述支柱PL之層結構之層結構。然而，複數個柱狀部分HRm整體處於一浮動狀態，且不促成半導體記憶裝置1之功能。如稍後將描述，柱狀部分HRm在由其中堆疊犧牲層及絕緣層之堆疊體形成堆疊體LM時起支撐部件之作用。
另外，如上文描述，由於安置柱狀部分HRm同時避免干擾板觸點LI，因此抑制包含對應於支柱PL之電荷累積層CT之氮化矽層或類似者之柱狀部分HRm與板觸點LI之間接觸之影響。
柱狀部分HRm包含在堆疊方向上延伸於堆疊體LM中之虛設層MEd、CNd、CRd及CPd作為相同於支柱PL之層結構之層結構。
如圖2E中繪示，用作一第三絕緣層之虛設層MEd具有一多層結構，其中虛設層BKd、CTd及TNd依序自柱狀部分HRm之周邊外側堆疊。即，虛設層MEd對應於上述支柱PL之記憶層ME。此外，包含於虛設層MEd中之虛設層BKd、CTd及TNd分別對應於支柱PL之塊絕緣層BK、電荷累積層CT及穿隧絕緣層TN。
然而，虛設層MEd經安置且在自上源極線DSLb至下源極線DSLa之柱狀部分HRm之側面上不中斷。虛設層MEd亦安置於柱狀部分HRm之下端部處。
虛設層CNd穿透虛設層MEd之內側上之堆疊體LM、上源極線DSLb及中間絕緣層SCO且到達下源極線DSLa。虛設層CNd對應於上述支柱PL之通道層CN。
然而，虛設層MEd安置於自上源極線DSLb延伸至下源極線DSLa之虛設層CNd之側面上，且虛設層CNd不與中間絕緣層SCO直接接觸。用作柱狀部分HRm之一核心材料之虛設層CRd填充虛設層CNd之另一內側。即，虛設層CRd對應於上述支柱PL之核心層CR。
另外，虛設層CPd提供於複數個柱狀部分HRm之各者之上端部處。虛設層CPd安置於絕緣層52中以便覆蓋虛設層CNd之至少上端部，且連接至虛設層CNd。虛設層CPd對應於上述支柱PL之帽蓋層CP。注意，柱狀部分HRm不必包含虛設層CPd。
包含於柱狀部分HRm中之各層包含相同於支柱PL之各對應層之材料類型之材料類型。即，虛設層MEd之虛設層BKd及TNd及虛設層CRd係例如氧化矽層或類似者。虛設層CTd係例如氮化矽層或類似者。虛設層CNd及CPd係半導體層，例如多晶矽層或非晶矽層。此處，包含於虛設層CNd或類似者中之半導體層具有例如比包含於其他虛設層MEd及CRd中之材料之楊氏模量高之一楊氏模量，且具有堅硬且不易變形之一性質。
圖2B繪示在Y方向上安置於相對側(其間插置有一個板觸點LI)上之貫穿接觸區TP之一側。其相對側在Y方向上夾置於板部分BR、絕緣部分NR中之貫穿觸點C4及類似者之間的絕緣部分NR安置於圖2B之左側上之板觸點LI之另一左側上，且複數個柱狀部分HRm分散地配置於板觸點LI與板部分BR之間。
另外，下文將詳細描述之階狀區SR在Y方向上自貫穿觸點TP安置於一側(圖式中之右側)上，其間自圖2B之左側插置有第二板觸點LI。
如圖2A及圖2B中繪示，板觸點LI在X方向上安置於與階狀區SR重疊之一位置處，由此階狀區SR在Y方向上分割。在階狀區SR中，階狀部分SP、SPf及SPs在Y方向上安置於相對側上，其間插置有板觸點LI。階狀部分SP、SPf及SPs具有一形狀，其中複數個字線WL及複數個絕緣層OL經處理成一階狀形狀。
在此等階狀部分SP、SPf及SPs當中，階狀部分SP具有將複數個字線WL電抽出至上層佈線MX之一功能。另一方面，整個階狀部分SPs及其中字線WL經處理成一階狀形狀之階狀部分SPf之一部分係不促成半導體記憶裝置1之功能之虛設階狀部分。此等虛設階狀部分在X方向上亦安置於堆疊體LM之相對端部處且在Y方向上安置於堆疊體LM之相對端部處。
階狀部分SP在X方向上在X方向上靠近貫穿觸點TP遠離記憶區MR之一位置處延伸且朝向記憶區MR下降。階狀部分SPf在X方向上在靠近記憶區MR之一位置處延伸以便面向階狀部分SP且朝向階狀部分SP下降。
階狀部分SPs面向在Y方向上在階狀部分SP與SPf之間的一位置處分割階狀區SR之一板觸點LI且安置於在Y方向上鄰近於板觸點LI之一板觸點LI附近。階狀部分SPs朝向階狀部分Sps在Y方向上面向之板觸點LI下降。
此處，在整個階狀部分SPs及其中字線WL經處理成階狀形狀之階狀部分SPf之部分中，各階狀之一階台部分短於階狀部分SP之階台部分。因此，階狀部分SPs及SPf具有比階狀部分SP更陡之一形狀，且階狀長度(即，自最上階狀部至最下階狀部之長度)小於階狀部分SP之階狀長度。
由於階狀部分SP、SPf及SPs以此方式安置，因此堆疊體LM具有在階狀區SR中凹入成一研缽形狀之一形狀。在此研缽形區中，絕緣層51 (諸如氧化矽層)經安置以便覆蓋階狀部分SP、SPf及SPs之上表面。
用作一第五絕緣層之絕緣層51亦在Y方向上由分割階狀區SR之板觸點LI分割。絕緣層52至54亦覆蓋絕緣層51之上表面。
注意，在板觸點LI中，安置於絕緣層51中之一部分趨向於具有比安置於堆疊體LM中之一部分更明顯之一錐形或弓形形狀。即，在其中板觸點LI具有一錐形形狀之一情況中，板觸點LI之上端部之寬度與下端部之寬度之間的一差異趨向於在絕緣層51中較大。在其中板觸點LI具有一弓形形狀之一情況中，板觸點LI之最大寬度與板觸點LI之上及下端部之寬度之間的一差異趨向於在絕緣層51中較大。
另外，板觸點LI在堆疊體LM之堆疊方向上延伸於絕緣層51中之距離愈大，板觸點LI愈有可能具有一更明顯錐形或弓形形狀。即，在階狀區SR中，板觸點LI之錐形形狀或弓形形狀趨向於在其中堆疊體LM之各下層經處理成一階狀形狀之一區中比在其中堆疊體LM之各上層經處理成一階狀形狀之一區中更顯著。
穿透絕緣層52及51之觸點CC經連接至構成階狀部分SP之各自階狀部的字線WL及選擇閘極線SGD及SGS。另外，經連接至選擇閘極線SGD0及SGD1的觸點CC亦係安置於階狀部分SPf中之選擇閘極線SGD0及SGD1的階台表面上。
各觸點CC具有(例如)一錐形形狀，其一直徑及一橫截面積自上端部朝向下端部減小。替代地，觸點CC具有(例如)一弓形形狀，其一直徑及一橫截面積在上端部與下端部之間的一預定位置處係最大的。
觸點CC包含覆蓋觸點CC之外周邊之一絕緣層56及填充絕緣層56之內側之一導電層22，諸如鎢層或銅層。導電層22係經由經安置於絕緣層53中之插塞V0連接至經安置於絕緣層54中之上層佈線MX。如上文描述，例如，上層佈線MX係經由板觸點LI連接至在Y方向上相鄰之貫穿接觸區TP的貫穿觸點C4。
以此一組態，可電抽出各自層之字線WL及字線WL之上及下層的選擇閘極線SGD及SGS。即，以上述組態，一預定電壓係經由貫穿觸點C4、觸點CC、字線WL及類似者自周邊電路CUA施加至記憶單元MC，且記憶單元MC可被操作為一記憶元件。
此處，圖2B繪示自階狀部分SP之最下階狀部之第三階狀部的一橫截面。即，圖2B繪示其中最下字線WL構成階台表面的一部分。在圖2B中，階狀部分SP係安置於階狀區SR之中心部分中經繪示之板觸點LI在Y方向上之相對側的各者上。階狀部分SPs係經安置於在Y方向上於兩個側上各具有階狀部分SP之板觸點LI之一側上的階狀部分SP中之一者。
另外，穿透絕緣層51、堆疊體LM、上源極線DSLb及中間絕緣層SCO且到達下源極線DSLa之複數個柱狀部分HRc分散地配置於包含階狀部分SP、SPf及SPs之階狀區SR之一部分區中。
用作複數個第二支柱之複數個柱狀部分HRc配置成一交錯或網格形狀，同時避免干擾板觸點LI及觸點CC。然而，如稍後描述，由於柱狀部分HRc係一單個絕緣層59或類似者，因此容許干擾板觸點LI及觸點CC。
柱狀部分HRc之各者在沿著XY平面之方向上之一橫截面形狀係例如一圓形形狀、一橢圓形形狀、一卵形形狀或類似者。另外，柱狀部分HRc具有例如一錐形形狀，其一直徑及一橫截面積自上端部朝向下端部減小。替代地，例如，柱狀部分HRc具有一弓形形狀，其一直徑及一橫截面積在上端部與下端部之間的一預定位置處最大。
另外，柱狀部分HRc在堆疊體LM之堆疊方向上延伸於絕緣層51中之距離愈大，柱狀部分HRc愈有可能趨向於具有一更明顯錐形或弓形形狀。即，在階狀區SR中，柱狀部分HRc更有可能趨向於自其中堆疊體LM之各自上層經處理成一階狀形狀之一區朝向其中堆疊體LM之各自下層經處理成一階狀形狀之一區具有一更明顯錐形或弓形形狀。
複數個柱狀部分HRc之各者具有不同於上述支柱PL之層結構之一層結構。更明確而言，柱狀部分HRc具有用作在堆疊方向上延伸於絕緣層51及堆疊體LM中之一第二絕緣層之絕緣層59之一單層結構。絕緣層59係例如氧化矽層或類似者，且不促成半導體記憶裝置1之功能。另外，如上文描述，容許柱狀部分HRc與板觸點LI及觸點CC之間的干擾。
如稍後將描述，柱狀部分HRc在藉由使用其中堆疊犧牲層及絕緣層之堆疊體來形成堆疊體LM時起支撐部件之作用，類似於上述柱狀部分HRm。
柱狀部分HRm及HRc在沿著XY平面之方向上之橫截面積大於例如在堆疊體LM之相同高度位置處支柱PL在沿著XY平面之方向上之橫截面積。另外，複數個柱狀部分HRm之間的一間距及複數個柱狀部分HRc之間的一間距大於例如複數個支柱PL之間的一間距，且堆疊體LM中之字線WL之每單位面積之各自柱狀部分HRm及HRc之配置密度低於字線WL之每單位面積之支柱PL之一配置密度。
如上文描述，例如，由於支柱PL具有比柱狀部分HRm及HRc之橫截面積及間距更小之一橫截面積及一間距，因此大量記憶單元MC可以高密度形成於具有一預定大小之堆疊體LM中，且半導體記憶裝置1之存儲容量可增加。另外，柱狀部分HRm及HRc僅用於支撐堆疊體LM且因此不具有含一小橫截面積及一小間距之一精確組態(不同於支柱PL)，例如因此可減小製造負載。
同時，在階狀部分SP及SPf之部分區中，安置上述柱狀部分HRm來代替柱狀部分HRc。在階狀區SR中，複數個柱狀部分HRm配置成一交錯或網格形狀，同時避免干擾板觸點LI及觸點CC。注意，如上文描述，由於安置柱狀部分HRm同時避免干擾板觸點LI，因此抑制包含對應於電荷累積層CT之氮化矽層或類似者之柱狀部分HRm與板觸點LI之間接觸之影響。
圖3A至圖4B更詳細地繪示安置於階狀區SR中之柱狀部分HRc及HRm。
圖3A至圖3C係包含具有Y方向上之根據實施例之半導體記憶裝置1中之不同層之階狀部分SP的橫截面圖。如上文描述，柱狀部分HRm及HRc分別安置於階狀區SR之不同區中。
更明確而言，複數個柱狀部分HRm分散地配置於階狀部分SP及SPf (即，其中選擇閘極線SGD0及SGD1經處理成在X方向上呈一階狀形狀之部分)之選擇閘極線SGD之層中。在階狀區SR中，複數個柱狀部分HRc安置於除其中安置柱狀部分HRm之一區之外之一區中。即，複數個柱狀部分HRc安置於階狀部分SP及SPf之字線WL及選擇閘極線SGS之層中，即，在其中複數個字線WL經處理成在X方向上呈一階狀形狀之一部分及其中選擇閘極線SGS0及SGS1經處理成一階狀形狀之一部分中。另外，複數個柱狀部分HRc分散地配置於實質上上整個階狀部分SPs上方。
圖3A繪示其中選擇閘極線SGD1構成階台表面之一橫截面。圖3A繪示選擇閘極線SGD0及SGD1之層之階狀部分SP，其係堆疊體LM之上層之一組態之一實例。圖3A繪示在Y方向上相鄰之板觸點LI之間的一區，即，對應於一個塊區BLK之一區。
如圖3A中繪示，在塊區BLK中，選擇閘極線SGD1由複數個隔離層SHE進一步分離成複數個區。隔離層SHE係穿透絕緣層52及51及選擇閘極線SGD0及SGD1且到達直接在選擇閘極線SGD1下方之絕緣層OL之一絕緣層，例如氧化矽層。
隔離層SHE實質上在X方向上經由貫穿接觸區TP延伸於在X方向上遠離階狀部分SP中之選擇閘極線SGD0及SGD1之終端部分之記憶區MR中，且在Y方向上隔離記憶區MR中之選擇閘極線SGD0及SGD1。亦在X方向上面向階狀部分SP之階狀部分SPf側上，隔離層SHE實質上在X方向上自在X方向上鄰近於記憶區MR之階狀部分SPf中之選擇閘極線SGD0及SGD1之終端部分延伸於記憶區MR中，且在Y方向上隔離記憶區MR中之選擇閘極線SGD0及SGD1。
換言之，由於隔離層SHE穿透包含堆疊體LM之最上導電層之一或多個導電層且沿著X方向延伸於堆疊體LM中，因此此等導電層被分離成一或多個選擇閘極線SGD之區段。
在圖3A中，穿透絕緣層52及51且連接至選擇閘極線SGD1之觸點CC安置於由隔離層SHE分離成複數個區段之選擇閘極線SGD1之各階台表面上。因此，一電壓可經由貫穿觸點TP施加至階狀部分SP在X方向上之一側上之記憶區MR中之選擇閘極線SGD0及SGD1。
另外，連接至由隔離層SHE分離成複數個區段之選擇閘極線SGD1之各觸點CC亦安置於階狀部分SPf中。因此，一電壓可施加至在X方向上鄰近於一側上之階狀部分SPf之記憶區MR中之選擇閘極線SGD0及SGD1。
另外，複數個柱狀部分HRm安置於其中選擇閘極線SGD1構成階狀部分SP中之階台表面之一區中。此等柱狀部分HRm穿透絕緣層52及51、選擇閘極線SGD1及堆疊體LM之選擇閘極線SGD1下方之層，進一步穿透上源極線DSLb及中間絕緣層SCO，且到達下源極線DSLa。
類似地，在階狀部分SP中，穿透絕緣層52及51、選擇閘極線SGD0及堆疊體LM之最上層之選擇閘極線SGD0下方之各自層且到達下源極線DSLa之複數個柱狀部分HRm亦安置於其中選擇閘極線SGD0構成階台表面之一區中。
此外，亦在階狀部分SPf中，柱狀部分HRm安置於其中選擇閘極線SGD0及SGD1分別構成階台表面之一區中。另一方面，在階狀部分SPs中，柱狀部分HRc安置於其中選擇閘極線SGD0及SGD1沿著Y方向分別構成階台表面之一區中。
圖3B繪示其中堆疊體LM之上層上之一字線WL構成階台表面之一橫截面，且更明確而言，繪示其中自最下字線WL之第四字線WL構成階台表面之一部分。圖3C繪示其中堆疊體LM之下層上之一字線WL構成階台表面之一橫截面，且更明確而言，繪示其中最下字線WL構成階台表面之一部分。
圖3B及圖3C繪示字線WL或選擇閘極線SGS0及SGS1之層之階狀部分SP，其係堆疊體LM之下層之一組態之實例。注意，圖3B及圖3C繪示包含在Y方向上彼此相鄰之三個板觸點LI之一區，即，對應於兩個塊區BLK之一區，且圖3B及圖3C在橫向方向(Y方向)上之尺度不同於上述圖3A中之尺度。
如圖3B及圖3C中繪示，在一個塊區BLK中，穿透絕緣層52及51且連接至一字線WL之一個觸點CC安置於各層中之對應字線WL之一階台表面上。
另外，在階狀部分SP中，複數個柱狀部分HRc安置於其中各層中之字線WL構成階台表面之一區中。此等柱狀部分HRc穿透絕緣層52及51、其中柱狀部分BRc安置於階台表面之區內之字線WL及堆疊體LM之複數個字線中之上述字線WL下方之層，進一步穿透上源極線DSLb及中間絕緣層SCO，且到達下源極線DSLa。
類似地，在階狀部分SP中，穿透絕緣層52及51及堆疊體LM之選擇閘極線SGS0及SGS1下方之層且到達下源極線DSLa之複數個柱狀部分HRc亦安置於其中選擇閘極線SGS0及SGS1構成階台表面之一區中。
此外，亦在階狀部分SPf中，柱狀部分HRc安置於其中複數個字線WL及選擇閘極線SGS0及SGS1分別構成階台表面之一區中。如上文描述，柱狀部分HRc亦安置於其中階狀部分SPs之各自層(其包含經由中間層之字線WL自最上層之選擇閘極線SGD0至最下層之選擇閘極線SGS1之層)分別構成階台表面之一區中。
圖4A及圖4B係繪示根據實施例之半導體記憶裝置1之階狀區SR及貫穿接觸區TP中柱狀部分HRm及HRc之配置的示意性平面圖。更明確而言，圖4A係繪示實質上整個階狀區SR及整個貫穿接觸區TP之一平面圖。圖4B係在X方向上在柱狀部分HRm與HRc之間的一邊界部分之一局部放大平面圖。
如圖4A中繪示，在半導體記憶裝置1之階狀區SR及貫穿接觸區TP中，複數個柱狀部分HRc安置於其中階狀區SR中之複數個字線WL及選擇閘極線SGS0及SGS1具有一階狀形狀同時避免干擾板觸點LI及觸點CC之一部分中。
另外，在半導體記憶裝置1之階狀區SR之階狀部分SPs中，柱狀部分HRc安置於其中複數個字線WL及選擇閘極線SGD及SGS具有一階狀形狀之實質上整個部分中。即，在階狀區SR中，柱狀部分HRc分散地配置於其中階狀部分SPs沿著Y方向自階狀部分SPs之最下層延伸至在Y方向上鄰近於相鄰板觸點LI之一位置之整個區上方。
在半導體記憶裝置1之階狀區SR及貫穿接觸區TP中，柱狀部分HRm安置於除了上述之外之堆疊體LM之一區中。即，柱狀部分HRm在階狀區SR中安置於沿著X方向對應於其中階狀部分SP及SPf之選擇閘極線SGD0及SGD1經處理成一階狀形狀之一部分之一區及排除絕緣部分NR之貫穿接觸區TP之一區(即，在Y方向上彼此相鄰之板觸點LI與板部分BR之間的一區)中，同時避免干擾板觸點LI及觸點CC。另一方面，較佳的是，柱狀部分HRm及HRc之任何者不安置於貫穿接觸區TP之絕緣部分NR中，特定而言，不安置於由複數個貫穿觸點C4穿透之部分之間的一區中。
另外，複數個柱狀部分HRm及HRc亦可分散地配置於堆疊體LM在X方向及Y方向上之相對端部處之虛設階狀部分中。在此情況中，柱狀部分HRm可安置於其中堆疊體LM之選擇閘極線SGD0及SGD1構成虛設階狀部分中之階台表面之一部分中。此外，在虛設階狀部分中，柱狀部分HRc可安置於其中堆疊體LM之複數個字線WL及選擇閘極線SGS0及SGS1構成階台表面之一部分中。
如圖4B中繪示，在X方向上在柱狀部分HRm與HRc之間的邊界部分中，較佳地，以由整個柱狀部分HRm及HRc形成之一週期性圖案提供對應於柱狀部分HRm及HRc中之兩至三個柱之一間隔。如稍後將描述，柱狀部分HRm及HRc透過不同處理形成。如上文描述，由於一間隔在X方向上提供於柱狀部分HRm與HRc之間的邊界部分處，因此其中安置柱狀部分HRc之一區可在形成柱狀部分HRm時覆蓋有遮罩層或類似者，且其中安置柱狀部分HRm之一區可在形成柱狀部分HRc時覆蓋有一遮罩層或類似者，柱狀部分HRm及HRc可容易地單獨形成。
同時，板觸點LI在Y方向上安置於柱狀部分HRm與HRc之間的邊界部分處。因此，在階狀區SR及貫穿接觸區TP中，即使柱狀部分HRm及HRc亦安置於板觸點LI附近，但柱狀部分HRm及HRc可單獨形成。 (用於製造半導體記憶裝置之方法)
接著，用於製造根據實施例之半導體記憶裝置1之一方法將參考圖5A至圖13Bc描述。圖5A至圖13Bc係循序地繪示根據實施例之用於製造半導體記憶裝置1之方法之一程序之一部分的視圖。注意，假設周邊電路CUA已形成於基板SB上且覆蓋周邊電路CUA之絕緣層50在圖5A至圖13Bc中繪示之處理之前已形成。
首先，圖5A至圖6B繪示包含柱狀部分HRc之階狀部分SP如何形成。圖5A至圖5C繪示稍後將成為階狀區SR之一區在Y方向上之一橫截面。
如圖5A中繪示，下源極線DSLa、中間絕緣層SCO及上源極線DSLb依序形成於絕緣層50上。中間絕緣層SCO係例如氧化矽層或類似者。
另外，其中複數個絕緣層NL及複數個絕緣層OL逐一交替堆疊之一堆疊體LMs形成於上源極線DSLb上方。絕緣層NL係例如氮化矽層或類似者，且用作稍後用一導電材料替換且變成字線WL及選擇閘極線SGD及SGS之犧牲層。
如圖5B中繪示，在堆疊體LMs之一部分區中，絕緣層NL及絕緣層OL被下挖成一階狀形狀以形成階狀部分SP。階狀部分SP藉由多次重複縮減一遮罩圖案(諸如一光阻劑層)及蝕刻堆疊體LMs之絕緣層NL及絕緣層OL來形成。
即，具有對應於其中將形成階狀部分SP之一位置之一開口之一遮罩圖案形成於堆疊體LMs之上表面上，且例如，絕緣層NL及絕緣層OL逐一被蝕除。遮罩圖案中開口之端部藉由使用氧電漿或類似者進行處理來回縮以加寬開口，且絕緣層NL及絕緣層OL逐一被進一步蝕除。遮罩圖案之開口中之絕緣層NL及絕緣層OL藉由多次重複此處理來下挖成一階狀形狀。
此外，每當上述處理重複預定次數時，遮罩圖案再次重新形成使得維持等於或大於一預定值之遮罩圖案之厚度。此時，相對輕微傾斜之階狀部分SP及陡峭虛設階狀部分SPf及SPs藉由調整遮罩圖案之開口之位置來形成。類似地，藉由在堆疊體LMs在X方向上之相對端部及堆疊體LMs在Y方向上之相對端部處調整遮罩圖案之端部之位置，陡峭虛設階狀部分分別形成於堆疊體LMs之四個端部處，類似於階狀部分Spf及SPs。
圖5B係自以此方式形成之階狀部分SP之最下階狀部之第三階狀部之一橫截面圖。更明確而言，圖5B及圖5B之後的圖5C至圖6B繪示稍後將成為字線WL或選擇閘極線SGS0及SGS1之層之階狀部分SP，其係堆疊體LMs之下層之組態之實例。
圖5B中繪示之橫截面由稍後形成之板觸點LI分離成兩個階狀部分SP。階狀部分SPs在Y方向上形成於各階狀部分SP之堆疊體LMs之一側上。
如圖5C中繪示，形成覆蓋階狀部分SP且到達堆疊體LMs之上表面之高度之絕緣層51，諸如氧化矽層。即，絕緣層51形成於由階狀部分SP、SPs及SPf圍繞之一研缽形區中。絕緣層51亦形成於具有其處分別形成虛設階狀部分之四個端部之堆疊體LMs之一周邊區中。
覆蓋堆疊體LMs之絕緣層52及絕緣層51進一步形成於堆疊體LMs之上表面及絕緣層51之上表面上。
如圖6A中繪示，穿透絕緣層52及51、堆疊體LMs、上源極線DSLb及中間絕緣層SCO且到達下源極線DSLa之複數個孔HLc形成於由階狀部分SP、SPs及SPf圍繞之研缽形區中。
如圖6B中繪示，孔HLc填充有絕緣層59。如上文描述，複數個柱狀部分HRc形成於階狀部分SP中。此時，複數個柱狀部分HRc亦形成於階狀部分SPf及SPs及安置於堆疊體LM之四個端部處之虛設階狀部分中。
接著，圖7Aa至圖9Bc繪示支柱PL及柱狀部分HRm如何形成。
圖7Aa至圖9Bc繪示稍後將成為記憶區MR之一區在Y方向上之一橫截面及包含階狀部分SP之一區在Y方向上之橫截面。即，圖7Aa至圖9Bc中之Aa至Ac係稍後將成為記憶區MR之區在Y方向上之橫截面圖，且圖7Aa至圖9Bc中之Ba至Bc繪示針對包含階狀部分SP之區在Y方向上之橫截面之對應於圖7Aa至圖9Bc中之Aa至Ac之處理。
更明確而言，圖7Aa至圖9Bc中之Ba至Bc繪示其中自堆疊體LMs之最上層之第二絕緣層NL構成階台表面之一橫截面，且繪示堆疊體LMs之稍後將成為選擇閘極線SGD0及SGD1之層之階狀部分SP，其係上層側之一組態之一實例。
如圖7Aa中繪示，在其中將形成記憶區MR之一區中，堆疊體LMs形成於下源極線DSLa、一中間犧牲層SCN及上源極線DSLb上方，且絕緣層52形成於堆疊體LMs上。中間犧牲層SCN包含氮化矽層或類似者，且稍後用一導電多晶矽層或類似者替換以變成中間源極線BSL。在此狀態中，形成穿透絕緣層52及堆疊體LMs且到達下源極線DSLa之複數個記憶孔MH。
如圖7Ab中繪示，在記憶孔MH中，形成其中塊絕緣層BK、電荷累積層CT及穿隧絕緣層TN依序自記憶孔MH之周邊外側堆疊之記憶層ME。記憶層ME亦形成於絕緣層52之上表面上。如上文描述，塊絕緣層BK及穿隧絕緣層TN係例如氧化矽層或類似者，且電荷累積層CT係例如氮化矽層或類似者。
如圖7Ac中繪示，諸如多晶矽層或非晶矽層之通道層CN形成於記憶層ME之內側上。通道層CN亦形成於絕緣層52之上表面上方，同時其間插置有記憶層ME。
此外，諸如氧化矽層之核心層CR填充通道層CN之另一內側。核心層CR亦形成於絕緣層52之上表面上方，同時其間插置有記憶層ME及通道層CN。
如圖7Ba中繪示，在階狀部分SP中，與針對記憶孔MH之圖7Aa之處理並行地形成穿透絕緣層52及51、自堆疊體LMs之最上層之第二絕緣層NL、上述第二絕緣層NL下方之各自層、上源極線DSL及中間絕緣層SCO且到達下源極線DSLa之複數個孔HLm。
如圖7Bb中繪示，與針對記憶孔MH之圖7Ab之處理並行，其中虛設層BKd、CTd及TNd依序自孔HLm之周邊外側堆疊之虛設層MEd形成於階狀部分SP之孔HLm中。虛設層MEd形成於亦在圍繞孔HLm之一區中之絕緣層52之上表面上。
如圖7Bc中繪示，與針對記憶孔MH之圖7Ac之處理並行，諸如多晶矽層或非晶矽層之虛設層CNd形成於虛設層MEd之內側上。虛設層CNd亦形成於圍繞孔HLm之絕緣層52之上表面上方，同時其間插置有虛設層MEd。
此外，諸如氧化矽層之虛設層CRd填充虛設層CNd之另一內側。虛設層CRd亦形成於圍繞孔HLm之絕緣層52之上表面上方，同時其間插置有虛設層MEd及CNd。
亦對稍後將成為選擇閘極線SGD0及SGD1之階台表面之階狀部分SPf之區及稍後將成為貫穿接觸區TP之堆疊體LMs之一區執行圖7Ba至圖7Bc中繪示之處理。此外，亦對堆疊體LMs之四個端部處之虛設階狀部分執行圖7Ba至圖7Bc中繪示之處理。
當執行圖6A及圖6B之處理時，經受圖7Aa至圖7Bc之處理之記憶區MR、階狀區SR中之堆疊體LMs之上層及貫穿接觸區TP由諸如一光阻劑層之一遮罩層保護。另外，當執行圖7Aa至圖7Bc之處理時，經受圖6A及圖6B之處理之階狀區SR中之堆疊體LMs之下層由諸如一光阻劑層之一遮罩層保護。
另外，可改變圖6A至圖7Bc之上述處理之處理順序。即，圖7Aa至圖7Bc之處理可在圖6A及圖6B之處理之前執行。替代地，圖6A至圖7Bc之一些處理可並行執行。舉例而言，記憶孔MH及孔HLm及HLc可共同形成。
此處，記憶孔MH及孔HLm及HLc可具有一錐形形狀或一弓形形狀。此時，在其中記憶孔MH及孔HLm及HLc共同形成之一情況中，在堆疊體LMs之堆疊方向上延伸於絕緣層51中之孔HLc比在堆疊體LMs之堆疊方向上延伸之記憶孔MH及孔HLm更可能具有一錐形形狀或一弓形形狀。此係因為作為一單個主體之絕緣層51 (諸如氧化矽層)之硬度不及其中複數個絕緣層NL及OL交替堆疊之堆疊體LMs。
另一方面，形成於階狀區SR中之堆疊體LMs之上層上之孔HLm在堆疊體LMs之堆疊方向上在絕緣層51中延伸相對較小距離。因此，可認為在稍後將成為貫穿接觸區TP之形成於堆疊體LMs中之孔HLm與形成於階狀區SR中之堆疊體LMs之上層上之孔HLm之間一孔呈錐形或弓形之程度並無太大差異。
如圖8Aa中繪示，回蝕絕緣層52之上表面上及記憶孔MH中之核心層CR。此時，記憶孔MH中之核心層CR之一部分藉由蝕刻核心層CR同時將底層通道層CN用作一停止層相對於通道層CN採取選擇性來凹入，因此一凹部DN形成於記憶孔MH之上端部處。此外，絕緣層52之上表面上之核心層CR經移除以暴露通道層CN。
如圖8Ab中繪示，回蝕絕緣層52之上表面上及記憶孔MH中之通道層CN。此時，藉由蝕刻通道層CN同時將底層記憶層ME用作一停止層相對於記憶層ME採取選擇性，記憶孔MH中之通道層CN之一部分向下回縮，且記憶孔MH之上端部處之凹部DN擴大。核心層CR之上端部在凹部DN之中心部分處突出。另外，絕緣層52之上表面上之通道層CN經移除以暴露記憶層ME。
如圖8Ac中繪示，回蝕絕緣層52之上表面上及記憶孔MH中之記憶層ME。此時，蝕刻量經調整使得底層絕緣層52不被移除。因此，記憶孔MH中之記憶層ME之一部分向下回縮，且記憶孔MH之上端部處之凹部DN進一步擴大。在凹部DN之中心部分處突出之核心層CR之上端部亦被移除，使得凹部DN之底面變成實質上平坦。另外，絕緣層52上之記憶層ME經移除以暴露絕緣層52。
圖8Aa至圖8Ac之處理經控制使得凹部DN之底面保持在絕緣層52中之高度位置處且在圖8Ac之處理之後未到達最上絕緣層NL。
如圖8Ba中繪示，圍繞孔HLm之絕緣層52之上表面上及孔HLm中之虛設層CRd在階狀部分SP中藉由針對記憶孔MH之圖8Aa之處理來回蝕，因此一凹部DNr形成於孔HLm之上端部處。此外，絕緣層52之上表面上之虛設層CRd經移除以暴露虛設層CNd。
如圖8Bb中繪示，圍繞孔HLm之絕緣層52之上表面上及孔HLm中之虛設層CNd藉由針對記憶孔MH之圖8Ab之處理來回蝕，因此孔HLm之上端部處之凹部DNr擴大。虛設層CRd之上端部在凹部DNr之中心部分處突出。另外，絕緣層52之上表面上之虛設層CNd經移除以暴露虛設層MEd。
如圖8Bc中繪示，圍繞孔HLm之絕緣層52之上表面上及孔HLm中之虛設層MEd藉由針對記憶孔MH之圖8Ac之處理來回蝕，因此孔HLm之上端部處之凹部DNr進一步擴大。在凹部DNr之中心部分處突出之虛設層CRd之上端部亦被移除，使得凹部DNr之底面變成實質上平坦。此外，絕緣層52上之虛設層MEd經移除以暴露絕緣層52。
如圖9Aa及圖9Ba中繪示，凹部DN及DNr之內部填充有一多晶矽層、一非晶矽層或類似者以分別形成帽蓋層CP及虛設層CPd。因此，支柱PL形成於稍後將成為記憶區MR之一區中。另外，柱狀部分HRm形成於階狀區SR中之堆疊體LMs之上層上。
如圖9Ab及圖9Bb中繪示，絕緣層52與帽蓋層CP及虛設層CPd之各者之上表面一起回蝕。因此，絕緣層52、帽蓋層CP及虛設層CPd之厚度減小。
如圖9Ac及圖9Bc中繪示，藉由回蝕減小之絕緣層52之厚度藉由另外堆疊絕緣層52來增大。因此，帽蓋層CP及虛設層CPd之上表面覆蓋有絕緣層52。然而，在此階段，支柱PL之通道層CN完全覆蓋有記憶層ME，且不連接至稍後將成為中間源極線BSL之中間犧牲層SCN。
另外，形成於階狀區SR中之堆疊體LMs之下層上之柱狀部分HRc之上表面藉由圖9Ab及圖9Bb以及圖9Ac及圖9Bc之處理來回蝕，且進一步覆蓋有絕緣層52。
注意，柱狀部分HRm係不促成半導體記憶裝置1之功能之一虛設組件。因此，柱狀部分HRm不必包含虛設層CPd，且不必對柱狀部分HRm執行圖9Ba之處理。在此情況中，柱狀部分HRm之凹部DNr可回填有例如絕緣層52或類似者。
接著，圖10A至圖12Bb繪示中間源極線BSL及字線WL如何形成。
類似於上述圖7Aa至圖9Bc中之Aa至Ac及類似者，圖10A至圖11C繪示稍後將成為記憶區MR之一區在Y方向上之一橫截面。
如圖10A中繪示，形成穿透絕緣層52、堆疊體LMs及上源極線DSLb且到達中間犧牲層SCN之一狹縫ST。狹縫ST亦沿著X方向延伸於堆疊體LMs中。
此時，狹縫ST可具有一錐形形狀或一弓形形狀。另外，歸因於其中複數個絕緣層NL及OL交替堆疊之堆疊體LMs與作為一單體之絕緣層51 (諸如氧化矽層)的硬度之間的差異，狹縫ST呈錐形或弓形的程度在覆蓋有絕緣層51之階狀區SR中變得更明顯。在階狀區SR中，狹縫ST呈錐形或弓形的程度朝向下層側上之階狀部分增加，其中狹縫ST在堆疊體LMs之堆疊方向上於絕緣層51中之一延伸距離增大。
如圖10B中繪示，一絕緣層55p經形成於在Y方向上面向彼此之狹縫ST的側壁上。
與圖10A及圖10B之處理並行，稍後將成為貫穿觸點C4之一接觸孔及稍後將成為板部分BR之一狹縫可係形成於貫穿接觸區TP中。
即，當形成圖10A中之狹縫ST時，形成穿透絕緣層52、堆疊體LMs及源極線SL且到達絕緣層50之一接觸孔。另外，穿透絕緣層52、堆疊體LMs及上源極線DSLb且到達中間絕緣層SCO之一狹縫經形成以便在Y方向上自相對側夾置接觸孔。
此外，當在圖10B中於狹縫ST之側壁上形成絕緣層55p時，一絕緣層係形成於接觸孔及狹縫之側壁及底面上。此後，諸如一非晶矽層之一犧牲層填充接觸孔中之絕緣層的另一內側，且保護接觸孔免受後續處理影響。
如圖10C中繪示，引起用於中間犧牲層SCN之諸如熱磷酸之一移除液體流過其側壁受絕緣層55p保護的狹縫ST，且移除經夾置於下源極線DSLa與上源極線DSLb之間的中間犧牲層SCN。
因此，一間隙層GPs係形成於下源極線DSLa與上源極線DSLb之間。此外，支柱PL之周邊外部中之記憶層ME的一部分被暴露於間隙層GPs中。此時，由於狹縫ST之側壁受絕緣層55p保護，因此亦抑制堆疊體LMs中絕緣層NL的移除。
如圖11A中繪示，適當引起一化學液體通過狹縫ST流動至間隙層GPs中以循序地分別移除暴露於間隙層GPs中之塊絕緣層BK、電荷累積層CT及穿隧絕緣層TN。因此，記憶層ME自支柱PL之側壁之一部分移除，且內側上之通道層CN之一部分暴露於間隙層GPs中。
如圖11B中繪示，例如，諸如非晶矽之一源氣體自其側壁受絕緣層55p保護之狹縫ST注入以用非晶矽或類似者填充間隙層GPs。另外，基板SB經受熱處理以多晶化填充間隙層GPs之非晶矽，藉此形成含有多晶矽或類似者之中間源極線BSL。
因此，支柱PL之通道層CN之一部分在側壁處經由中間源極線BSL連接至源極線SL。
如圖11C中繪示，狹縫ST之側壁上之絕緣層55p被一次移除。
較佳地，作為一虛設組件之柱狀部分HRm未與源極線SL電導通。如上文描述，在排除記憶區MR之階狀區SR、貫穿接觸區TP及類似者中，中間犧牲層SCN未安置於下源極線DSLa與上源極線DSLb之間，且中間絕緣層SCO安置於下源極線DSLa與上源極線DSLb之間。因此，在圖10A至圖11C之處理中，在階狀區SR、貫穿接觸區TP及類似者中，不執行中間犧牲層SCN之移除、柱狀部分HRm之虛設層MEd之移除、中間源極線BSL之形成及類似者。
圖12Aa至圖12Bb繪示稍後將成為記憶區MR之一區在Y方向上之一橫截面及稍後將成為貫穿接觸區TP之一區在Y方向上之一橫截面。即，圖12Aa及圖12Ab係稍後將成為記憶區MR之區在Y方向上之橫截面圖，類似於上述圖10A至圖11C及類似者。圖12Ba及圖12Bb繪示稍後將成為貫穿接觸區TP之區在Y方向上之橫截面，同時展示分別對應於圖12Aa及圖12Ab之處理。
如圖12Aa中繪示，例如，引起用於絕緣層NL之諸如熱磷酸之一移除液體自狹縫ST流動至堆疊體LMs中，狹縫ST之側壁上之絕緣層55p已自狹縫ST移除以移除堆疊體LMs之絕緣層NL。因此，形成包含藉由移除絕緣層OL之間的絕緣層NL來獲得之複數個間隙層GP之一堆疊體LMg。
如圖12Ba中繪示，在稍後將成為貫穿接觸區TP之區中，絕緣層57形成於側壁及底面上，且形成其中絕緣層57之內側填充有一犧牲層23s之一接觸孔C4s。另外，各自具有其上形成一絕緣層58之側壁及底面之狹縫BRs經形成以便在Y方向上自相對側夾置接觸孔C4s。
亦在處於此一狀態之貫穿接觸區TP中，絕緣層NL藉由在記憶區MR中進行上述處理來移除，因此形成包含複數個間隙層GP之堆疊體LMg。然而，由於其中形成接觸孔C4s之一區由在Y方向上自相對側夾置區之狹縫BRs遮蔽，因此用於絕緣層NL之移除液體不流動至該區中。因此，在此區中，維持絕緣層OL之間的絕緣層NL。
注意，包含複數個間隙層GP之堆疊體LMg具有一易碎結構。在記憶區MR中，複數個支柱PL支撐此一易碎堆疊體LMg。複數個柱狀部分HRc將堆疊體LMg支撐於階狀區SR中之堆疊體LMs之下層上。複數個柱狀部分HRm將堆疊體LMg支撐於階狀區SR之堆疊體LMs之上層上及貫穿接觸區TP中。複數個柱狀部分HRm及HRc亦將堆疊體LMg支撐於堆疊體LMg在X方向及Y方向上之相對端部處之虛設階狀部分中。
支柱PL及柱狀部分HRm及HRc之此一支撐結構抑制剩餘絕緣層OL彎曲及堆疊體LMg變形及塌縮。
另外，如上文描述，在夾置於狹縫BRs之間且未自其移除絕緣層NL之絕緣部分NR中，維持堆疊體LMs之強度，而無需安置柱狀部分HRm及HRc之任何者。
如圖12Ab及圖12Bb中繪示，諸如鎢或鉬之一導電材料之一源氣體自狹縫ST注入至堆疊體LMg中，且堆疊體LMg之間隙層GP填充有該導電材料以形成複數個字線WL。因此，形成其中複數個字線WL及複數個絕緣層OL逐一交替堆疊之堆疊體LM。另外，選擇閘極線SGS0及SGS1形成於最下字線WL下方，同時其間插置有絕緣層OL。
然而，在其中絕緣層NL保留之區中，未形成字線WL及類似者，且形成其中複數個絕緣層NL及複數個絕緣層OL交替堆疊之絕緣部分NR。
如上文描述，自中間犧牲層SCN形成中間源極線BSL之處理及自絕緣層NL形成字線WL之處理亦被稱為替換處理。
在形成字線WL及類似者之替換處理中，在堆疊體LMs之絕緣層NL透過狹縫ST移除之後，含有諸如氧化鋁之一金屬氧化物之一層可在用導電材料填充間隙層GP之前形成於間隙層GP之內壁上。在此情況中，含有一金屬氧化物之層在堆疊體LM之堆疊方向上形成於絕緣層OL之上表面及下表面上。另外，含有用於抑制鎢、鉬或類似者擴散至其他層中之諸如鈦、氮化鈦、鉭或氮化鉭之一障壁金屬之一層可進一步插置於含有一金屬氧化物之此一層與諸如鎢或鉬之導電材料之間。
此處，在圖12Ab及圖12Bb中，一導電層24形成於最上字線WL上方，同時其間插置有絕緣層OL。導電層24藉由形成下文描述之隔離層SHE來圖案化成選擇閘極線SGD。
圖13Aa至圖13Bc繪示隔離層SHE如何形成。圖13Aa至圖13Ac繪示記憶區MR在Y方向上之一橫截面，其係不同於圖12Aa、12Ab及類似者中之橫截面之一橫截面。類似於圖7Aa至圖9Bc之Ba至Bc，圖13Ba至圖13Bc繪示包含階狀部分SP之區在Y方向上之橫截面，同時展示對應於圖13Aa至圖13Ac之處理。
如圖13Aa中繪示，在目前為止之處理中，複數個支柱PL以一預定週期形成於記憶區MR中。
如圖13Ab中繪示，形成穿透絕緣層52及對應於堆疊體LM中之上層之導電層24且實質上在X方向上延伸於堆疊體LM中之一凹槽TR。此處，由於實施例之半導體記憶裝置1包含兩個選擇閘極線SGD0及SGD1，因此凹槽TR穿透對應於最上層及第二最上層之導電層24且到達直接在第二最上導電層24下方之絕緣層OL。
另外，在圖13Ab中繪示之實例中，凹槽TR直接形成於以一預定週期配置之複數個支柱PL中之一個支柱PL上方。此係因為支柱PL亦可配置於其中形成隔離層SHE之位置處，使得配置支柱PL之週期在形成複數個支柱PL時維持。
在此情況中，支柱PL之部分或全部上結構消失在凹槽TR，且一有效記憶單元MC未形成於此一支柱PL中。因此，其中形成凹槽TR之支柱PL變成不促成半導體記憶裝置1之功能之一虛設支柱PLd。
如圖13Ac中繪示，凹槽TR填充有一絕緣層，諸如氧化矽層。因此，隔離層SHE經形成使得字線WL上方之導電層24被圖案化成選擇閘極線SGD0及SGD1。
圖13Ba繪示在Y方向上遠離階狀部分SPs之階狀部分SP之中心附近。
如圖13Bb中繪示，與在記憶區MR中進行圖13Ab之處理並行，穿透絕緣層52及51及對應於堆疊體LM之第二最上層之導電層24且實質上在X方向上延伸於堆疊體LM中之一凹槽TR形成於階狀部分SP中。
如圖13Bc中繪示，與在記憶區MR中進行圖13Ac之處理並行，階狀部分SP之凹槽TR亦填充有一絕緣層。因此，隔離層SHE亦形成於階狀部分SP中，使得字線WL上方之導電層24被圖案化成選擇閘極線SGD1。
此後，觸點CC形成於階狀區SR中。即，穿透絕緣層52及51且到達構成階狀部分SP之各自階狀部之字線WL及選擇閘極線SGD及SGS以及階狀部分SPf之選擇閘極線SGD之各者之複數個接觸孔共同形成，且絕緣層56及導電層22 (參閱圖2A)形成於接觸孔中。
另外，在觸點CC形成於階狀部分SP及SPf中之後或在觸點CC形成之前，貫穿觸點C4形成於貫穿接觸區TP中。即，移除接觸孔C4s中之犧牲層23s及接觸孔C4s之底面上之絕緣層57，且導電層23 (參閱圖2B)填充接觸孔C4s之側壁上之絕緣層57之內側。因此，形成經由絕緣層50中之下層佈線D2連接至周邊電路CUA之貫穿觸點C4。
另外，絕緣層55在形成貫穿觸點C4之前之一時序或在形成貫穿觸點C4時形成於狹縫ST之側壁上，且絕緣層55之內側填充有導電層21以形成將成為源極線觸點之板觸點LI。然而，絕緣層55及類似者可填充狹縫ST而不形成導電層21，且可形成不用作源極線觸點之一板部件。
另外，絕緣層53形成於絕緣層52上，且形成穿透絕緣層53且連接至板觸點LI、貫穿觸點C4及觸點CC之各者之插塞V0。另外，形成穿透絕緣層53及52且連接至支柱PL之插塞CH。此外，絕緣層54形成於絕緣層53上，且形成分別連接至插塞V0及CH之上層佈線MX、位元線BL及類似者。
舉例而言，插塞V0及CH、上層佈線MX、位元線BL及類似者可藉由使用一雙鑲嵌法或類似者來共同形成。
實施例之半導體記憶裝置1如上文描述般製造。
在製造諸如三維非揮發性記憶體之一半導體記憶裝置之一程序中，其中堆疊導電層及絕緣層之一堆疊體可藉由用導電層替換該堆疊體中之犧牲層來形成。在此情況中，為在替換期間支撐包含複數個間隙層之易碎堆疊體，例如，柱狀部分可配置於除一記憶區之外之一區中。柱狀部分具有例如其中諸如氧化矽層之一絕緣層填充穿透堆疊體之一孔之一結構。
然而，在其中柱狀部分由一絕緣層或類似者形成之一情況中，包含於柱狀部分中之絕緣層可歸因於一後續製程中之熱處理而縮減。另外，歸因於複數個柱狀部分之縮減，其中配置此等柱狀部分之整個區可如相較於諸如記憶區之其他區在堆疊體之一堆疊方向上下沉。即，在製造中間半導體記憶裝置之上表面具有不均勻性。
當此下沉發生時，例如，在一些情況中在使用一微影技術或類似者進行處理時不聚焦下沉區且不執行適當暴露。另外，例如，在自堆疊體之上表面移除填充一孔、一凹槽或類似者之一金屬材料之拋光處理中，可在其中已發生下沉之一區中產生金屬材料之一拋光殘餘物。
因此，例如，可設想用具有比氧化矽層或類似者更高之一楊氏模量之一更硬材料形成柱狀部分。在此情況中，例如，若柱狀部分具有相同於包含具有一高楊氏模量之一通道層或類似者之一支柱之層結構之層結構，則柱狀部分及支柱可共同形成，此很方便。
然而，在其中柱狀部分具有相同於支柱之層結構之層結構之一情況中，可發生下文描述之另一問題。
即，針對支柱之一電荷累積層，可使用相同於在形成包含複數個導電層之堆疊體時替換之犧牲層之材料種類。在其中對應於電荷累積層之氮化物層或類似者包含於柱狀部分中之一情況中，一狹縫及柱狀部分有可能彼此接觸且柱狀部分之氮化物層在形成狹縫用於在堆疊體中執行替換時暴露於該狹縫中。在此情況中，當替換處理透過狹縫執行時，柱狀部分之甚至氮化物層經由經暴露部分用導電層替換，因此複數個字線之間的一耐壓可能不足。
根據實施例之半導體記憶裝置1，包含：柱狀部分HRc，其在堆疊方向上在階狀區SR中在堆疊體LM之堆疊方向上與階狀部分SP重疊之位置處延伸，包含絕緣層59，且具有不同於支柱PL之層結構之一層結構；及柱狀部分HRm，其在堆疊方向上延伸於貫穿接觸區TP中之堆疊體LM中且具有相同於支柱PL之層結構之層結構。
如上文描述，板觸點LI之錐形形狀或弓形形狀在覆蓋階狀區SR之絕緣層51中比在堆疊體LM中更顯著。出於此原因，僅包含絕緣層59之柱狀部分HRc安置於階狀區SR中，其中板觸點LI之寬度顯著加寬且與板觸點LI接觸之風險更高，使得可容許與板觸點LI接觸。
另一方面，在具有字線WL及絕緣層OL或絕緣層NL及絕緣層OL之堆疊結構之貫穿接觸區TP中，抑制板觸點LI之寬度增大，且與板觸點LI接觸之風險很低。因此，具有相同於支柱PL之層結構之柱狀部分HRm安置於貫穿接觸區TP中，使得可抑制堆疊體LM下沉，同時避免與板觸點LI接觸。
根據實施例之半導體記憶裝置1，柱狀部分HRm包含在堆疊體LM之堆疊方向上延伸於堆疊體LM中之虛設層CRd、覆蓋虛設層CRd之側壁之虛設層CNd及覆蓋虛設層CNd之側壁之虛設層MEd。
即使在具有一高楊氏模量之一半導體層中，例如，當半導體層之體積增大時，可因熱處理而發生集聚。由於虛設層CRd經安置為柱狀部分HRm之核心材料且覆蓋有薄虛設層CNd，因此有可能抑制虛設層CNd集聚且進一步抑制堆疊體LM下沉。
根據實施例之半導體記憶裝置1，隔離層SHE將複數個導電層之一或多者分離成複數個閘極選擇線SGD之區段，且柱狀部分HRm進一步安置於與其中由隔離層SHE穿透之選擇閘極線SGD0及SGD1經處理成一階狀形狀之一部分重疊之一位置處。
如上文描述，在堆疊體LM之堆疊方向上在絕緣層51中之延伸距離愈大，板觸點LI、柱狀部分HRm或類似者愈有可能趨向於具有一更明顯錐形或弓形形狀，且此等組件之間的接觸風險亦提高。
因此，在階狀部分SP及SPf中，柱狀部分HRm安置於由在組件之間具有一低接觸風險之選擇閘極線SGD形成之階狀部分中，且柱狀部分HRc安置於在組件之間具有一高接觸風險之字線WL之下層之一階狀部分中。因此，可進一步抑制堆疊體LM下沉，同時避免板觸點LI與柱狀部分HRm之間接觸。
根據實施例之半導體記憶裝置1，包含於一個塊區BLK中之階狀部分SP及包含於在Y方向上鄰近於塊區BLK之塊區BLK中之絕緣部分NR在Y方向上並排配置，同時其間插置有板觸點LI。
因此，貫穿接觸區TP夾置階狀區SR，其中柱狀部分HRc在Y方向上自相對側安置於字線WL或類似者之下層之階狀部分中。因此，階狀區SR亦可由貫穿接觸區TP之柱狀部分HRm支撐，使得可進一步抑制階狀區SR中之下沉。 (第一及第二修改實例)
在上述實施例中，柱狀部分HRm及HRc一起安置於階狀區SR中。可適當地調整柱狀部分HRm及HRc在階狀區SR中之配置。
舉例而言，在其中板觸點LI與柱狀部分HRm之間的接觸風險歸因於柱狀部分HRm及HRc之配置密度、絕緣層51之硬度或類似者而不十分高之一情況中或在其中堆疊體LM之下沉更顯著之一情況中，可增大其中柱狀部分HRm配置於階狀區SR中之區。
另一方面，例如，在其中與板觸點LI之接觸風險很高之一情況中或在其中堆疊體LM之下沉不那麼顯著之一情況中，可增大其中柱狀部分HRc配置於階狀區SR中之區。
接著，根據實施例之第一及第二修改實例之半導體記憶裝置2及3將參考圖14A至圖17描述。在第一及第二修改實例之半導體記憶裝置2及3中，柱狀部分HRm及HRc在階狀區SR2及SR3中之配置不同於上述實施例之配置。在下文中，相同參考符號被給予相同於上述實施例之組件之組件，且可省略其描述。
圖14A至圖14C係包含具有Y方向上之根據實施例之第一修改實例之半導體記憶裝置2中之不同層之一階狀部分SP2的橫截面圖。
圖14A繪示其中一選擇閘極線SGD1構成一階台表面之一橫截面。即，圖14A對應於上述實施例之圖3A且繪示選擇閘極線SGD0及SGD1之層之階狀部分SP2，其係堆疊體LM之上層之一組態之一實例。
如圖14A中繪示，複數個柱狀部分HRm安置於其中選擇閘極線SGD1構成階狀區SR2中之階台表面之一區中。如上文描述，在第一修改實例之半導體記憶裝置2中，如同上述實施例，柱狀部分HRm安置於其中選擇閘極線SGD0及SGD1之層經處理成在一階狀區SR2之階狀部分SP2中呈一階狀形狀之一區中。此同樣適用於在X方向上面向階狀部分SP2且對應於上述階狀部分SPf之一階狀部分。
圖14B繪示其中自堆疊體LM之最下字線WL之第四字線WL構成階台表面的一橫截面。即，圖14B對應於上述實施例之圖3B且繪示複數個字線WL當中之階狀部分SP2之上層之一組態的一實例。
如圖14B中繪示，複數個柱狀部分HRm配置於其中上層側上之字線WL構成階狀區SR2中之階台表面之一區中。如上文描述，在第一修改實例之半導體記憶裝置2中，不同於上述實施例，柱狀部分HRm亦安置於其中上層側上之字線WL經處理成在階狀部分SP2中呈階狀形狀之一區中。此同樣適用於對應於上述階狀部分SPf之一階狀部分。
圖14C繪示其中堆疊體LM之最下字線WL構成階台表面之一橫截面。即，圖14C對應於上述實施例之圖3C且繪示階狀部分SP2中之複數個字線WL當中之選擇閘極線SGS0及SGS1及下字線WL之層之一組態的一實例。
如圖14C中繪示，複數個柱狀部分HRc配置於其中下層側上之字線WL構成階狀區SR2中之階台表面之一區中。如上文描述，在第一修改實例之半導體記憶裝置2中，如同上述實施例，柱狀部分HRc安置於其中下層側上之字線WL及選擇閘極線SGS0及SGS1之層經處理成在階狀部分SP2中呈一階狀形狀之一區中。此同樣適用於對應於上述階狀部分SPf之一階狀部分。
圖15係繪示根據實施例之第一修改實例之半導體記憶裝置2之階狀區SR2及一貫穿接觸區TP中之柱狀部分HRm及HRc之配置的一示意性平面圖。即，圖15對應於上述實施例之圖4A。
如圖15中繪示，在半導體記憶裝置2之階狀區SR2及貫穿接觸區TP中，複數個柱狀部分HRc安置於其中複數個字線WL及選擇閘極線SGS0及SGS1之下層在階狀區SR2中之階狀部分SP2及在X方向上面向階狀部分SP2之階狀部分中具有一階狀形狀同時避免干擾板觸點LI及觸點CC的一部分中。
在半導體記憶裝置2之階狀區SR2及貫穿接觸區TP中，柱狀部分HRm安置於除上述之外之堆疊體LM之一區中。即，柱狀部分HRm在X方向上安置於對應於其中選擇閘極線SGD0及SGD1及複數個字線WL之上層側經處理成在階狀部分SP2及在X方向上面向階狀部分SP2之階狀部分中呈一階狀形狀之一部分的一區中及排除貫穿接觸區TP之一絕緣部分NR之一區中，同時避免干擾板觸點LI及觸點CC。
注意，複數個柱狀部分HRm及HRc亦可分散地配置於堆疊體LM在X方向及Y方向上之相對端部處之虛設階狀部分中。在此情況中，柱狀部分HRm可安置於其中堆疊體LM之選擇閘極線SGD0及SGD1及複數個字線WL之上層側構成虛設階狀部分中之階台表面之一部分中。此外，在虛設階狀部分中，柱狀部分HRc可安置於其中堆疊體LM之複數個字線WL及選擇閘極線SGS0及SGS1之下層構成階台表面之一部分中。
根據第一修改實例之半導體記憶裝置2，柱狀部分HRm亦安置於與其中複數個字線WL當中之在堆疊體LM之堆疊方向上與選擇閘極線SGD1連續之一或多個字線WL經處理成一階狀形狀之一部分重疊的一位置處。因此，可進一步抑制階狀區SR2中堆疊體LM之下沉。
複數個字線WL之上層側與下層側之間的分割可根據板觸點LI與柱狀部分HRm之間的接觸風險之等級、堆疊體LM之下沉程度或類似者來適當判定。
圖16A至圖16C係包含具有Y方向上之根據實施例之第二修改實例之半導體記憶裝置3中之不同層之一階狀部分SP3的橫截面圖。
圖16A繪示其中一選擇閘極線SGD1構成階台表面之一橫截面。即，圖16A對應於上述實施例之圖3A且繪示選擇閘極線SGD0及SGD1之層之階狀部分SP3，其係堆疊體LM之上層之一組態之一實例。
如圖16A中繪示，複數個柱狀部分HRc安置於其中選擇閘極線SGD1構成階狀區SR3中之階台表面之一區中。如上文描述，在第二修改實例之半導體記憶裝置3中，不同於上述實施例，柱狀部分HRc安置於其中選擇閘極線SGD0及SGD1之層經處理成在階狀區SR3中呈一階狀形狀之一區中。
圖16B繪示其中自堆疊體LM之最下字線WL之第四字線WL構成階台表面之一橫截面。即，圖16B對應於上述實施例之圖3B且繪示複數個字線WL當中之階狀部分SP3之上層之一組態的一實例。
如圖16B中繪示，複數個柱狀部分HRc配置於其中上層側上之字線WL構成階狀區SR3中之階台表面之一區中。如上文描述，在第二修改實例之半導體記憶裝置3中，如同上述實施例，柱狀部分HRc亦安置於其中上層側上之字線WL經處理成在階狀區SR3中呈階狀形狀之一區中。
圖16C繪示其中堆疊體LM之最下字線WL構成階台表面之一橫截面。即，圖16C對應於上述實施例之圖3C且繪示階狀部分SP3中之複數個字線WL當中之選擇閘極線SGS0及SGS1及下字線WL之層之一組態的一實例。
如圖16C中繪示，複數個柱狀部分HRc配置於其中下層側上之字線WL構成階狀區SR3中之階台表面之一區中。如上文描述，在第二修改實例之半導體記憶裝置3中，如同上述實施例，柱狀部分HRc亦安置於其中下層側上之字線WL及選擇閘極線SGS0及SGS1經處理成在階狀區SR3中呈一階狀形狀之一區中。
圖17係繪示根據實施例之第二修改實例之半導體記憶裝置3之階狀區SR3及一貫穿接觸區TP中柱狀部分HRm及HRc之配置的一示意性平面圖。即，圖17對應於上述實施例之圖4A。
如圖17中繪示，在其中複數個字線WL及選擇閘極線SGD及SGS在半導體記憶裝置3之階狀區SR3及貫穿接觸區TP當中具有一階狀形狀之階狀區SR3中，安置複數個柱狀部分HRc，同時避免干擾板觸點LI及觸點CC。
在半導體記憶裝置3之階狀區SR3及貫穿接觸區TP中，柱狀部分HRm安置於除上述之外之堆疊體LM之一區中。即，柱狀部分HRm不安置於階狀區SR3中，而係安置於排除一絕緣部分NR同時避免干擾板觸點LI之貫穿接觸區TP之一區中。
注意，複數個柱狀部分HRc亦可分散地配置於堆疊體LM在X方向及Y方向上之相對端部處之虛設階狀部分中。
根據第二修改實例之半導體記憶裝置3，複數個柱狀部分HRc分散地配置於整個階狀區SR3上方。因此，可抑制堆疊體LM之下沉，同時容許在整個階狀區SR3中板觸點LI與柱狀部分HRc之間接觸。 (第三修改實例)
在上述實施例或第一及第二修改實例之組態中，無論階狀區SR、SR2及SR3或貫穿接觸區TP為何，柱狀部分HRc可安置於靠近板觸點LI之一區中。圖18繪示其中柱狀部分HRc基於第二修改實例中之柱狀部分HRm及HRc之配置來進一步配置於一板觸點LI附近的一實例。
圖18係繪示根據實施例之一第三修改實例之半導體記憶裝置4之一階狀區SR4及一貫穿接觸區TP4中之柱狀部分HRm及HRc之配置的一示意性平面圖。即，圖18對應於上述實施例之圖4A。在下文中，相同參考符號被給予相同於上述實施例之組件之組件，且可省略其描述。
如圖18中繪示，在半導體記憶裝置4中，柱狀部分HRc在X方向上安置於靠近階狀區SR4之整個區及貫穿接觸區TP4上方之板觸點LI之位置處。換言之，在分散地配置於階狀區SR4及貫穿接觸區TP4中之柱狀部分HRm及HRc當中，一或多列柱狀部分HRc鄰近於板觸點LI配置。
在根據第三修改實例之半導體記憶裝置4中，可進一步降低與板觸點LI接觸之風險。 (其他修改實例)
在上述實施例及第一至第三修改實例中，階狀部分SP、SP2及SP3及類似者安置於堆疊體LM之中心部分中，同時由記憶區MR夾置。然而，例如，觸點CC可在堆疊體LM之X方向上安置於一側或相對側上之一階狀部分中以具有抽出字線WL或類似者之一功能。亦在此情況中，可應用上述實施例及第一至第三修改實例之柱狀部分HRm及HRc及類似者之組態。
根據上述實施例及第一至第三修改實例，支柱PL連接至通道層CN之側面上之源極線SL，但不限於此。舉例而言，支柱可藉由移除支柱之底面上之記憶層而在通道層之下端部處連接至源極線。
另外，在上述實施例及第一至第三修改實例中，絕緣層NL及OL經交替堆疊以形成堆疊體LMs。然而，堆疊體LMs可形成於複數個階層中，且在此情況中，每當形成用於一個階層之堆疊體LMs時，可分階段形成支柱PL、柱狀部分HRm及HRc、階狀部分SP、SP2及SP3及類似者。因此，可進一步增加堆疊字線WL之數目。
在上述實施例及第一至第三修改實例中，周邊電路CUA安置於堆疊體LM下方。然而，周邊電路CUA可安置於堆疊體LM上方或相同於堆疊體LM之階層中。
在其中周邊電路CUA安置於堆疊體LM上方之一情況中，例如，周邊電路CUA可形成於不同於其上形成堆疊體LM之基板之一半導體基板上，且其上形成周邊電路CUA之半導體基板可接合至堆疊體LM之上表面。關於此組態，堆疊體LM亦可形成於除半導體基板之外之一基板上。在此情況中，在多晶矽層或類似者作為源極線形成於基板上之後，堆疊體LM可形成於源極線上方。
在其中周邊電路CUA安置於相同於堆疊體LM之階層中之一情況中，堆疊體LM可形成於其上形成周邊電路CUA之半導體基板上方不同於周邊電路CUA之一位置處。關於此組態，堆疊體LM可藉由使雜質擴散至半導體基板之表面層中及使用半導體基板之部分作為源極線來形成於半導體基板上方。在此情況中，半導體記憶裝置不必包含貫穿接觸區TP。
雖然已描述某些實施例，但此等實施例僅藉由實例來呈現且不旨在限制本發明之範圍。實際上，本文中描述之新穎實施例可以各種其他形式體現；此外，可在不背離本發明之精神之情況下對本文中描述之實施例作出各種省略、替代及形式改變。隨附發明申請專利範圍及其等效物旨在涵蓋如落在本發明之範圍及精神內之此等形式或修改。 相關申請案之交叉參考
本申請案係基於且主張2021年12月17日申請之日本專利申請案第2021-204989號的優先權權利，該日本專利申請案之全部內容係以引用的方式併入本文中。
1:半導體記憶裝置 2:半導體記憶裝置 3:半導體記憶裝置 4:半導體記憶裝置 21:導電層 22:導電層 23:導電層 23s:犧牲層 24:導電層 49:絕緣層 50:絕緣層 51:絕緣層 52:絕緣層 53:絕緣層 54:絕緣層 55:絕緣層 55p:絕緣層 56:絕緣層 57:絕緣層 58:絕緣層 59:絕緣層 BK:塊絕緣層 BKd:虛設層 BL:位元線 BLK:塊區 BR:板部分 BRs:狹縫 BSL:中間源極線 C4:貫穿觸點 C4s:接觸孔 CC:觸點 CH:插塞 CN:通道層 CNd:虛設層 CP:帽蓋層 CPd:虛設層 CR:核心層 CRd:虛設層 CT:電荷累積層 CTd:虛設層 CUA:周邊電路 D2:下層佈線 DN:凹部 DNr:凹部 DSLa:下源極線 DSLb:上源極線 GP:間隙層 GPs:間隙層 HLc:孔 HLm:孔 HRc:柱狀部分 HRm:柱狀部分 LI:板觸點 LM:堆疊體 LMg:堆疊體 LMs:堆疊體 MC:記憶單元 ME:記憶層 MEd:虛設層 MH:記憶孔 MR:記憶區 MX:上層佈線 NL:絕緣層 NR:絕緣部分 OL:絕緣層 OP:開口 PL:支柱 PLd:虛設支柱 SB:基板 SCN:中間犧牲層 SCO:中間絕緣層 SGD:選擇閘極線 SGD0:選擇閘極線 SGD1:選擇閘極線 SGS:選擇閘極線 SGS0:選擇閘極線 SGS1:選擇閘極線 SHE:隔離層 SL:源極線 SP:階狀部分 SP2:階狀部分 SP3:階狀部分 SPf:階狀部分 SPs:階狀部分 SR:階狀區 SR2:階狀區 SR3:階狀區 SR4:階狀區 ST:狹縫 STD:選擇閘極 STS:選擇閘極 TN:穿隧絕緣層 TNd:虛設層 TP:貫穿接觸區/貫穿觸點 TP4:貫穿接觸區 TR:凹槽/電晶體 V0:插塞 WL:字線
圖1A及圖1B係繪示根據一實施例之一半導體記憶裝置之一示意性組態實例之視圖； 圖2A至圖2E係繪示根據實施例之半導體記憶裝置之一組態之一實例之橫截面圖； 圖3A至圖3C係包含具有Y方向上之根據實施例之半導體記憶裝置中之不同層之一階狀部分的橫截面圖； 圖4A及圖4B係繪示根據實施例之半導體記憶裝置之一階狀區及一貫穿接觸區中之柱狀部分之配置的示意性平面圖； 圖5A至圖5C係循序地繪示根據實施例之用於製造半導體記憶裝置之一方法之一程序之一部分的視圖； 圖6A及圖6B係循序地繪示根據實施例之用於製造半導體記憶裝置之方法之程序之一部分的視圖； 圖7Aa至圖7Bc係循序地繪示根據實施例之用於製造半導體記憶裝置之方法之程序之一部分的視圖； 圖8Aa至圖8Bc係循序地繪示根據實施例之用於製造半導體記憶裝置之方法之程序之一部分的視圖； 圖9Aa至圖9Bc係循序地繪示根據實施例之用於製造半導體記憶裝置之方法之程序之一部分的視圖； 圖10A至圖10C係循序地繪示根據實施例之用於製造半導體記憶裝置之方法之程序之一部分的視圖； 圖11A至圖11C係循序地繪示根據實施例之用於製造半導體記憶裝置之方法之程序之一部分的視圖； 圖12Aa至圖12Bb係循序地繪示根據實施例之用於製造半導體記憶裝置之方法之程序之一部分的視圖； 圖13Aa至圖13Bc係循序地繪示根據實施例之用於製造半導體記憶裝置之方法之程序之一部分的視圖； 圖14A至圖14C係包含具有Y方向上之根據實施例之一第一修改實例之一半導體記憶裝置中之不同層之一階狀部分的橫截面圖； 圖15係繪示根據實施例之第一修改實例之半導體記憶裝置之一階狀區及一貫穿接觸區中之柱狀部分之配置的一示意性平面圖； 圖16A至圖16C係包含具有Y方向上之根據實施例之一第二修改實例之一半導體記憶裝置中之不同層之一階狀部分的橫截面圖； 圖17係繪示根據實施例之第二修改實例之半導體記憶裝置之一階狀區及一貫穿接觸區中之柱狀部分之配置的一示意性平面圖；及 圖18係繪示根據實施例之一第三修改實例之一半導體記憶裝置之一階狀區及一貫穿接觸區中之柱狀部分之配置的一示意性平面圖。
1:半導體記憶裝置
49:絕緣層
50:絕緣層
C4:貫穿觸點
CC:觸點
CUA:周邊電路
MR:記憶區
PL:支柱
SB:基板
SL:源極線
SR:階狀區
TP:貫穿接觸區/貫穿觸點
TR:電晶體
WL:字線

Claims (20)

  1. 一種半導體記憶裝置，其包括： 一第一堆疊體，其包含逐一交替堆疊之複數個導電層及複數個第一絕緣層，且包含以與該複數個導電層之一堆疊方向相交之一第一方向上配置之一記憶區、一階狀區及一連接區； 一接觸部分，其經安置於該連接區中，且使經安置於該第一堆疊體上方及下方之結構彼此電連接； 複數個第一支柱，其等係安置於該記憶區中，於該堆疊方向上延伸於該第一堆疊體中，且在與該複數個導電層之至少一部分的各相交點處形成一記憶單元； 複數個第二支柱，其等包含一第二絕緣層，具有不同於該等第一支柱之一層結構的一層結構，且在該堆疊方向上延伸於與經安置於該階狀區中之一階狀部分重疊的一位置中，在該堆疊方向上，該複數個導電層經處理成在該階狀部分中呈一階狀形狀；及 複數個第三支柱，其等在該堆疊方向上延伸於該第一堆疊體中且具有相同於該等第一支柱之該層結構的一層結構，該複數個第三支柱之至少一部分係安置於該連接區中。
  2. 如請求項1之半導體記憶裝置，其中 該複數個第二支柱之各者具有該第二絕緣層之一單層結構，且 該複數個第三支柱之各者包含 一絕緣體之一核心材料，其在該堆疊方向上延伸， 一半導體層，其覆蓋該核心材料之一側壁，及 一第三絕緣層，其覆蓋該半導體層之一側壁，且含有不同於該第二絕緣層之材料種類之一材料種類。
  3. 如請求項2之半導體記憶裝置，其中 該第二絕緣層係氧化物層，且 該第三絕緣層包含氧化物層及氮化物層。
  4. 如請求項1之半導體記憶裝置，其中 該複數個第二支柱係安置於與該階狀部分重疊之該位置中，以與其中該複數個導電層當中之該第一堆疊體之下導電層之經處理成該階狀形狀的一部分重疊， 對應於該複數個第三支柱之該至少部分之該複數個第三支柱的一第一部分係安置於該連接區中，且 該複數個第三支柱的一第二部分係安置於與該階狀部分重疊之該位置中，以與其中該複數個導電層當中之該第一堆疊體之上導電層之經處理成該階狀形狀的一部分重疊，且在該堆疊方向上延伸。
  5. 如請求項4之半導體記憶裝置，進一步包括 一隔離層，其在該堆疊方向上穿透該複數個導電層當中的一最上導電層，或穿透該最上導電層及該複數個導電層當中之與該最上導電層連續的一或多個導電層，且在與該堆疊方向及該第一方向相交之一第二方向上選擇性隔離該複數個導電層當中的一或多個上導電層，其中 該複數個第三支柱之該第二部分經安置以與其中由該隔離層穿透之該一或多個上導電層之經處理成該階狀形狀的一部分重疊。
  6. 如請求項5之半導體記憶裝置，其中 該複數個第三支柱之一第三部分係安置於與該階狀部分重疊之該位置中，以與其中該複數個導電層當中之經定位於該一或多個上導電層下方且在該堆疊方向上與該一或多個上導電層之一最下導電層連續之一或多個導電層之經處理成該階狀形狀的一部分重疊，且在該堆疊方向上延伸。
  7. 如請求項4之半導體記憶裝置，其中 該接觸部分包含一第二堆疊體，其包含逐一交替堆疊之複數個第四絕緣層及該複數個第一絕緣層，且當自該堆疊方向觀看時，係由其中該等第三支柱經分散地配置的該第一堆疊體圍繞。
  8. 如請求項7之半導體記憶裝置，其中 該接觸部分進一步包含複數個貫穿觸點，該複數個貫穿觸點在該堆疊方向上延伸於該第二堆疊體中，且電連接經安置於該第一堆疊體上方及下方之該結構，且 該等第二及第三支柱之任何者不被安置於該等貫穿觸點之間。
  9. 如請求項1之半導體記憶裝置，其中 該複數個第二支柱係分散地配置於該整個階狀區上方。
  10. 如請求項1之半導體記憶裝置，進一步包括 一板部件，其在該堆疊方向及該第一方向上延伸於該第一堆疊體中，且在與該堆疊方向及該第一方向相交之一第二方向上分割該第一堆疊體，其中 該階狀部分包含 一第一階狀部分，其係安置於該板部件之在該第二方向上的一側上，及 一第二階狀部分，其係安置於該板部件之在該第二方向上的另一側上， 該接觸部分包含 一第一接觸部分，其係安置於該板部件之在該第二方向上的該一側上，及 一第二接觸部分，其係安置於該板部件之在該第二方向上的該另一側上， 該第一階狀部分及該第二接觸部分在該第二方向上係並排配置，其間經插置有該板部件，且 該第二階狀部分及該第一接觸部分在該第二方向上係並排配置，其間經插置有該板部件。
  11. 如請求項10之半導體記憶裝置，其中 該階狀區包含 一第一階狀區，其包含該第一階狀部分且經覆蓋有一第五絕緣層至少高達對應於該第一堆疊體之一最上層的一高度位置，及 一第二階狀區，其包含該第二階狀部分且經覆蓋有該第五絕緣層至少高達對應於該第一堆疊體之該最上層的一高度位置，且 該板部件包含 一第一板部件，其在該第一方向上於一位置處延伸於該第一與第二階狀部分之間，及 一第二板部件，其在該第一方向上於該第二方向上相對於該第一階狀部分與該第一板部件相對且與該第一階狀區重疊之一位置處延伸，且在該第二方向上分割該第五絕緣層。
  12. 一種半導體記憶裝置，其包括： 一第一堆疊體，其包含逐一交替堆疊之複數個導電層及複數個第一絕緣層，且包含其中該複數個導電層經處理成一階狀形狀之一階狀部分； 複數個第一支柱，其等在該第一堆疊體之一堆疊方向上在與該堆疊方向相交之一第一方向上遠離該階狀部分之一位置中延伸於該第一堆疊體中，且在與該複數個導電層之至少一部分的各相交點處形成一記憶單元； 複數個第二支柱，其等包含一第二絕緣層，具有不同於該等第一支柱之一層結構的一層結構，且在該堆疊方向上延伸於與其中該複數個導電層當中之該第一堆疊體之下導電層之經處理成該階狀形狀之一部分重疊的一位置中；及 複數個第三支柱，其等在該堆疊方向上延伸於該第一堆疊體中且具有相同於該等第一支柱之該層結構的層結構，該複數個第三支柱之至少一部分係安置於與其中該複數個導電層當中之該第一堆疊體之上導電層之經處理成該階狀形狀之一部分重疊的一位置中。
  13. 如請求項12之半導體記憶裝置，其中 該複數個第二支柱之各者具有該第二絕緣層之一單層結構，且 該複數個第三支柱之各者包含 一絕緣體之一核心材料，其在該堆疊方向上延伸， 一半導體層，其覆蓋該核心材料之一側壁，及 一第三絕緣層，其覆蓋該半導體層之一側壁且含有不同該第二絕緣層之材料種類之一材料種類。
  14. 如請求項13之半導體記憶裝置，其中 該第二絕緣層係氧化物層，且 該第三絕緣層包含氧化物層及氮化物層。
  15. 如請求項12之半導體記憶裝置，進一步包括 一隔離層，其在該堆疊方向上穿透該複數個導電層當中之一最上導電層，或穿透該最上導電層及該複數個導電層當中與該最上導電層連續的一或多個導電層，且在與該堆疊方向及該第一方向相交之一第二方向上選擇性隔離該複數個導電層中的一或多個上導電層，其中 該複數個第三支柱之至少一部分經安置以與其中由該隔離層穿透之該一或多個上導電層之經處理成該階狀形狀的一部分重疊，且在該堆疊方向上延伸。
  16. 如請求項15之半導體記憶裝置，其中 該複數個第三支柱之至少另一部分經安置以與其中該複數個導電層當中之經定位於該一或多個上導電層下方且在該堆疊方向上與該一或多個上導電層中之一最下導電層連續之一或多個導電層之經處理成該階狀形狀的一部分重疊，且在該堆疊方向上延伸。
  17. 如請求項12之半導體記憶裝置，進一步包括 一第二堆疊體，其包含逐一交替堆疊之複數個第四絕緣層及該複數個第一絕緣層，且當自該堆疊方向觀看時，係由該第一堆疊體圍繞，其中 除該複數個第三支柱之該至少部分之外之該複數個第三支柱的另一部分在該堆疊方向上延伸於圍繞該第二堆疊體的該第一堆疊體中。
  18. 如請求項12之半導體記憶裝置，其中 該複數個第二支柱係分散地配置於與其中該等下導電層之經處理成該階狀形狀的該部分重疊的該位置中，且 該複數個第三支柱係分散地配置於與其中該等上導電層之經處理成該階狀形狀的該部分重疊的該位置中。
  19. 如請求項18之半導體記憶裝置，進一步包括 一第五絕緣層，其覆蓋該階狀部分至少高達對應於該第一堆疊體之一最上層的一高度位置；及 一板部件，其在該堆疊方向及該第一方向上延伸於該第一堆疊體中，且在與該堆疊方向及該第一方向相交之一第二方向上與該第五絕緣層接觸。
  20. 如請求項18之半導體記憶裝置，進一步包括 一第五絕緣層，其覆蓋該階狀部分至少高達對應於該第一堆疊體之一最上層的一高度位置；及 複數個觸點，其等穿透該第五絕緣層且經連接至該階狀部分中之該複數個導電層。
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