TWI806350B - 半導體記憶裝置 - Google Patents

半導體記憶裝置 Download PDF

Info

Publication number
TWI806350B
TWI806350B TW111101123A TW111101123A TWI806350B TW I806350 B TWI806350 B TW I806350B TW 111101123 A TW111101123 A TW 111101123A TW 111101123 A TW111101123 A TW 111101123A TW I806350 B TWI806350 B TW I806350B
Authority
TW
Taiwan
Prior art keywords
layer
plate
insulating layer
memory device
semiconductor memory
Prior art date
Application number
TW111101123A
Other languages
English (en)
Other versions
TW202249254A (zh
Inventor
飯島夏来
Original Assignee
日商鎧俠股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商鎧俠股份有限公司 filed Critical 日商鎧俠股份有限公司
Publication of TW202249254A publication Critical patent/TW202249254A/zh
Application granted granted Critical
Publication of TWI806350B publication Critical patent/TWI806350B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一種根據一實施例之半導體記憶裝置包含：一第一導電層；一堆疊體，其包含在該第一導電層上方交替地逐一堆疊之複數個第二導電層與複數個第一絕緣層，並且包含一台階部分，在該台階部分中該複數個第二導電層成階面；以及一板狀部分，其包含一第三導電層，該第三導電層在該堆疊體中沿一堆疊方向及一第一方向自該台階部分連續地延伸至一記憶區域，該板狀部分在與該堆疊方向及該第一方向兩者交叉之一第二方向上分割該堆疊體。該板狀部分在該台階部分中包含在該第一方向上間斷地配置之複數個觸點部分，該複數個觸點部分穿透該堆疊體並與該第一導電層連接。

Description

半導體記憶裝置
本文描述之實施例大體係關於一種半導體記憶裝置。
在諸如一三維非揮發性記憶體之一半導體記憶裝置之一實例性製造程序中，藉由用導電層替換複數個絕緣層來形成導電層之一堆疊體。當用導電層替換時，由於移除複數個絕緣層，堆疊體變得易碎。
一種一實施例之半導體記憶裝置包含：一第一導電層；一堆疊體，其包含在該第一導電層上方交替地逐一堆疊之複數個第二導電層與複數個第一絕緣層，並且包含一台階部分，該複數個第二導電層在該台階部分中成階面；複數個第一柱，其等配置在一記憶區域中，該記憶區域在與該堆疊體之一堆疊方向交叉之一第一方向上遠離該台階部分，各第一柱包含穿透該堆疊體並與該第一導電層連接之一半導體層，並且在與該複數個第二導電層之至少一部分之一相交點處形成一記憶單元；以及一板狀部分，其包含一第三導電層，該第三導電層在該堆疊體中沿該堆疊方向及該第一方向自該台階部分連續地延伸至該記憶區域，該板狀部分在與該堆疊方向及該第一方向兩者交叉之一第二方向上分割該堆疊體，其中該板狀部分在該台階部分中包含在該第一方向上間斷地配置之複數個觸點部分，該複數個觸點部分穿透該堆疊體並與該第一導電層連接。
根據本實施例，可增強該半導體記憶裝置中之該堆疊體之結構強度。
下文中，將參考圖式詳細繪示本發明。應注意，本發明不限於下列實施例。亦應注意，以下實施例中之成分包含熟習此項技術者容易設想出之該等成分，或者實質上相同之任何成分。
(半導體記憶裝置之實例性結構)
圖1A及圖1B係繪示根據一實施例之一半導體記憶裝置1之一示意性實例結構之圖。圖1A係沿X方向截取之半導體記憶裝置1之一橫截面圖，且圖1B係繪示半導體記憶裝置1之一佈局之一示意性平面圖。為了更好之可見性，圖1A在無影線之情況下呈現。圖1A亦在無上部互連件之一部分之情況下呈現。
在本說明書中，X方向及Y方向兩者沿著稍後描述之一字線WL之一面放置，其中X方向與Y方向相互正交。字線WL被電引導之一方向可偶爾被稱為「第一方向」，其沿著X方向放置。同時，與第一方向交叉之一方向可偶爾被稱為「第二方向」，其沿Y方向放置。注意，第一方向與第二方向不一定總相互正交，因為半導體記憶裝置1可包含製造變動。
如圖1A及圖1B中所繪示，半導體記憶裝置1在一基板SB上具有一周邊電路CUA、記憶區域MR、貫通觸點區域TP及台階區域SR。
基板SB通常係諸如一矽基板之一半導體基板。基板SB具有配置在其上之一周邊電路CUA，周邊電路CUA含有一電晶體TR、互連件等。
周邊電路CUA有助於稍後描述之一記憶單元之一操作。周邊電路CUA覆蓋有一絕緣層50。一源極線SL配置在絕緣層50上。在源極線SL上方堆疊複數個字線WL。複數個字線WL覆蓋有一絕緣層51。絕緣層51亦延伸至複數個字線WL之周邊。
複數個字線WL在Y方向上被複數個板狀觸點LI分割，該板狀觸點LI在此等堆疊方向上穿透字線WL，並在沿X方向之一方向上延伸。
在每一鄰近之板狀觸點LI之間配置複數個記憶區域MR，同時在複數個記憶區域MR之間，台階區域SR及貫通觸點區域TP在X方向上個別地並排配置。即，複數個記憶區域MR中之各者在X方向上離開台階區域SR及各貫通觸點區域TP一預定距離配置。
在記憶區域MR中，配置複數個柱PL，各柱沿此等堆疊方向穿透字線WL。複數個記憶單元形成在柱PL與字線WL之相交點處。因此，半導體記憶裝置1通常被構建為一三維非揮發性記憶體，其中記憶單元三維地配置在各記憶區域MR中。
各台階區域SR含有由在堆疊方向上向下成階面之複數個字線WL個別形成之複數個台階部分SP，以給出一碗狀輪廓。在一個台階區域SR中，在Y方向上配置兩個台階部分SP，同時將一個板狀觸點LI置於其等之間。
各台階部分SP形成碗狀輪廓之一側，其自X方向上之兩側及Y方向上之一側向底部向下成階面。在Y方向之另一側上之台階部分SP朝向板狀觸點LI之側面敞開。
台階部分SP之各階梯由各階層之字線WL形成。個別階層結構之字線WL藉由台階部分SP之Y方向上之一側上之台階部分，在X方向上之兩側上建立電傳導，同時在將台階區域SR置於其等之間。連接各階層之字線WL與上互連件MX之一觸點CC配置在台階部分SP之各階梯之階面部分中。
此使得能夠引出堆疊在多層中之個別字線WL。即，寫入電壓、讀取電壓等藉由此等觸點CC借助於字線WL施加值配置在X方向上之兩側上之記憶區域MR中之記憶單元，字線WL放置在與記憶單元相同之高度位準處。
現在注意，本說明書之上下文中之向上方向由台階部分SP之個別階梯之階面面指向之方向指定。
在台階區域SR之X方向之一側上，配置無字線WL之貫通觸點區域TP。在貫通觸點區域TP中，配置連接配置在下基板SB上之周邊電路CUA與連接至台階部分SP中之觸點CC之上互連件MX之貫通觸點C4。藉由觸點CC施加至記憶單元之各種類型之電壓由周邊電路CUA透過貫通觸點C4、上互連件MX等控制。
接著，將參考圖2A至3B描述半導體記憶裝置1之一詳細實例性結構。
圖2A至圖2C係根據實施例之半導體記憶裝置1之橫截面圖。圖2A係沿著X方向截取之一橫截面圖，其包含記憶區域MR及台階區域SR。圖2B係沿板狀觸點LI之X方向截取之一橫截面圖，該板狀觸點LI沿記憶區域MR延伸並跨越台階區域SR。圖2C係沿Y方向截取之一橫截面圖，其包含台階區域SR及貫通觸點區域TP。注意，圖2A至圖2C未繪示基板SB、諸如絕緣層50之一下部中之周邊電路CUA之結構等。
圖3A及圖3B係根據實施例之半導體記憶裝置1之橫向橫截面圖。更具體言之，圖3A及圖3B係在自提供給半導體記憶裝置1之複數個字線WL中自由選擇之一字線WL之一高度位準處截取之橫向橫截面圖。圖3A係記憶區域MR之一橫向橫截面圖，且圖3B係台階區域SR之一橫向橫截面圖。
如圖2A及圖2C中所繪示，一堆疊體LM配置在源極線SL上。堆疊體LM經構建以便使複數個字線WL與複數個絕緣層OL交替地逐一堆疊。
表示第一導電層之源極線SL通常係一導電多晶矽層。表示第二導電層之字線WL通常係一鎢層或一鉬層。堆疊體LM中之堆疊字線WL之數目可自由選擇。表示第一絕緣層之絕緣層OL通常係氧化矽層。
注意，表示第二導電層之一或多個選擇閘極線可進一步堆疊在最上字線上。此外，表示一第二導電層之一或多個選擇閘極線可進一步堆疊在最下字線之下。
堆疊體LM之頂面被一絕緣層52覆蓋。一絕緣層53配置在絕緣層52上。一絕緣層58配置在絕緣層53上。
如圖2C、圖3A及圖3B中所繪示，堆疊體LM在Y方向上被複數個板狀觸點LI分割。
表示複數個板狀部分之板狀觸點LI中之各者在Y方向上並列，並在堆疊體LM之堆疊方向上及沿X方向之一方向上延伸。即，各板狀觸點LI穿透絕緣層52及堆疊體LM，以到達源極線SL。各板狀觸點LI亦在堆疊體LM中連續延伸，延伸範圍自其中配置台階部分SP之台階區域SR至記憶區域MR。
如圖2B、圖3A及圖3B中所繪示，各板狀觸點LI具有一絕緣層55及一導電層22。絕緣層55在板狀觸點LI在Y方向上對置之側壁上覆蓋板狀觸點LI。導電層22在絕緣層55內部在自台階區域SR至記憶區域MR之範圍內連續地延伸。板狀觸點LI亦具有複數個觸點部分LIc。
複數個觸點部分LIc構成導電層22之一部分，並且在台階區域SR中沿X方向間斷地配置。複數個觸點部分LIc中之各者穿透堆疊體LM以與源極線SL連接。
觸點部分LIc通常沿著堆疊體LM之層展開之方向具有一圓形、橢圓形或卵形之橫截面。儘管觸點部分LIc可具有一矩形或其他多邊形橫截面，但自觸點部分LIc處之電特性之觀點來看，觸點部分LIc較佳具有無尖端之一修圓側壁。
如圖3B中所繪示，具有因此成形之橫截面之觸點部分LIc在台階區域SR中具有Y方向上之寬度，該寬度大於板狀觸點LI在Y方向上之寬度，觸點部分LIc除外。因此，觸點部分LIc之Y方向上之兩個端部自比觸點部分LIc窄之板狀觸點LI之兩個側壁鼓起。
在表示第一及第二板狀部分之相鄰板狀觸點LI中，表示包含在一個板狀觸點LI中之複數個第一觸點部分之觸點部分LIc及表示包含在另一個板狀觸點LI中之複數個第二觸點部分之觸點部分LIc在自Y方向上之相對位置移位之同時配置。即，一個板狀觸點LI之一個觸點部分LIc通常在X方向上配置在另一個板狀觸點LI之兩個觸點部分LIc之間的一位置。
包含在板狀觸點LI中之複數個觸點部分LIc中之相鄰觸點部分LIc之間的距離較佳地量測為相鄰板狀觸點LI之間的距離之一半或更短。
絕緣層55通常係氧化矽層，並且具有一側壁絕緣層部分，該側壁絕緣層部分在自台階區域SR至記憶區域MR之一範圍內連續覆蓋板狀觸點LI之側壁。
絕緣層55亦具有一第一部分，其在堆疊體LM之層展開之方向上之厚度與在台階區域SR中之板狀觸點LI之另一部分中相比在X方向上間歇性地增加。絕緣層55之第一部分在除了觸點部分LIc之外之台階區域SR中對應於側壁絕緣層之間斷覆蓋板狀觸點LI之側壁之一部分。換言之，絕緣層55在觸點部分LIc處具有一第二部分，第二部分在堆疊體LM之層展開之方向上之厚度與在板狀觸點LI之另一部分中相比有所減小。
在板狀觸點LI之沿Y方向對置之側壁上，絕緣層55在台階區域SR之除觸點部分LIc之外之整個範圍內沿Y方向具有一幾乎恆定之厚度。記憶區域MR中之絕緣層55在Y方向上之厚度比台階區域SR中具有一幾乎恆定厚度之絕緣層55之第一部分薄，並且在記憶區域MR之整個範圍內幾乎恆定。
如圖2B及圖2C中所繪示，絕緣層55亦配置在台階區域SR中之板狀觸點LI之下部中，但不包括配置有複數個觸點部分LIc之一區域。即，在台階區域SR中，板狀觸點LI在其下部含有在X方向上被複數個觸點部分LIc分割之絕緣層55作為第二絕緣層。配置在板狀觸點LI之下部中之絕緣層55之高度位準較佳地量測(例如)堆疊體LM之頂面之高度位準之一半或更低。
注意，在記憶區域MR中，絕緣層55未配置在板狀觸點LI之下部中。
表示第三導電層之導電層22通常係一鎢層。如前文所描述，導電層22在堆疊體LM之堆疊方向及沿X方向之一方向上延伸，並在堆疊體LM中在自台階區域SR至記憶區域MR之一範圍內連續地延伸。在台階區域SR中，導電層22在沿X方向之一方向上延伸，以在板狀觸點LI之上部位置沿Y方向分割複數個字線WL之一部分，同時在記憶區域MR中，在堆疊體LM中在沿著X方向之一方向上在堆疊體LM之堆疊方向之整個範圍內延伸。
因此，導電層22在X方向上連接台階區域SR中之複數個觸點部分LIc。即，在台階區域SR中，導電層22之至少一部分藉由觸點部分LIc連接至源極線SL。同時，在記憶區域MR中，導電層22在沿著X方向之一方向上連續地連接至源極線SL。導電層22藉由配置在絕緣層53中之插塞V0連接至配置在絕緣層58中之上互連件MX。利用此結構，板狀觸點LI可起一源線觸點之作用。
注意，插塞V0較佳地配置在觸點部分LIc之上方，以縮短由源極線SL、觸點部分LIc、導電層22、插塞V0及上互連件MX組成之電路徑。
如圖3A及圖3B中所繪示，觸點部分LIc中之導電層22在Y方向上之寬度比台階區域SR中之除觸點部分LIc以外之板狀觸點LI中之導電層22在Y方向上之寬度寬。同時，在記憶區域MR中之導電層22在Y方向上之寬度幾乎恆定，並且比台階區域SR中除觸點部分LIc以外之導電層22在Y方向上之寬度寬。
因此，如前文所描述，在觸點部分LIc處，板狀觸點LI之在Y方向上之寬度(總計為導電層22及絕緣層55)比在台階區域SR中之不包括觸點部分LIc之一部分處板狀觸點LI之在Y方向上之寬度(總計為導電層22及絕緣層55)寬。記憶區域MR中之板狀觸點LI之在Y方向上之寬度(總計為導電層22及絕緣層55)幾乎等於在台階區域SR中之不包括觸點部分LIc之一部分處之板狀觸點LI之在Y方向上之寬度。
圖2C繪示複數個板狀觸點LI之橫截面，該複數個板狀觸點LI在圖中沿自右至左之順序包含觸點部分LIc外之一部分、觸點部分LIc、觸點部分LIc外之一部分及觸點部分LIc。
如前文所描述，在觸點部分LIc中，板狀觸點LI具有在堆疊體LM之堆疊方向上之整個範圍上覆蓋板狀觸點LI之側壁之絕緣層55，以及穿透絕緣層55內部之絕緣層52及堆疊體LM以與源極線SL連接之導電層22。
同時，如在除觸點部分LIc以外之橫截面中所見，板狀觸點LI具有在堆疊體LM之堆疊方向上之整個範圍上覆蓋板狀觸點LI之側壁並且填充板狀觸點LI之下部之絕緣層55，以及配置在絕緣層55內部之絕緣層55上但不連接至源極線SL之導電層22。
如圖2A及圖3A中所繪示，在記憶區域MR中配置有複數個柱PL。
當在堆疊體LM之堆疊方向上觀察時，表示複數個第一柱之柱PL通常以一交錯之方式分散地配置在記憶區域MR中。複數個柱PL之此交錯配置可增加堆疊體LM中每單位面積之字線WL之柱PL之配置密度。各柱PL通常沿著堆疊體LM之層展開之方向具有一圓形、橢圓形或卵形之橫截面。
複數個柱PL中之各者具有沿堆疊方向在堆疊體LM中延伸之一記憶層ME及穿透堆疊體LM並與源極線SL連接之一通道層CN。如稍後所描述，記憶層ME具有一多層結構，其中一阻擋絕緣層、一電荷儲存層及一隧道絕緣層自柱PL之外圓周側以此順序堆疊。通道層CN配置在記憶層ME之內部且位於柱PL之底面上。在通道層CN之更內部填充有一核心層CR。
複數個柱PL中之各者在頂端具有一蓋層CP。蓋層CP配置在絕緣層52中，以至少覆蓋通道層CN之頂端，並連接至通道層CN。蓋層CP透過配置在絕緣層52及53中之一插塞CH連接至配置在絕緣層58中之一位元線BL。
構成記憶層ME之阻擋絕緣層及隧道絕緣層以及核心層CN通常係氧化矽層。構成記憶層ME之電荷儲存層通常係氮化矽層。通道層CN及蓋層CP中之各者通常係一半導體層，諸如一多晶矽層或一非晶矽層。
利用此結構，記憶單元MC形成在柱PL之側面與個別字線WL對置之個別部分處。在透過字線WL施加一預定電壓之後，執行對記憶單元MC之資料之讀取及寫入。
在一選擇閘極線配置在字線WL之上方或下方之一情況下，在柱PL之側面面向選擇閘極線之一部分中形成一選擇閘極。當透過選擇閘極線施加一預定電壓之後，選擇閘極導通或關斷，以選擇或取消選擇選擇閘極所屬之柱PL上之記憶單元MC。
如圖2A及圖2C中所繪示，台階區域SR中配置有台階部分SP、以及虛設台階部分SPdf及SPds。台階部分SP、以及虛設台階部分SPdf及SPds中之各者具有複數個字線WL及複數個絕緣層OL成階面之一形狀。
台階部分SP在靠近記憶區域MR之一位置處沿X方向延伸，並且在遠離記憶區域MR之方向上向下成階面。虛設台階部分SPdf在X方向上延伸，以在遠離記憶區域MR之側上面向台階部分SP，並且向下並朝向台階部分SP成階面。
虛設台階部分SPds在台階部分SP及虛設台階部分SPdf之Y方向上之一側上配置在板狀觸點LI附近。虛設台階部分SPds在Y方向上延伸，以面向在Y方向相鄰之另一側上之板狀觸點LI，並且向下並朝向另一側上之板狀觸點LI成階面。
現在，虛設台階部分SPdf及SPds中之各者在個別階梯上具有比台階部分SP中之階面部分短之階面部分。因此，虛設台階部分SPdf及SPds中之各者具有比台階部分SP陡峭之一輪廓，其具有定義為自最上階梯至最下階梯之長度之一台階長度，其比台階部分SP中之台階長度短。
在如此配置台階部分SP及虛設台階部分SPdf及SPds之情況下，堆疊體LM在台階區域SR中具有一碗狀之凹陷輪廓。在此碗狀區域中，配置有諸如氧化矽層之絕緣層51，以覆蓋台階部分SP、以及虛設台階部分SPdf及SPds之頂面。上述絕緣層52、53及58亦覆蓋絕緣層51之頂面。
圖2C繪示自台階部分SP中之最下階梯開始之第三階梯之橫截面。如圖2C所見，在台階區域SR之中心繪示之板狀觸點LI之Y方向上之兩側上個別配置有台階部分SP。在各台階部分SP中之板狀觸點LI之Y方向之相對側上，配置有虛設台階部分SPds。
至構成台階部分SP之各階梯之字線WL，連接有穿透絕緣層52及51並穿過構成各階梯之階面面之絕緣層OL之一觸點CC。觸點CC具有覆蓋觸點CC之外圓周之一絕緣層54，以及填充在絕緣層54內部之諸如鎢層之一導電層21。導電層21透過配置在絕緣層53中之插塞V0連接至配置在絕緣層58中之上互連件MX。此結構實現個別階梯中之個別字線WL之電引出。
在台階部分SP及虛設台階部分SPdf及SPds中，配置有複數個柱狀部分HR。
表示複數個第二柱之柱狀部分HR分散地配置在台階區域SR中，同時避免干擾觸點CC，並且當在堆疊體LM之堆疊方向上觀察時，通常以一網格圖案配置。即，複數個柱狀部分HR配置在諸如一正方形網格及一矩形網格之一正交網格之相交點中之當在堆疊體LM之堆疊方向上觀察時不與觸點CC重疊之相交點處。
在X方向上排列之與板狀觸點LI相鄰之複數個柱狀部分HR較佳地在自在Y方向上對置之位置移位至板狀觸點LI之觸點部分LIc之同時經配置。各柱狀部分HR沿著堆疊體LM之層展開之方向通常具有一圓形、橢圓形或卵形之橫截面。
複數個柱狀部分HR中之各者由諸如氧化矽層之一絕緣層形成，該絕緣層在堆疊方向上延伸穿過堆疊體LM以到達源極線SL，並且不促進半導體記憶裝置1之任何功能。如後文所描述，柱狀部分HR參與支撐在自具有堆疊在其中之犧牲層及絕緣層之一堆疊體形成堆疊體LM之程序中形成之一結構。
如圖3A及圖3B中所繪示，複數個柱狀部分HR之間的一節距通常比複數個柱PL之間的一節距寬，並且堆疊體LM中每單位面積之字線WL之柱狀部分HR之配置密度低於每單位面積之字線WL之柱PL之配置密度。此外，當在堆疊體LM之堆疊方向上觀察時之柱狀部分HR之一橫截面積通常大於當在堆疊體LM之堆疊方向上觀察時之柱PL之一橫截面積。
在柱PL如此組態以與柱狀部分HR相比具有一較小之橫截面積及一較窄之節距之情況下，例如，現在可在堆疊體LM之一給定尺寸中更密集地形成大量記憶單元MC，並增加半導體記憶裝置1之儲存容量。另一方面，柱狀部分HR僅用於支撐堆疊體LM，從而剔除如柱PL之涉及較小橫截面積及較窄節距之一精細結構可降低製造負荷。
上述虛設台階部分亦可配置在堆疊體LM之X方向之兩端部處及Y方向之兩端部處。此外，此等虛設台階部分覆蓋有絕緣層51。絕緣層51亦延伸至堆疊體LM之周邊(見圖1A)。複數個柱狀部分HR亦配置在此等虛設台階部分中。
如圖2C中所繪示，貫通觸點區域TP包含一絕緣區域NR，並且配置複數個柱狀部分HR及阻擋部分BR。
絕緣區域NR具有其中複數個絕緣層NL與複數個絕緣層OL交替地逐一堆疊之一結構。複數個絕緣層NL通常係氮化矽層，當堆疊體LM由其中堆疊有犧牲層及絕緣層OL之一堆疊體形成時，氮化矽層係未被字線WL替換之犧牲層，如後文描述。
在絕緣區域NR中，配置有一貫通觸點C4。貫通觸點C4穿透絕緣層52及絕緣區域NR之絕緣層NL及OL，並穿過設定在源極線SL中之一開口OP，以到達覆蓋周邊電路CUA之絕緣層50 (參見圖1A)。貫通觸點C4具有覆蓋貫通觸點C4之外圓周之一絕緣層57，以及填充在絕緣層57內部之諸如一鎢層之一導電層23。
導電層23透過配置在絕緣層53中之插塞V0連接至配置在絕緣層58中之上互連件MX。上互連件MX連接至台階部分SP中之觸點CC。導電層23亦透過配置在絕緣層50中之一下互連件D2連接至周邊電路CUA。
在此結構中施加一預定電壓之後，透過貫穿觸點C4、觸點CC、字線WL等自周邊電路CUA至記憶單元MC，記憶單元MC可作為一儲存元件操作。由於具有絕緣層57，並且被配置堆疊有絕緣層NL及OL之絕緣區域NR中，故通常防止貫通觸點C4與字線WL等短接。
在絕緣區域NR之Y方向之兩側上，配置有阻擋部分BR。各阻擋部分BR被組態為一板狀絕緣構件，其沿著絕緣區域NR之X方向之側面在X方向上延伸，並穿透絕緣層52及堆疊體LM，以到達源極線SL。當堆疊體LM由其中堆疊有犧牲層及絕緣層OL之一堆疊體形成時，阻擋部分BR防止絕緣區域NR中之絕緣層NL用字線WL替換，如下文描述。
(板狀觸點之層結構)
接著，將參考圖4A至圖4E描述半導體記憶裝置1中包含之板狀觸點LI之一更詳細層結構之一實例。圖4A至圖4E係繪示根據實施例之半導體記憶裝置1中包含之板狀觸點LI之一實例性層結構之圖。
圖4A係沿台階區域SR中之板狀觸點LI之Y方向截取之一橫截面圖，繪示觸點部分LIc之一橫截面。圖4B係沿台階部分SR中之板狀觸點LI之Y方向截取之一橫截面圖，繪示觸點部分LIc外之一部分之一橫截面。圖4C係沿記憶區域MR中之板狀觸點LI之Y方向截取之一橫截面圖。
圖4D係台階區域SR中之板狀觸點LI之一橫向橫截面圖，繪示一自由選擇之字線WL之一高度位準之一橫截面。圖4E係記憶區域MR中之板狀觸點LI之一橫向橫截面圖，繪示一自由選擇之字線WL之一高度位準之一橫截面。
如圖4D中所繪示，在台階區域SR中，絕緣層55具有沿觸點部分LIc之一部分，其在板狀觸點LI之沿Y方向對置之側壁上比另一部分薄化，以及比沿觸點部分LIc之部分加厚之一部分。
更具體言之，絕緣層55具有一絕緣層55a及55b，其中，在絕緣層55經加厚之板狀觸點LI之側壁上，自板狀觸點LI之側壁側開始以此順序配置有表示側壁絕緣層之絕緣層55a及55b。另一方面，在絕緣層55經薄化之觸點部分LIc之側壁上，僅配置有絕緣層55a及55b中之絕緣層55b。
如圖4A及圖4D中所繪示，在觸點部分LIc中，阻擋層61配置在絕緣層55b之與絕緣層OL對置之一面上。同時，在觸點部分LIc中，阻擋層61不配置在絕緣層55b之與字線WL對置之面上。
表示含金屬元素層之阻擋層61由諸如氧化鋁(Al 2O 3)層之一含金屬氧化物層形成。配置在絕緣層55b之與絕緣層OL對置之面上之阻擋層61進一步延伸至絕緣層OL及字線WL之間的一位置。
在阻擋層61與字線WL之間進一步配置有一障壁金屬層24。即，自絕緣層OL側起，在絕緣層OL與字線WL之間以此順序插入阻擋層61及障壁金屬層24。如此配置在字線WL之頂面及背面上之障壁金屬層24可抑制構成字線WL之諸如鎢或鉬之一金屬原子擴散至另一相鄰層中。障壁金屬層24通常包含鈦層、氮化鈦層、鉭層或氮化鉭層中之至少一者。
一障壁金屬層25類似地在觸點部分LIc之周圍插入在導電層22與絕緣層55b之間。如此配置成與導電層22接觸之障壁金屬層25可抑制構成導電層22之諸如鎢之一金屬原子擴散至另一相鄰層中。與障壁金屬層24類似，障壁金屬層25通常包含鈦層、氮化鈦層、鉭層及氮化鉭層中之至少一者。
如圖4B及圖4D中所繪示，在除了觸點部分LIc之外之絕緣層55被加厚之部分中，絕緣層55在厚度方向上之一預定位置處具有在堆疊方向上在堆疊體LM之整個範圍內延伸之阻擋層61。更具體言之，阻擋層61插入在絕緣層55a與55b之間的一位置，並在堆疊體LM之堆疊方向上在絕緣層55a與55b之間延伸。
阻擋層61亦在板狀觸點LI之除觸點部分LIc之外之部分中配置在絕緣層55a之與字線WL對置之面上。同時，阻擋層61在除了觸點部分LIc之外之部分中不配置在絕緣層55a之與絕緣層OL對置之面上。
配置在絕緣層55a之與字線WL對置之面上之阻擋層61進一步延伸至字線WL及絕緣層OL之間的一位置。即，阻擋層61覆蓋在堆疊體LM之堆疊方向兩側之各字線WL之面，以及各字線WL之與板狀觸點LI對置之端面。
在阻擋層61之更內部配置有障壁金屬層24。即，阻擋層61及障壁金屬層24自絕緣層OL或自絕緣層55a以此順序插入絕緣層OL與字線WL之間以及絕緣層55a與字線WL之間。類似地，一障壁金屬層25插入在板狀觸點LI之導電層22與絕緣層55b之間。
插入在絕緣層55a與55b之間的阻擋層61以及配置在絕緣層55a之與字線WL對置之面上之阻擋層61在絕緣層55a之端部彼此接合，該端部終止於比板狀觸點LI之另一部分向Y方向上之兩側鼓起之觸點部分LIc。即，在字線WL之高度位準處，阻擋層61覆蓋絕緣層55a之圓周。
如圖4C及圖4E中所繪示，在記憶區域MR中，板狀觸點LI具有與台階區域SR之觸點部分LIc相同之層結構。
即，在記憶區域MR中，板狀觸點LI在Y方向上彼此對置之側壁上具有絕緣層55b。阻擋層61配置在絕緣層55b之與絕緣層OL對置之一面上。阻擋層61延伸至絕緣層OL與字線WL之間的一位置，而不被配置在絕緣層55b之與字線WL對置之一面上。
在阻擋層61與字線WL之間，配置障壁金屬層24。類似地，在板狀觸點LI之絕緣層55b與導電層22之間配置障壁金屬層25。
(製造半導體記憶裝置之方法)
接著，將參考圖5A至圖14Bd來解釋根據實施例之用於製造半導體記憶裝置1之一方法。圖5A至圖14Bd係繪示根據實施例之用於製造半導體記憶裝置1之方法之實例性程序之圖。注意，在圖5A至圖14Bd中所繪示之程序之前，在基板SB上形成周邊電路CUA，形成覆蓋周邊電路CUA之絕緣層50，並形成覆蓋絕緣層50之源極線SL。
首先，在圖5A至圖6B中繪示在形成台階部分SP期間之外觀。圖5A至圖6B繪示隨後被處理成台階區域SR之一區域之沿Y方向截取之橫截面。
如圖5A中所繪示，在源極線SL上形成具有在其中交替地逐一堆疊之複數個絕緣層NL與複數個絕緣層OL之一堆疊體LMs。絕緣層NL通常係氮化矽層，並且用作一犧牲層，該犧牲層稍後用一導電材料替換並成為字線WL。
如圖5B中所繪示，在堆疊體LMs之部分區域中，絕緣層NL及絕緣層OL向下成階面以形成台階部分SP。台階部分SP藉由多次重複地使諸如一光致抗蝕劑層之遮罩圖案薄化並蝕刻構成堆疊體LMs之絕緣層NL及絕緣層OL而形成。
即，在堆疊體LMs之頂面上形成在台階部分SP之一形成部位具有一開口之遮罩圖案，並且通常逐一蝕除絕緣層NL及絕緣層OL。接著，往回設定遮罩圖案之開口邊緣以通常藉由氧電漿處理加寬開口，並且再次逐一蝕除絕緣層NL及絕緣層OL。藉由多次重複此等程序，遮罩圖案之開口中之絕緣層NL及絕緣層OL向下成階面。
在重複上述程序一預定次數之後，重新形成遮罩圖案，使得遮罩圖案保持厚度不小於一預定位準。在此程序中，藉由適當地調整遮罩圖案之開口位置，可形成具有一相對適中斜率之台階部分SP，以及陡峭之虛設台階部分SPdf及SPds。類似地，藉由調整遮罩圖案在堆疊體LMs之X方向上之兩端及Y方向上之兩端之端位置，類似於虛設台階部分SPdf及SPds，在堆疊體LMs之四個端處個別形成陡峭之虛設台階部分。
圖5B係如此形成之台階部分SP之第三階梯之一橫截面圖。圖5B中所繪示之橫截面將被稍後形成之板狀觸點LI分成兩個台階部分SP。虛設台階部分SPds形成在各台階部分SP之堆疊體LMs之Y方向上之一側上。
如圖5C中所繪示，形成諸如氧化矽層之絕緣層51以便覆蓋台階部分SP，並到達堆疊體LMs之頂面之高度位準。即，絕緣層51形成在由台階部分SP及虛設台階部分SPds及SPdf圍繞之一碗狀區域中。絕緣層51亦形成在在端處具有虛設台階部分之堆疊體LMs之周圍。進一步形成絕緣層52以便覆蓋堆疊體LMs之頂面，以及在含有台階部分SP之碗狀區域之區域上之絕緣層51之頂面。
如圖6A中所繪示，在由台階部分SP及虛設台階部分SPds及SPdf圍繞之一碗狀區域中形成複數個孔HL，此等孔HL穿透絕緣層52及51以及堆疊體LMs以到達源極線SL。
如圖6B中所繪示，用諸如氧化矽層之一絕緣層填充孔HL，由此形成複數個柱狀部分HR。在此程序中，複數個柱狀部分HR亦並行地形成在堆疊體LMs之端處之虛設台階部分中。
接著，圖7A至圖8C繪示在形成柱PL期間之外觀。圖7A至圖8C繪示沿隨後被處理成記憶區域MR之一區域之Y方向截取之橫截面。注意，如先前所描述，由於通常具有一圓形、橢圓形或卵形之橫截面，各柱PL無論橫截面之方向性如何給出類似之橫截面形狀。
如圖7A中所繪示，亦係在稍後將形成記憶區域MR之區域中，在源極線SL上形成堆疊體LMs，並且在堆疊體LMs上形成絕緣層52，作為上述程序之一結果。在此結構中，形成穿透絕緣層52及堆疊體LMs以到達源線SL之複數個記憶孔MH。
如圖7B中所繪示，在各記憶孔MH中，形成一記憶層ME，其中一阻擋絕緣層BK、一電荷儲存層CT及一隧道絕緣層TN自記憶孔MH之外圓周側按此順序堆疊。如先前所描述，阻擋絕緣層BK及隧道絕緣層TN通常係氧化矽層，並且電荷儲存層CT通常係氮化矽層。
在隧道絕緣層TN之更內部，形成諸如一多晶矽層或一非晶矽層之一通道層CN。通道層CN亦形成在記憶孔MH之底面上。在通道層CN之更內部填充有一核心層CR，諸如氧化矽層。
如圖7C中所繪示，將曝露在絕緣層52之頂面上之核心層CR蝕除至一預定深度，以形成一凹槽DN。
如圖8A中所繪示，凹槽DN之內部通常用一多晶矽層或一非晶矽層填充，以形成一蓋層CP。如此形成複數個柱PL。
如圖8B中所繪示，與蓋層CP之頂面一起回蝕絕緣層52。如此薄化蓋層CP。
如圖8C中所繪示，增補藉由回蝕而薄化之絕緣層52。如此，蓋層CP之頂面覆蓋有絕緣層52。
注意，圖5B及圖5C中之台階部分SP之形成程序、圖6A及6B中之柱狀部分HR之形成程序以及圖7A至圖8C中之柱PL之形成程序之順序可彼此互換。
接著，圖9A至圖10C繪示隨後被處理成板狀觸點LI之一狹縫ST之形成期間之外觀。
圖9A及圖10A繪示與圖2B相對應之沿狹縫ST之X方向截取之橫截面。
圖9B及圖10B繪示沿Y方向截取之台階區域SR之橫截面。現在，如圖9B中所繪示，亦在台階部分SP中，藉由圖7A至圖8C中所繪示之上述程序，將柱狀部分HR之上端部分回蝕，增補絕緣層52，並且用絕緣層52覆蓋柱狀部分HR之頂面。
圖9C及圖10C繪示台階區域SR中之絕緣層NL之一自由選擇之高度位準處之橫向橫截面。
如圖9A至圖9C中所繪示，狹縫ST形成為在沿X方向之一方向上延伸，並穿透絕緣層52及51以及堆疊體LMs以到達源極線SL。絕緣層55a形成為部分地填充狹縫ST。絕緣層55a形成在絕緣層52之頂面上及狹縫ST之側壁上，並且部分地填充狹縫ST一直至一預定高度位準。注意，以下附圖將不繪示絕緣層52之頂面上之絕緣層55a。
填充在狹縫ST中之絕緣層55a之高度位準較佳地量測為(例如)堆疊體LMs之頂面之高度位準之一半或更低。因此，板狀觸點LI將具有一足夠體積之導電層22，該導電層22隨後填充在狹縫ST中之絕緣層55a上，並且可降低互連件電阻。
如圖10A至圖10C中所繪示，在台階區域SR中之狹縫ST之預定位置處形成稍後處理成觸點部分LIc之孔STc。現在，圖10B中所繪示之複數個狹縫ST在圖中自右至左表示孔STc外之一部分、孔STc及孔STc外之一部分之橫截面。
如圖10A及圖10B中所繪示，各孔STc穿透填充在各狹縫ST之下部之絕緣層52及51、堆疊體LMs及絕緣層55a，以到達源極線SL，同時擴大藉由圖9A至圖9C中所繪示之程序形成之狹縫ST之寬度。即，在各孔STc之形成部位，源極線SL曝露於狹縫ST之底面。
由於狹縫ST由於孔STc之形成而變寬，使得在孔STc之部位處，絕緣層55a自狹縫ST之在Y方向上對置之側壁移除。因此，孔STc將在其在Y方向上之兩個側面上曝露之堆疊體LMs之絕緣層NL及OL之端面。
如圖10C中所繪示，各孔STc較佳地在X方向上形成在柱狀部分HR之間的一位置處，同時不在Y方向上與在X方向上排列之相鄰狹縫ST之複數個柱狀部分HR中之各者對準。在此情況下，可使自觸點部分LIc之Y方向上之端至與狹縫ST相鄰之柱狀部分HR之距離比在兩者在Y方向上對準之一情況下長。因此，可抑制觸點部分LIc與柱狀部分HR通常由於形成孔STc之程序中之不對準或柱狀部分HR之傾斜而接觸。
孔STc亦通常在X方向上形成在相鄰狹縫ST之孔STc之間。另外，在一單一狹縫ST中在X方向上間斷配置之孔STc之間的間隔通常被設定為在Y方向上相鄰之狹縫ST之間的距離之一半或更短。
注意，在圖10A至圖10C中所繪示之程序中，孔STc不形成在記憶區域MR之狹縫ST中。在圖10A至圖10C中所繪示之程序之前或之後，自記憶區域MR中之狹縫ST之內部移除絕緣層55a。因此，堆疊體LMs之絕緣層NL及OL之端面曝露於狹縫ST之側面，該側面在Y方向上相對並在沿X方向之一方向上延伸。源極線SL曝露於狹縫ST之底面。
當自記憶區域MR中之狹縫ST之內部移除絕緣層55a時，初步地用諸如一光致抗蝕劑層之一遮罩層覆蓋台階區域SR中之狹縫ST。因此，抑制台階區域SR中之狹縫ST中之絕緣層55a被移除。
接著，圖11A及圖11B繪示用字線WL替換絕緣層NL期間之外觀。圖11A及圖11B繪示沿Y方向截取之台階區域SR之橫截面。
如圖11A中所繪示，透過狹縫ST注入諸如熱磷酸之一化學液體，以移除堆疊體LMs之絕緣層NL。在階梯區域SR中，各狹縫ST之側壁之一部分覆蓋有絕緣層55a，同時在孔STc中移除了絕緣層55a。因此，化學液體可透過孔STc滲透至堆疊體LMs中，以移除絕緣層NL。
另一方面，在記憶區域MR中，由於絕緣層55a已經自各狹縫ST之側壁之整個範圍中移除，使得化學液體可透過狹縫ST之側壁之整個範圍滲透至堆疊體LMs中，以移除絕緣層NL。
如此形成具有複數個間隙層GP之一堆疊體LMg。由於具有複數個間隙層GP，堆疊體LMg變得易碎。在台階區域SR中及在堆疊體LMg之端部處，複數個柱狀部分HR支撐此易碎之堆疊體LMg。在記憶區域MR中，複數個柱PL支撐此易碎之堆疊體LMg。此等柱狀部分HR及柱PL可抑制如此保留之絕緣層OL翹曲，或者可抑制堆疊體LMg變形或塌陷。
如圖11B中所繪示，透過狹縫ST注入諸如鎢或鉬之一導體之一源氣體，以填充堆疊體LMg中之間隙層GP，從而形成複數個字線WL。同樣在此情況下，源氣體透過台階區域SR中之孔STc以及記憶區域MR中之狹縫ST之整個範圍滲透至堆疊體LMg中，以形成字線WL。
因此，形成其中複數個字線WL與複數個絕緣層OL交替地逐一堆疊之堆疊體LM。注意，圖11A及圖11B中所繪示之用字線WL替換絕緣層NL可偶爾被稱為一替換程序。
現在，圖12A及圖12B繪示替換程序期間之更詳細之外觀。圖12A及圖12B繪示在台階區域SR中之一自由選擇之絕緣層NL之一高度位準處截取之橫向橫截面。
如圖12A中所繪示，在諸如熱磷酸之化學液體之注入開始之後，化學液體透過孔STc同心地擴散至台階區域SR中之堆疊體LMs中，以移除絕緣層NL。
在此程序中，形成在一個狹縫ST中之複數個孔STc之間的距離較佳量測為鄰近狹縫ST之間的距離之一半或更短，如先前所描述。因此，透過位於Y方向上兩側之孔STc，有效地移除鄰近狹縫ST之間的區域中之絕緣層NL。
同樣如先前所描述，孔STc較佳地配置在X方向上相鄰之狹縫ST之孔STc之間，同時在Y方向上與形成在相鄰狹縫ST中之孔STc偏離對準。因此，可減小待透過一單一孔STc移除之絕緣層NL之區域，從而使絕緣層NL之移除更加高效。
如圖12B中所繪示，當化學液體滲透至堆疊體LMs中時，由於上述複數個孔STc之配置，相鄰狹縫ST之間的區域中之絕緣層NL被全面移除而幾乎無保留。
接著，圖13A至圖13C繪示在形成絕緣層55b期間之外觀。圖13A繪示沿著狹縫ST之X方向截取之一橫截面，且對應於圖2B。圖13B繪示沿Y方向截取之台階區域SR之一橫截面。圖13C繪示在台階區域SR中之一自由選擇之字線WL之一高度位準處截取之一橫向橫截面。
如圖13A至圖13C中所繪示，絕緣層55b形成在絕緣層52之頂面上以及各狹縫ST之側面及底面上。在孔STc之形成部位，絕緣層55b形成在曝露於各狹縫ST之側面之堆疊體LM之字線WL及絕緣層OL之端面上；在填充在各狹縫ST之下部中之絕緣層55a之與孔STc對置之面上；並且在曝露於各狹縫ST之底面之源極線SL上。在孔STc之形成部位之外，絕緣層55b形成在覆蓋狹縫ST之側面之絕緣層55a上，以及在填充狹縫ST之下部之絕緣層55a之頂面上。
接著，移除孔STc之底面上之絕緣層55b以曝露源極線SL，並且導電層22填充在狹縫ST中。當移除孔STc之底面上之絕緣層55b時，絕緣層55b亦可自絕緣層52之頂面以及自填充在狹縫ST之下部之絕緣層55a之頂面移除。或者，可移除填充在狹縫ST之下部中之絕緣層55a之與孔STc對置之面上之絕緣層55b。
同時，在記憶區域MR中，絕緣層55b形成在絕緣層52之頂面上，以及在堆疊體LM曝露之其側面之狹縫ST上，以及在源極線SL曝露之底面上。同樣在記憶區域MR中，與台階區域SR中之程序並行地，狹縫ST之底面上之絕緣層55b被移除以曝露源極線SL，並且導電層22填充在狹縫ST中。當移除狹縫ST之底面上之絕緣層55b時，亦可自絕緣層52之頂面上移除絕緣層55b。
現在，圖14Aa至圖14Bd繪示在形成各種層期間之更詳細之外觀。圖14Aa至Ad係沿台階區域SR中之狹縫ST之Y方向截取之一橫截面圖，繪示孔STc之橫截面。圖14Ba至Bd係沿台階部分SR中之狹縫ST之Y方向截取之橫截面圖，繪示孔STc外之一部分之一橫截面。
注意，在記憶區域MR中狹縫ST之個別層之形成期間之外觀與在圖14Aa至Ad中所繪示之孔STc處之各別層之形成期間之外觀相似，且因此將不繪示亦不解釋。
如圖14Aa中所繪示，在透過形成在狹縫ST中之孔STc移除堆疊體LMs之絕緣層NL之後，並且在間隙層GP中形成字線WL之前，在沿堆疊體LMg之堆疊方向鄰接間隙層GP之絕緣層OL之上表面及下表面上形成阻擋層61。在此程序中，在孔STc之部分中，在絕緣層OL之與狹縫ST對置之端面上亦形成阻擋層61。
如圖14Ab中所繪示，障壁金屬層24進一步形成在堆疊體LMg之堆疊方向上鄰接間隙層GP之絕緣層OL之上表面及下表面上。在此程序中，障壁金屬層24亦形成在絕緣層OL之與狹縫ST對置之端面上。因此，形成在絕緣層OL之上及下表面及端面上之阻擋層61覆蓋有障壁金屬層24。
如圖14Ac中所繪示，在間隙層GP中填充鎢、鉬等以形成字線WL。在此程序中，諸如鎢或鉬之導電層亦形成在狹縫ST中。接著，移除形成在狹縫ST中之導電層。
在此程序中，形成在狹縫ST中之阻擋層61及障壁金屬層24中之至少障壁金屬層24亦與導電層一起移除。另一方面，阻擋層61可偶爾保留在絕緣層OL之與狹縫ST對置之端面上。由於阻擋層61係諸如氧化鋁層之一絕緣層，故即使在狹縫ST內未被移除，其亦不會對板狀觸點LI等之電特性產生不利影響。
如圖14Ad中所繪示，形成覆蓋狹縫ST之一側壁之絕緣層55b。接著，形成覆蓋絕緣層55b之障壁金屬層25，並且導電層22填充在狹縫ST中。
如此形成具有圖4A中所繪示之上述層結構之觸點部分LIc。
如圖14Ba中所繪示，當在形成字線WL之前形成阻擋層61時，除了台階區域SR中之孔STc之外，狹縫ST之一部分具有形成在其側壁上之絕緣層55a。因此，阻擋層61形成在絕緣層OL之上表面及下表面上，並且亦形成在狹縫ST中之絕緣層55a上。在絕緣層55a之與間隙層GP對置之面上，在間隙層GP之高度位準處形成阻擋層61。絕緣層OL在其與狹縫ST對置之側上之端面覆蓋有絕緣層55a，使得阻擋層61不形成在其上。
如圖14Bb中所繪示，在此後形成障壁金屬層24時，在間隙層GP之高度位準處，障壁金屬層24形成在絕緣層OL之上、下表面上以及在狹縫ST中之絕緣層55a上，以及在絕緣層55a之與間隙層GP對置之面上。在間隙層GP之高度位準處，形成在絕緣層OL之上表面及下表面上，狹縫ST中之絕緣層55a上及在絕緣層55a之與間隙層GP對置之面上之阻擋層61覆蓋有障壁金屬層24。
如圖14Bc中所繪示，當形成字線WL時，移除形成在狹縫ST中之諸如鎢或鉬層之導電層。在此程序中，形成在狹縫ST中之障壁金屬層24亦與導電層一起被移除。在另一方面，阻擋層61可偶爾保留在絕緣層55a之與狹縫ST對置之面上。
如圖14Bd中所繪示，形成覆蓋狹縫ST之一側壁之絕緣層55b。接著，形成覆蓋絕緣層55b之障壁金屬層25，並且將導電層22填充在狹縫ST中。
因此，具有圖4B中所繪示之上述層結構之板狀觸點LI形成在台階區域SR中。
此後，在台階部分SP之各階梯上，形成到達屬於該階梯之最上字線WL之一孔，在孔之側壁上形成絕緣層54，並且在絕緣層54之內部填充導電層21，以形成與複數個字線WL中之各者連接之觸點CC。
亦形成一孔以穿透絕緣層52及堆疊體LMs以到達下互連件D2，絕緣層57形成在孔之側壁上，並且導電層23填充在絕緣層57之內部，以形成透過下互連件D2電連接至周邊電路CUA之貫通觸點C4。注意，其中形成貫通接觸C4之孔可與圖9A至圖9C中所繪示之用於形成狹縫ST之上述程序並行地共同形成。
絕緣層53形成在絕緣層52上，並且一插塞V0經形成以便穿透絕緣層53，並與板狀觸點LI、貫通觸點C4及觸點CC中之各者連接。插塞CH經形成以穿透絕緣層53及52，並與柱PL連接。上互連件MX、位元線BL等經進一步形成以便與插塞V0及CH中之各者連接。
如此製造根據實施例之半導體記憶裝置1。
在用於製造諸如一三維非揮發性記憶體之一半導體記憶裝置之一程序中，可偶爾進行替換程序以便用諸如一鎢層之導電層替換諸如氮化矽層之犧牲層。在替換程序中，由於犧牲層之移除，堆疊體之結構變得易碎。此偶爾會導致保留在堆疊體中之諸如氧化矽層之絕緣層翹曲，或者堆疊體本身之變形或塌陷。
通常形成在台階部分上方之絕緣層可產生一拉應力。堆疊體因此被置於壓縮應力下。覆蓋有此絕緣層之台階部分可具有集中在其上之應力。即使支撐堆疊體之柱狀部分配置在台階部分中，由於緻密化柱狀部分之配置時之限制，此應力之影響亦不會被完全抑制。
現在，圖15A及圖15B繪示在已經自其移除犧牲層之堆疊體之台階部分中之示意圖。圖15A係在一自由選擇之絕緣層OL’之一高度位準處截取之一橫向橫截面圖，其繪示一狹縫ST’之整個範圍參與替換之一實例性情況。圖15B係在一自由選擇之絕緣層OL之一高度位準處截取之一橫向橫截面圖，其繪示在狹縫ST中設定孔STc之一實例性情況。
在圖15A中所繪示之一情況下，其中使用整個狹縫ST’進行替換而在狹縫ST’之側壁上不形成絕緣層，遠離狹縫ST’並被柱狀部分HR’圍繞之一區域FB’將具有類似於一固定端梁之一相對剛性結構，其中由上及下側上之間隙層鄰接之絕緣層OL’在圓周上由柱狀部分HR’支撐。
另一方面，落在狹縫ST’與相鄰狹縫ST’之柱狀部分HR’之間的一區域CL’將具有類似一懸臂之一更易碎之結構，其中不存在在與狹縫ST’對置之側上支撐絕緣層OL’之端部之部件。
在區域CL’中，在狹縫ST’與柱狀部分HR’之間有一最大距離MXc’之一位置處，絕緣層OL’將具有引起偏轉之一最大風險。一基於模擬之分析表明，為了將絕緣層OL’之偏轉抑制在一可允許之範圍內，較佳地將最大距離MXc’限制在懸臂狀區域CL’中之一預定臨限值內。
然而，由於在緻密化柱狀部分HR’之配置時之上述限制，柱狀部分HR’之配置密度傾向於低於記憶區域中柱之配置密度。由於此原因，絕緣層OL’之偏轉風險在台階部分中變得比在記憶區域中更高，並且在台階部分中靠近狹縫ST’之區域CL’中，絕緣層OL’之偏轉風險變得甚至更高。
基於模擬之分析亦表明，在靠近源極線之堆疊體下側上之絕緣層OL’中，偏轉之風險進一步增加。與具有多層結構之堆疊體相比，源極線及源極線下方之一部分通常具有由一單一材料製成之一剛性結構。因此，源極線與堆疊體之間的介面區域可係一個易受應力影響之區域。
一旦保留在堆疊體中之絕緣層發生偏轉，此後將形成之字線之厚度將發生變化，或者間隙層將被沿堆疊方向鄰接之絕緣層阻擋，可能導致字線之斷裂。
在圖15B中所繪示之一情況中，其中將孔STc設定至狹縫ST，並且透過孔STc進行替換，一區域FB中之絕緣層OL在其圓周處由柱狀部分HR支撐，使得絕緣層OL之偏轉風險被認為幾乎與圖15A中所繪示之情況相等。
另一方面，在狹縫ST與相鄰狹縫ST之柱狀部分HR之間但不包括孔STc附近之區域中，絕緣層OL在其與狹縫ST對置之側上之端部處與絕緣層55a一起支撐在狹縫ST之側壁上，並且作為如同一固定端梁之一相對剛性之結構給出。因此，僅在孔STc周圍之一區域CL中，絕緣層OL形成為一懸臂形狀。
此外，在區域CL中，由於孔STc之端部在Y方向上朝向柱狀部分HR鼓起，在絕緣層OL之偏轉風險變得最大之部位處，狹縫ST與柱狀部分HR之間的一最大距離MXc通常比圖15A中給出之最大距離MXc’短。因此，可更容易地將最大距離MXc減小至上述預定臨限值或低於上述預定臨限值，使得可將絕緣層OL之偏轉限制在一可允許之範圍內。
同樣如先前所描述，調整孔STc之形成部位，使得設定在狹縫ST及相鄰狹縫ST之柱狀部分HR中之孔STc不會在Y方向上對準。因此，抑制狹縫ST與柱狀部分HR之間的一最小距離MNc變得太小，且使得抑制板狀觸點LI與柱狀部分HR彼此接觸。
根據實施例之半導體記憶裝置1，板狀觸點LI具有複數個觸點部分LIc，該觸點部分LI在X方向上間斷地配置在台階部分SP中，並穿透堆疊體LM以與源極線SL連接。
即，藉由透過後來成為觸點部分LIc之孔STc進行替換，可增加替換期間之堆疊體LMg之強度。
此外，藉由使此等孔STc在替換之後變成觸點部分LIc，建立透過觸點部分LIc與源極線SL之傳導，因此使板狀觸點LI起到源極線觸點之作用。
根據實施例之半導體記憶裝置1，複數個觸點部分LIc在沿X方向之一方向上藉由在板狀觸點LI之上部位置處沿X方向延伸之導電層22連接。因此，可減小板狀觸點LI之互連電阻以改良電特性。
根據實施例之半導體記憶裝置1，在台階部分SP中，板狀觸點LI在其下部含有絕緣層55a，絕緣層55a在沿X方向之一方向上被複數個觸點部分LIc分割。因此，在替換期間，在堆疊體LMg之下部中之絕緣層OL可藉由在狹縫ST之下部中之絕緣層55a更牢固地支撐。
根據實施例之半導體記憶裝置1，記憶區域MR中之導電層22在X方向上連續地連接至源極線SL。因此，可減小記憶區域MR中之板狀觸點LI之互連電阻。
根據實施例之半導體記憶裝置1，配置複數個觸點部分LIc，同時個別地自在Y方向上與在X方向上排列之與板狀觸點LI相鄰之柱狀部分HR對置之位置移動。因此，板狀觸點LI與柱狀部分HR之間的最小距離MNc可維持在一預定值或更大，由此抑制板狀觸點LI與柱狀部分HR彼此接觸。
根據實施例之半導體記憶裝置1，複數個接觸部LIc在Y方向上之寬度比板狀觸點LI之另一部分在Y方向上之寬度寬。因此，如前文描述，可減小懸臂狀區域CL中之孔STc與柱狀部分HR之間的最大距離MXc，由此可進一步減小在替換期間絕緣層OL偏轉之風險。
根據實施例之半導體記憶裝置1，配置屬於一個板狀觸點LI之複數個觸點部分LIc，同時自Y方向上對置之位置移位至屬於相鄰板狀觸點LI之複數個觸點部分LIc中之各者。因此，可高效地執行相鄰板狀觸點LI之間的區域中之替換程序。
根據實施例之半導體記憶裝置1，屬於一個板狀觸點LI之複數個觸點部分LIc之間的距離量測為相鄰板狀觸點LI之間的距離之一半或更短。因此，可甚至更高效地執行相鄰板狀觸點LI之間的區域中之替換程序。
(第一修改實例)
接著，將參考圖16繪示根據實施例之一第一修改實例之一半導體記憶裝置2。在第一修改實例之半導體記憶裝置2中，觸點部分LIc之配置不同於前述實施例中之配置。
圖16係繪示根據實施例之第一修改實例之半導體記憶裝置2之一實例性結構之一橫向橫截面圖。更具體言之，圖16繪示在自提供給第一修改實例之半導體記憶裝置2之複數個字線WL中之一自由選擇之字線WL之一高度位準上截取之台階區域SR之一橫向橫截面。
如圖16中所繪示，配置第一修改實例之半導體記憶裝置2中之觸點部分LIc，而不特別注意柱狀部分HR之配置。因此，觸點部分LIc之至少一部分在Y方向上與柱狀部分HR之一部分對準。因此，在絕緣層OL具有一懸臂狀結構之區域中，可進一步縮短觸點部分LIc與柱狀部分HR之間的最大距離，由此可進一步降低絕緣層OL之偏轉風險。
因此，在考慮觸點部分LIc與柱狀部分HR之間的最小距離之同時較佳地配置觸點部分LIc及柱狀部分HR，使得觸點部分LIc與柱狀部分HR不會接觸。
根據第一修改實例之半導體記憶裝置2，可減小觸點部分LIc與柱狀部分HR之間的最大距離，並且可獲得與實施例之上述半導體記憶裝置1相同之效應。
(第二修改實例)
接著，將參考圖17至圖18B描述根據實施例之一第二修改實例之一半導體記憶裝置3。在第二修改實例之半導體記憶裝置3中，觸點部分LIc之配置不同於前述實施例中之配置。
圖17係繪示根據實施例之第二修改實例之半導體記憶裝置3之一實例性結構之一橫向橫截面圖。更具體言之，圖17繪示在自提供給第二修改實例之半導體記憶裝置3之複數個字線WL中之一自由選擇之字線WL之一高度位準上截取之台階區域SR之一橫向橫截面。
如圖17中所繪示，在第二修改實例之半導體記憶裝置3中，表示包含在表示第一板狀部分之板狀觸點LI中之複數個第一觸點部分之觸點部分LIc及表示包含在表示在Y方向上相鄰板狀觸點LI之第二板狀部分之板狀觸點LI中之複數個第二觸點部分之觸點部分LIc在Y方向上並列。
在上述實施例中，包含在相鄰板狀觸點LI中之觸點部分LIc在Y方向上偏離對準之同時配置，由此成功地改良替換程序之效率。考慮此，在相鄰板狀觸點LI之觸點部分LIc如第二修改實例之半導體記憶裝置3中般在Y方向上對準之同時配置之情況下，較佳地將屬於一個板狀觸點LI之複數個觸點部分LIc之間的距離設定為相鄰板狀觸點LI之間的距離之四分之一或更短。
圖18A及圖18B係繪示根據實施例之第二修改實例之半導體記憶裝置3之一實例性替換程序之示意圖。更具體言之，圖18A及圖18B繪示在相鄰板狀觸點LI之觸點部分LIc沿Y方向對準之配置中，屬於一個板狀觸點LI之觸點部分LIc之間的距離被設定成幾乎等於前述實施例中之距離之一替換情況。圖18A及圖18B繪示台階區域SR中之一自由選擇之絕緣層NL之一高度位準處截取之橫向橫截面，且分別對應於繪示前述實施例之圖12A及圖12B。
如圖18A中所繪示，在諸如熱磷酸之化學液體之注入開始之後，化學液體透過孔STc同心地擴散至台階區域SR中之堆疊體LMs中，以移除絕緣層NL。
如圖18B中所見，即使化學液體已經滲透至堆疊體LMs中，並且經過了通常等效於圖12B中所繪示之前述實施例中之一預定長度之時間之一預定長度之時間，在與相鄰孔STc之間的一個狹縫ST之一部分在Y方向上對置之一部位處，仍有被絕緣層NL佔據之一相對較大之區域未被移除。
現在，可藉由將屬於一個板狀觸點LI之複數個觸點部分Lic之間的距離調整為如先前所描述之板狀觸點LI之間的距離之四分之一或更短來改良替換程序之效率，從而能夠在與前述實施例中之程序時間相等之一程序時間內進行替換。
根據第二修改實例之半導體記憶裝置3，由於調整觸點部分LIc之間的距離，可獲得與前述實施例之半導體記憶裝置1之效應相當之效應。
(其他修改實例)
上述實施例以及第一及第二修改實例採用透過台階區域SR中之孔STc之替換程序。同時，替換程序可透過額外地形成在配置在記憶區域MR中之狹縫ST中之孔STc進行。由於壓縮應力亦透過配置在堆疊體LMg周圍之絕緣層51施加在記憶區域MR上，使得透過孔STc之替換程序可進一步增強堆疊體LMg之結構強度。在此情況下，較佳調整觸點部分LIc之間隔，以抑制記憶區域MR中之板狀觸點LI之互連電阻。
在前述實施例以及第一及第二修改實例中，柱PL之通道層CN已經在底面連接至源極線SL。通道層CN可替代地在側面上與源極線SL建立接觸。圖19A至圖19D係繪示用於製造此一半導體記憶裝置之一方法之一部分程序之圖，並且更具體地係記憶區域MR之橫截面圖。
如圖19A中所繪示，在用於製造半導體記憶裝置之方法之早期階段，一下源極線DSLb、一犧牲層SCN及一上源極線DSLt按此順序堆疊在覆蓋周邊電路之絕緣層50上。下源極線DSLb及上源極線DSLt通常由導電多晶矽層形成。犧牲層SCN通常係氮化矽層。
堆疊體LMs形成在上源極線DSLt上。在堆疊體LMs中形成穿透堆疊體LMs、上源極線DLSt及犧牲層SCN以到達下源極線DSLb之柱PLs；以及穿透絕緣層52、堆疊體LMs及上源極線DLSt以到達犧牲層SCN之狹縫STs。在各柱PLs之底部，自下側以此順序堆疊有阻擋絕緣層BK、一電荷儲存層CT、隧道絕緣層TN及通道層CN。
如圖19B中所繪示，一絕緣層59形成在狹縫STs之側壁上。本文之絕緣層59通常可為前述絕緣層55a之一部分。曝露於狹縫ST之底面之犧牲層SCN通常使用一化學液體透過狹縫STs移除。由於狹縫STs具有形成在其側面上之絕緣層59，使得堆疊體LMs中之絕緣層NL保持不移除。
因此，各柱PLs之側面在下源極線DSLb與上源極線DSLt之間產生之間隙中曝露。由諸如氧化矽層之阻擋絕緣層BK形成之各柱PLs之側面不被化學液體移除。
如圖19C中所繪示，透過狹縫STs注入與前述化學液體不同之一化學液體，由此依次移除曝露在下源極線DSLb及上源極線DSLt之間的間隙中之阻擋絕緣層BK、電荷儲存層CT及隧道絕緣層TN。因此，通道層CN之側面在下源極線DSLb及上源極線DSLt之間的間隙中曝露。
如圖19D中所繪示，透過狹縫STs注入諸如導電多晶矽之源氣體，以填充下源極線DSLb及上源極線DSLt之間的間隙，由此形成諸如一多晶矽層之一中間源極線BSL。因此，形成表示包含下源極線DSLb、中間源極線BSL及上源極線DSLt之第一導電層之源極線SLs。柱PLs之通道層CN在側面與中間源極線BSL連接。
此後，藉由移除記憶區域MR中之狹縫STs之側面上之絕緣層59等，並藉由透過狹縫STs對堆疊體LMs進行替換程序，獲得其中通道層CN在其側面上連接至中間源極線BSL之一半導體記憶裝置。
上述實施例、第一修改實例及第二修改實例之前提係交替地堆疊絕緣層NL與OL以形成堆疊體LMs。然而，堆疊體LMs可由複數個階層分開形成，其中，每次形成堆疊體LMs之一個層級時，可逐步形成柱PL、柱狀部分HR及台階部分SP。堆疊字線WL之數目可以此方式進一步增加。
雖然已經描述特定實施例，但此等實施例僅作為實例呈現，且並不旨在限制本發明之範疇。實際上，本文描述之新穎實施例可以各種其他形式體現；此外，可在不脫離本發明之精神之情況下做出呈本文描述之實施例之形式之各種省略、替換及改變。隨附發明申請專利範圍及其等等效物希望涵蓋將落入本發明之範疇及精神內之此等形式或修改。 相關申請案之交叉參考
本申請案係基於並主張2021年6月14日申請之第2021-098827號日本專利申請案之優先權，該申請案之全部內容以引用之方式併入本文中。
1:半導體記憶裝置 2:半導體記憶裝置 3:半導體記憶裝置 21:導電層 22:導電層 23:導電層 24:障壁金屬層 25:障壁金屬層 50:絕緣層 51:絕緣層 52:絕緣層 53:絕緣層 54:絕緣層 55:絕緣層 55a:絕緣層 55b:絕緣層 57:絕緣層 58:絕緣層 59:絕緣層 61:阻擋層 BK:阻擋絕緣層 BR:阻擋部分 BSL:中間源極線 C4:貫通觸點 CC:觸點 CH:插塞 CL:懸臂狀區域 CL’:懸臂狀區域 CN:通道層 CP:蓋層 CR:核心層 CT:電荷儲存層 CUA:周邊電路 D2:下互連件 DN:凹槽 DSLt:上源極線 DSLb:下源極線 FB:區域 FB’:區域 GP:間隙層 HL:孔 HR:柱狀部分 HR’:柱狀部分 LI:板狀觸點 LIc:觸點部分 LM:堆疊體 LMg:堆疊體 LMs:堆疊體 MX:上互連件 MXc’:最大距離 MXc:最大距離 MNc:最小距離 MC:記憶單元 ME:記憶層 MR:記憶區域 MH:記憶孔 NL:絕緣層 NR:絕緣區域 OP:開口 OL:絕緣層 OL’:絕緣層 PL:柱 PLs:柱 SCN:犧牲層 SL:源極線 SLs:源極線 SP:台階部分 SPds:虛設台階部分 SR:台階區域 ST:狹縫 ST’:狹縫 STc:孔 TP:貫通觸點區域 TN:隧道絕緣層 V0:插塞 WL:字線
圖1A及圖1B係繪示根據一實施例之一半導體記憶裝置之一實例性示意結構之圖；
圖2A至圖2C係根據實施例之半導體記憶裝置之橫截面圖；
圖3A及圖3B係根據實施例之半導體記憶裝置之橫向橫截面圖；
圖4A至圖4E係繪示根據實施例之提供至半導體記憶裝置之一板狀觸點之一實例性層結構之圖；
圖5A至圖5C係繪示根據實施例之用於製造半導體記憶裝置之一方法之實例性程序之圖；
圖6A及圖6B係繪示根據實施例之用於製造半導體記憶裝置之方法之實例性程序之圖；
圖7A至圖7C係繪示根據實施例之用於製造半導體記憶裝置之方法之實例性程序之圖；
圖8A至圖8C係繪示根據實施例之用於製造半導體記憶裝置之方法之實例性程序之圖；
圖9A至圖9C係繪示根據實施例之用於製造半導體記憶裝置之方法之實例性程序之圖；
圖10A至圖10C係繪示根據實施例之用於製造半導體記憶裝置之方法之實例性程序之圖；
圖11A及圖11B係繪示根據實施例之用於製造半導體記憶裝置之方法之實例性程序之圖；
圖12A及圖12B係繪示根據實施例之用於製造半導體記憶裝置之方法之實例性程序之圖；
圖13A至圖13C係繪示根據實施例之用於製造半導體記憶裝置之方法之實例性程序之圖；
圖14Aa至圖14Bd係繪示根據實施例之用於製造半導體記憶裝置之方法之實例性程序之圖；
圖15A及圖15B係繪示根據實施例及一比較實例之半導體記憶裝置在替換期間之外觀之示意圖；
圖16係繪示根據實施例之一第一修改實例之一半導體記憶裝置之一實例性結構之一橫向橫截面圖；
圖17係繪示根據實施例之一第二修改實例之一半導體記憶裝置之一實例性結構之一橫向橫截面圖；
圖18A及圖18B係繪示根據實施例之第二修改實例之半導體記憶裝置之一實例性替換程序之示意圖；及
圖19A至圖19D係繪示根據實施例之另一修改實例之用於製造一半導體記憶裝置之一方法之實例性程序之圖。
1:半導體記憶裝置
21:導電層
22:導電層
23:導電層
50:絕緣層
51:絕緣層
52:絕緣層
53:絕緣層
54:絕緣層
55:絕緣層
57:絕緣層
58:絕緣層
BR:阻擋部分
CC:觸點
C4:貫通觸點
D2:下互連件
HR:柱狀部分
LI:板狀觸點
LIc:觸點部分
LM:堆疊體
MX:上互連件
NL:絕緣層
NR:絕緣區域
OP:開口
OL:絕緣層
SL:源極線
SP:台階部分
SPds:虛設台階部分
SR:台階區域
TP:貫通觸點區域
V0:插塞
WL:字線

Claims (20)

  1. 一種半導體記憶裝置，其包括：一第一導電層；一堆疊體，其包含在該第一導電層上方交替地逐一堆疊之複數個第二導電層與複數個第一絕緣層，並且包含一台階部分，在該台階部分中該複數個第二導電層成階面；複數個第一柱，其等配置在一記憶區域中，該記憶區域在與該堆疊體之一堆疊方向交叉之一第一方向上遠離該台階部分，各第一柱包含穿透該堆疊體並與該第一導電層連接之一半導體層，並且在與該複數個第二導電層之至少一部分之一相交點處形成一記憶單元；及一板狀部分，其包含一第三導電層，該第三導電層在該堆疊體中沿該堆疊方向及該第一方向自該台階部分連續地延伸至該記憶區域，該板狀部分在與該堆疊方向及該第一方向兩者交叉之一第二方向上分割該堆疊體，其中該板狀部分在該台階部分中包含在該第一方向上間斷地配置之複數個觸點部分，該複數個觸點部分穿透該堆疊體並與該第一導電層連接。
  2. 如請求項1之半導體記憶裝置，其中該複數個觸點部分係：藉由在該第一方向上延伸以在該第二方向上分割該複數個第二導電層之一部分之該第三導電層，在該第一方向上於該台階部分中之板狀部分之一上位置處相互連接。
  3. 如請求項2之半導體記憶裝置，其中在該台階部分中，該板狀部分在其之一下部包含在該第一方向上被複數個觸點部分分割之一第二絕緣層。
  4. 如請求項3之半導體記憶裝置，其中該第二絕緣層不配置在該記憶區域中之該板狀部分之一下部中，且該第三導電層在該記憶區域中沿該第一方向連續地連接至該第一導電層。
  5. 如請求項1之半導體記憶裝置，其進一步包括：複數個第二柱，其等配置在該台階部分中並在該堆疊方向上延伸穿過該堆疊體，其中該複數個觸點部分係：自與該複數個第二柱中之與該板狀部分相鄰地且在該第一方向上排列之第二柱中之各者於該第二方向上對向之位置偏離對準(off-aligned)地配置。
  6. 如請求項5之半導體記憶裝置，其中該複數個觸點部分中之各者在該第二方向上具有比該板狀部分之另一部分在該第二方向上之一寬度寬之一寬度。
  7. 如請求項5之半導體記憶裝置，其中該複數個第一及第二柱分散地配置在該堆疊體中，並且該複數個第二導電層之每單位面積之該複數個第二柱之一配置密度 低於每單位面積之該複數個第一柱之一配置密度。
  8. 如請求項7之半導體記憶裝置，其中當在該堆疊方向上觀察時，該複數個第一柱交錯配置，並且該複數個第二柱經配置以當在該堆疊方向上觀察時形成一網格圖案。
  9. 如請求項1之半導體記憶裝置，其中該板狀部分包含：一第一板狀部分；及一第二板狀部分，其在該第二方向上與該第一板狀部分相鄰，且該複數個觸點部分包含：複數個第一觸點部分，其等包含在該第一板狀部分中；及複數個第二觸點部分，其等包含在該第二板狀部分中，並且分別自與該複數個第一觸點部分於該第二方向上對向之位置偏離對準地配置。
  10. 如請求項9之半導體記憶裝置，其中該複數個第一觸點部分中之相鄰第一觸點部分之間的一距離係該第一板狀部分與該第二板狀部分之間的一距離之一半或更短。
  11. 如請求項1之半導體記憶裝置，其中該板狀部分包含：一第一板狀部分；及 一第二板狀部分，其在該第二方向上與該第一板狀部分相鄰，及該複數個觸點部分包含：複數個第一觸點部分，其等包含在該第一板狀部分中；及複數個第二觸點部分，其等包含在該第二板狀部分中，並且分別與該複數個第一觸點部分於該第二方向上對準地配置。
  12. 如請求項11之半導體記憶裝置，其中該複數個第一觸點部分中之相鄰第一觸點部分之間的一距離係該第一板狀部分與該第二板狀部分之間的一距離之四分之一或更短。
  13. 一種半導體記憶裝置，其包括：一第一導電層；一堆疊體，其包含在該第一導電層上方交替地逐一堆疊之複數個第二導電層與複數個第一絕緣層，並且包含一台階部分，在該台階部分中該複數個第二導電層成階面；複數個第一柱，其等配置在一記憶區域中，該記憶區域在與該堆疊體之一堆疊方向交叉之一第一方向上遠離該台階部分，各第一柱包含穿透該堆疊體並與該第一導電層連接之一半導體層，並且在與該複數個第二導電層之至少一部分之相交點處形成一記憶單元；及一板狀部分，其在該堆疊體中沿該堆疊方向及該第一方向自該台階部分連續地延伸至該記憶區域，且在與該堆疊方向及該第一方向兩者交叉之一第二方向上分割該堆疊體，其中該板狀部分包含： 一側壁絕緣層，該側壁絕緣層覆蓋該板狀部分之在該第二方向上彼此對置之側壁；及一第三導電層，該第三導電層在該側壁絕緣層內部自該台階部分連續延伸至該記憶區域，並且電連接至該第一導電層，及該側壁絕緣層在該第一方向上間斷地在該台階部分中包含第一部分，該等第一部分之各者之一厚度在與該堆疊方向交叉之一方向上大於除該等第一部分之外之一第二部分之一厚度。
  14. 如請求項13之半導體記憶裝置，其中該側壁絕緣層在該等第一部分中包含一含金屬元素層，該含金屬元素層在該側壁絕緣層之一厚度方向上之一預定位置沿該堆疊方向在該側壁絕緣層中延伸。
  15. 如請求項14之半導體記憶裝置，其中該含金屬元素層亦配置在該側壁絕緣層之與該第二導電層對置之一面上之該等第一部分中。
  16. 如請求項15之半導體記憶裝置，其中該含金屬元素層不配置在該側壁絕緣層之與該第一絕緣層對置之一面上之該等第一部分中。
  17. 如請求項15之半導體記憶裝置，其中該含金屬元素層配置在該側壁絕緣層之與該第一絕緣層對置之一面 上之該第二部分中。
  18. 如請求項17之半導體記憶裝置，其中該含金屬元素層不配置在該側壁絕緣層之與該第二導電層對置之一面上之該第二部分中。
  19. 如請求項17之半導體記憶裝置，其中該板狀部分在該記憶區域中具有與該第二部分中之該板狀部分之一層結構相同之一層結構。
  20. 如請求項13之半導體記憶裝置，其中該第二部分中之該板狀部分在該第二方向上之一寬度比至少在該台階部分中之該等第一部分中之一寬度寬。
TW111101123A 2021-06-14 2022-01-11 半導體記憶裝置 TWI806350B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2021098827A JP2022190482A (ja) 2021-06-14 2021-06-14 半導体記憶装置
JP2021-098827 2021-06-14

Publications (2)

Publication Number Publication Date
TW202249254A TW202249254A (zh) 2022-12-16
TWI806350B true TWI806350B (zh) 2023-06-21

Family

ID=84390558

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111101123A TWI806350B (zh) 2021-06-14 2022-01-11 半導體記憶裝置

Country Status (4)

Country Link
US (1) US20220399274A1 (zh)
JP (1) JP2022190482A (zh)
CN (1) CN115548022A (zh)
TW (1) TWI806350B (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201733020A (zh) * 2016-03-10 2017-09-16 Toshiba Kk 半導體裝置及其製造方法
TW201834207A (zh) * 2017-03-08 2018-09-16 大陸商長江存儲科技有限責任公司 三維記憶體裝置的互連結構
TW202034499A (zh) * 2019-03-12 2020-09-16 日商東芝記憶體股份有限公司 半導體記憶裝置及其製造方法
US20200411542A1 (en) * 2019-06-25 2020-12-31 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory device and method of fabricating the same
US20210151462A1 (en) * 2019-11-18 2021-05-20 Samsung Electronics Co., Ltd. Semiconductor devices

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201733020A (zh) * 2016-03-10 2017-09-16 Toshiba Kk 半導體裝置及其製造方法
TW201834207A (zh) * 2017-03-08 2018-09-16 大陸商長江存儲科技有限責任公司 三維記憶體裝置的互連結構
TW202034499A (zh) * 2019-03-12 2020-09-16 日商東芝記憶體股份有限公司 半導體記憶裝置及其製造方法
US20200411542A1 (en) * 2019-06-25 2020-12-31 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory device and method of fabricating the same
US20210151462A1 (en) * 2019-11-18 2021-05-20 Samsung Electronics Co., Ltd. Semiconductor devices

Also Published As

Publication number Publication date
JP2022190482A (ja) 2022-12-26
TW202249254A (zh) 2022-12-16
CN115548022A (zh) 2022-12-30
US20220399274A1 (en) 2022-12-15

Similar Documents

Publication Publication Date Title
JP5426130B2 (ja) ストレージノードを有する半導体装置及びその形成方法
TWI806350B (zh) 半導體記憶裝置
US20230200069A1 (en) Semiconductor memory device
TWI843986B (zh) 半導體記憶裝置
JP7543028B2 (ja) 半導体記憶装置の製造方法
TWI830152B (zh) 半導體記憶裝置
TWI793911B (zh) 半導體記憶裝置及半導體記憶裝置之製造方法
KR100558005B1 (ko) 적어도 하나의 스토리지 노드를 갖는 반도체 장치들 및 그제조 방법들
TWI801969B (zh) 半導體記憶裝置
US20230200071A1 (en) Semiconductor memory device
US20230284447A1 (en) Semiconductor memory device
US20240203876A1 (en) Semiconductor memory device
TW202401802A (zh) 半導體記憶裝置及半導體記憶裝置之製造方法
US20240315026A1 (en) Semiconductor storage device
US20210265378A1 (en) Manufacturing method of semiconductor memory device and semiconductor memory device
US20230402314A1 (en) Method for manufacturing semiconductor device, and semiconductor device
CN112909004B (zh) 三维存储器及其制造方法
US20240096690A1 (en) Semiconductor device and method of manufacturing semiconductor device
US20220085062A1 (en) Semiconductor memory device
JP2023087308A (ja) 半導体記憶装置および半導体記憶装置の製造方法
JP2022147141A (ja) 半導体記憶装置