TW202034499A - 半導體記憶裝置及其製造方法 - Google Patents

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Abstract

本發明之實施形態係關於一種半導體記憶裝置及其製造方法。 實施形態之半導體記憶裝置係具備具有複數個記憶胞之胞陣列區域及包圍胞陣列區域而配置於端部之外緣部者，其於胞陣列區域內具備積層體，該積層體係將複數個導電層隔著第1絕緣層而積層，且複數個導電層之端部具有成為階梯狀之面向外緣部之階梯部，於階梯部中之至少1階之中央部，具有朝胞陣列區域內側之凹陷。

Description

半導體記憶裝置及其製造方法
本發明之實施形態係關於一種半導體記憶裝置及其製造方法。
近年來，推進半導體記憶裝置之微細化，提出具有積層結構之記憶胞之三維積層型非揮發性記憶體。於三維積層型非揮發性記憶體中，為了將於高度方向上配置之記憶胞各層中之字元線拉出，有時採用階梯狀之結構。此種階梯狀之結構例如係藉由一面將遮罩圖案細化一面對積層結構進行蝕刻而獲得。
一實施形態提供一種可提高遮罩圖案之細化精度之半導體記憶裝置及半導體記憶裝置之製造方法。
實施形態之半導體記憶裝置係具備具有複數個記憶胞之胞陣列區域及包圍上述胞陣列區域而配置於端部之外緣部者，且於上述胞陣列區域內具備積層體，該積層體係將複數個導電層隔著第1絕緣層而積層，且上述複數個導電層之端部具有成為階梯狀之面向上述外緣部之階梯部，於上述階梯部中之至少1階之中央部，具有朝上述胞陣列區域內側之凹陷。
以下，一面參照圖式，一面詳細地說明本發明。再者，並非要藉由下述實施形態來限定本發明。又，於下述實施形態之構成要素中，包含本領域技術人員可容易假定之要素或實質上相同之要素。
(半導體記憶裝置之構成例) 圖1A及圖1B係模式性表示實施形態之半導體記憶裝置1之構成之一例之圖。圖1A係實施形態之半導體記憶裝置1之俯視圖，圖1B係實施形態之半導體記憶裝置1之X方向之剖視圖。
如圖1A及圖1B所示，半導體記憶裝置1具備：以晶片狀切出之基板10c、配置於基板10c上之胞陣列區域20、以及作為外緣部之劃割道30。
胞陣列區域20係形成有成為半導體元件之圖案之區域。又，劃割道30係形成有用於半導體記憶裝置1之製造處理之定位標記等圖案之區域。胞陣列區域20配置於基板10c之中央部，劃割道30以包圍胞陣列區域20之方式配置於基板10c之端部。
胞陣列區域20具有包含配置有作為記憶元件之記憶胞之記憶體部、及有助於記憶胞之動作之周邊電路之記憶體面。於圖1A及圖1B之例中，胞陣列區域20具有2個記憶體面。於各個記憶體面，記憶體部分別具備周邊電路，因此各個記憶體面可相互獨立地動作。
於胞陣列區域20之各記憶體面內，配置由複數個層構成之積層體LM。於該等積層體LM內，三維配置複數個記憶胞。關於積層體LM之詳細構成將於以下敍述。
於劃割道30之特定位置，配置由複數個層構成之積層體LMd。於該等積層體LMd內並未配置記憶胞，積層體LMd係虛設之積層體。關於積層體LMd之詳細構成將於以下敍述。
此處，就劃割道30中之積層體LMd之配置更詳細地進行說明。積層體LMd配置於劃割道30內之X方向側之端部、且與胞陣列區域20之角部對向之位置附近。所謂胞陣列區域20之角部係胞陣列區域20中之例如至少2方向由劃割道30包圍之區域。即，於圖1A及圖1B之例中，積層體LMd配置在相對於胞陣列區域20之4個角部於X方向對向之劃割道30之4個端部。
更具體而言，1個積層體LMd從與胞陣列區域20之角部對向之位置朝與胞陣列區域20之中央部對向之位置，於劃割道30之端部上以特定距離沿Y方向延伸。但，積層體LMd並未形成於與胞陣列區域20之中央部對向之位置。將胞陣列區域20之積層體LM之底面之Y方向之長度設為「d」時，劃割道30之積層體LMd之底面之Y方向之長度例如較佳為大於「d/4」。又，較佳為2對積層體LMd以相對於通過胞陣列區域20之Y方向中心之中心線成相互線對稱之方式配置。
圖2A及圖2B係表示實施形態之半導體記憶裝置1之一部分構成之詳細例之圖。圖2A係半導體記憶裝置1之記憶體面內之X方向之剖視圖，圖2B係半導體記憶裝置1之包含胞陣列區域20及劃割道30之一部分之俯視圖。但，圖2B中，省略積層體LM上之絕緣層56、連接於柱PL之插塞CH等。
再者，本說明書中上下方向係基於下述階梯部STR之形狀而規定。具體而言，將階梯部SR之階台部分、即階梯部STR之各階之層間絕緣層OL之露出面所朝之方向設為上方向。
如圖2A及圖2B所示，於導體記憶裝置1之記憶體面內，於從矽晶圓等晶圓切出之基板10c，配置包含電晶體等之周邊電路PER。周邊電路PER被絕緣層55覆蓋。於絕緣層55上，例如配置有由多晶矽層等構成之源極線SL。
於源極線SL上，配置有將複數個作為導電層之字元線WL與複數個作為第1絕緣層之絕緣層OL交替積層而成之積層體LM。字元線WL例如係鎢層或鉬層等。絕緣層OL例如係SiO2 層等。於圖2A及圖2B之例中，字元線WL1～WL15、與除最下層之絕緣層OL0以外之絕緣層OL1～OL15分別各積層15層。但，字元線WL及絕緣層OL之積層數為任意。
積層體LM由大致沿X方向延伸之複數個作為帶狀部之狹縫ST而沿Y方向分割。狹縫ST具有貫通積層體LM之槽狀之結構，槽內例如被SiO2 層等絕緣層填充。藉由以將絕緣層作為襯墊之導電層填充槽內，狹縫ST例如亦可作為源極線接觸部等發揮功能。
積層體LM具備配置複數個記憶胞MC之記憶體部MEM、及字元線WL及絕緣層OL之端部成為階梯狀之階梯部STR。
於記憶體部MEM，以矩陣狀配置有複數個貫通積層體LM而到達源極線SL之柱PL。柱PL具有柱狀結構，從其中心部依序具備核心層CR、通道層CN及記憶體層ME。通道層CN亦配置於柱PL之底部。核心層CR例如為SiO2 層等。通道層CN例如為非晶矽層或多晶矽層等。記憶體層ME例如具有SiO2 層/SiN層/SiO2 層等積層結構。於通道層CN之上端，例如配置連接於位元線等之上層配線之插塞CH。
藉由具有此種結構而於柱PL與各字元線WL之交叉部形成記憶胞MC。藉由從字元線WL對記憶胞MC施加特定之電壓，將特定之電荷保持於記憶胞MC，而使記憶胞MC非揮發地記憶資料。藉由從字元線WL對記憶胞MC施加特定之電壓而讀出記憶於記憶胞MC中之資料。
但，包含積層體LM之最下層及最上層之導電層之1個以上之導電層亦可作為選擇閘極線發揮功能。於該情形時，於選擇閘極線與柱PL之交叉部形成選擇閘極。藉由從選擇閘極線對選擇閘極施加特定之電壓，選擇閘極導通或斷開，而可將形成於特定之柱PL之記憶胞MC選作動作對象之記憶胞MC。
階梯部STR具有將1層字元線WL及其上層之1層絕緣層OL作為1階量而朝記憶體部MEM側不斷升階之階梯狀之形狀。圖2A及圖2B之例中，從下層側起，字元線WL1及絕緣層OL1為最下階，字元線WL8及絕緣層OL8為第8階之階，字元線WL15及絕緣層OL15為最上階。即，階梯部STR面向圖2A及圖2B之長度方向左側之劃割道30。
階梯部STR之整體例如被絕緣層56覆蓋至積層體LM之上表面以上之高度。於階梯部STR之各階，配置連接於上層配線之接觸部CC。接觸部CC貫通絕緣層56及各階之上層之絕緣層OL而連接於字元線WL。藉由具有此種結構，可將各字元線WL拉出且連接於上層配線。
階梯部STR之各階中，作為平坦部之階台部與作為階差部之台階部大致沿著與階梯部STR之升降方向(X方向)相交之Y方向延伸。於該Y方向之大致中央部，至少若干階具有朝記憶體部MEM側凹陷之凹部DNT。又，於Y方向之兩端部，至少若干階亦可具有朝記憶體部MEM側不斷後退之帶弧度之形狀。於該情形時，各階之階台部與台階部之切線具有M字形之形狀。再者，所謂各階之Y方向之大致中央部係由4個狹縫ST分割成3個部分之階梯部STR整體之大致中央部。又，所謂各階之Y方向之兩端部係由4個狹縫ST分割成3個部分之階梯部STR整體之兩端部。
階梯部STR具有若干個區域AA、AB、AC。區域AA係包含從第2階之字元線WL2及絕緣層OL2至第5階之字元線WL5及絕緣層OL5之區域。區域AB係包含從第7階之字元線WL7及絕緣層OL7至第10階之字元線WL10及絕緣層OL10之區域。區域AC係包含從第12階之字元線WL12及絕緣層OL12至第15階之字元線WL15及絕緣層OL15之區域。
於各區域AA、AB、AC內，關於凹部DNT之凹陷量，越靠近上側之階、即越遠離劃割道30之側之階則變得越小。例如，於區域AA內，第2階之凹部DNT之凹陷量最大，第5階之凹部DNT之凹陷量最小。於區域AB內，第7階之凹部DNT之凹陷量最大，第10階之凹部DNT之凹陷量最小。於區域AC內，第12階之凹部DNT之凹陷量最大，第15階之凹部DNT之凹陷量最小。
又，於各區域AA、AB、AC間，關於凹部DNT之凹陷量，越靠近上側之區域、即越遠離劃割道30之側之區域則變得越小。例如，區域AA之第2階之凹部DNT之凹陷量大於區域AB之第7階之凹部DNT之凹陷量，區域AB之第7階之凹部DNT之凹陷量大於區域AC之第12階之凹部DNT之凹陷量。又，區域AA之第5階之凹部DNT之凹陷量大於區域AB之第10階之凹部DNT之凹陷量，區域AB之第10階之凹部DNT之凹陷量大於區域AC之第15階之凹部DNT之凹陷量。
再者，積層體LM亦可於Y方向側之兩端部亦具有階梯狀之形狀。
於劃割道30內之面向階梯部STR之側、且階梯部STR之Y方向兩端部之附近，於覆蓋基板10c之絕緣層55上配置有積層體LMd。
積層體LMd具有將複數個第2絕緣層與複數個第3絕緣層交替積層而成之結構。第2絕緣層例如為SiN層等。第3絕緣層例如為與構成積層體LM之絕緣層OL相同種類之SiO2 層等。
積層體LMd例如具有朝基板10c之端部不斷升階之階梯狀之階梯部STRd。即，階梯部STRd面向胞陣列區域20，且與胞陣列區域20內之階梯部STR對向。於圖2B之例中，階梯部STRd具有5階之階梯形狀，但階梯部STRd之階數為任意。再者，積層體LMd亦可於Y方向側之兩端部亦具有階梯狀之形狀。
階梯部STRd之整體與積層體LM之階梯部STR同樣地，例如被絕緣層56覆蓋至積層體LMd之上端以上之高度。
(半導體記憶裝置之製造方法例) 接下來，使用圖3至圖19A及圖19B，對半導體記憶裝置1之製造方法例進行說明。除圖3外之各圖係表示實施形態之半導體記憶裝置1之製造方法之一步驟之剖視圖及俯視圖。又，圖4～圖17之A係之後成為記憶體面之區域之剖視圖，對應於圖2A。圖4～圖17之B係之後胞陣列區域20及成為劃割道30之區域之局部俯視圖，對應於圖2B。
首先，準備於切出基板10c之前之矽晶圓等晶圓形成有周邊電路PER，且形成有將複數個第2絕緣層與複數個第3絕緣層交替積層而成之積層體之上述晶圓。周邊電路PER例如可使用通常之半導體電路之形成方法而形成。其後，形成覆蓋積層體之一部分之抗蝕圖案。
圖3係表示實施形態之半導體記憶裝置1之製造方法之一步驟之抗蝕圖案61、71之配置例之俯視圖。如圖3所示，於晶圓10上，將胞陣列區域20隔著作為切割區之劃割道50而配置成矩陣狀。劃割道50係由經切割而消失之區域即劃割道40、與未消失而殘留於切割後之基板10c上之劃割道30所構成。於該晶圓10上之大致整面，形成第2絕緣層與第3絕緣層之積層體。
又，於晶圓10上，覆蓋積層體之一部分而形成作為第1遮罩圖案之抗蝕圖案61及作為第2遮罩圖案之抗蝕圖案71。抗蝕圖案61以覆蓋胞陣列區域20之成為記憶體面之部分而形成。抗蝕圖案71跨及排列於X方向之2個記憶體面間之劃割道50、即2個劃割道30及1個劃割道40而形成。
更具體而言，在排列於X方向之2個記憶體面間，抗蝕圖案71從與抗蝕圖案61之角部對向之位置朝抗蝕圖案61之中央沿Y方向延伸。但，抗蝕圖案71並未形成於與抗蝕圖案61之中央部對向之位置。
此處，所謂抗蝕圖案61之角部，例如係覆蓋1個記憶體面之抗蝕圖案61之4個角部中之至少2個方向由劃割道30包圍之區域。即，在排列於X方向之複數個記憶體面中，胞陣列區域20內之2個記憶體面內側之角部並不符合上述例。其原因在於，僅於1個方向、即Y方向面向劃割道30。藉此，覆蓋1個記憶體面之抗蝕圖案61之4個角部中，面向胞陣列區域20外側之2個角部符合上述例，於該等2個角部之外側配置抗蝕圖案71。
將1個抗蝕圖案61之Y方向之長度設為「d」時，1個抗蝕圖案71之Y方向之長度較佳為例如大於「d/4」。又，較佳為2對抗蝕圖案71以相對於通過1個抗蝕圖案61之Y方向中心之中心線成相互線對稱之方式配置。
藉由將抗蝕圖案61、71設為如此配置，使抗蝕圖案61之中央部附近之抗蝕圖案61、71之合計被覆率CVa與抗蝕圖案61之面向胞陣列區域20外側之角部附近之抗蝕圖案61、71之合計被覆率CVb大致相等。此處，所謂抗蝕圖案61、71之被覆率CVa、CVb係於晶圓10之每單位面積中，形成抗蝕圖案61、71之區域之面積。
圖4A及圖4B中，表示於將複數個作為第2絕緣層之絕緣層NL與複數個作為第1絕緣層或第3絕緣層之絕緣層OL交替積層而成之積層體LMs上形成抗蝕圖案61、71之狀態。絕緣層NL係於後續處理中能夠置換成鎢層或鉬層等之犧牲層，例如為SiN層。絕緣層OL係與構成上述積層體LM、LMd之絕緣層OL相同之層，例如為SiO2 層等。
抗蝕圖案61之面向劃割道30之側之端部距記憶體部MEM之距離與之後形成之階梯部STR之最下階之台階部、即階梯部STR之前端部分大致相等。抗蝕圖案71配置於之後形成積層體LMd之位置。
如圖5A及圖5B所示，將抗蝕圖案61作為遮罩，將積層體LMs之露出部分之最上層之絕緣層OL15、NL15去除。此時，於劃割道30上，抗蝕圖案71亦成為遮罩，將絕緣層OL15、NL15之一部分去除。
如圖6A及圖6B所示，將抗蝕圖案61由O2 電漿等細化而形成抗蝕圖案61a。藉此，抗蝕圖案61a後退，新露出最上層之絕緣層OL15、NL15。此時，抗蝕圖案61a之後退量例如設為與之後形成之階梯部STR之1階量之階台部之X方向之寬度相同程度。
又，此時，抗蝕圖案71亦由O2 電漿等細化而形成抗蝕圖案71a。如上所述，抗蝕圖案61中央部附近之抗蝕圖案61、71之合計被覆率與抗蝕圖案61角部附近之抗蝕圖案61、71之合計被覆率大致相等。如下所述，若使抗蝕圖案71接近抗蝕圖案61之角部，使抗蝕圖案61之中央部附近與角部附近之被覆率相等，則抗蝕圖案61之細化速率於中央部附近與角部附近容易變得均勻。藉此，抗蝕圖案61a之後退量於中央附近與角部附近大致相等。
根據圖6A及圖6B之例，抗蝕圖案61之細化速率於中央部附近較端部附近稍快，抗蝕圖案61a之後退量於中央部附近較端部附近稍大。藉此，與抗蝕圖案71a對向之側之抗蝕圖案61a之端部於Y方向之中央部附近，朝與抗蝕圖案71a相反側、即胞陣列區域20之內側凹陷。
如圖7A及圖7B所示，將抗蝕圖案61a作為遮罩，將積層體LMs之新露出之最上層之絕緣層OL15、NL15去除。藉此，絕緣層OL15、NL15成為具有轉印有抗蝕圖案61a之形狀之凹部DNT之形狀。又，於積層體LMs之已去除了絕緣層OL15、NL15之部分，將最上層之下層之絕緣層OL14、NL14去除。絕緣層OL14、NL14承續原本之抗蝕圖案61之形狀，成為不具有凹部DNT之形狀。
此時，於劃割道30，抗蝕圖案71a亦成為遮罩，將絕緣層OL15、NL15之一部分與絕緣層OL14、NL14之一部分去除。
如圖8A及圖8B所示，將抗蝕圖案61a由O2 電漿等細化而形成抗蝕圖案61b。藉此，抗蝕圖案61b後退，新露出最上層之絕緣層OL15、NL15。
此時，抗蝕圖案71a亦得以細化而形成抗蝕圖案71b，與抗蝕圖案71b對向之側之抗蝕圖案61b之端部於Y方向之中央部附近，朝與抗蝕圖案71b相反之側凹陷。但，抗蝕圖案61a、71a之距離較抗蝕圖案61、71之距離遠，於該情形時，由抗蝕圖案71a對抗蝕圖案61a之細化速率造成之影響稍減弱。因此，抗蝕圖案61b之凹陷量小於抗蝕圖案61a之凹陷量。
如圖9A及圖9B所示，將抗蝕圖案61b作為遮罩，將積層體LMs之新露出之最上層之絕緣層OL15、NL15去除。藉此，絕緣層OL15、NL15成為具有轉印有抗蝕圖案61b之形狀之凹部DNT之形狀。
又，於積層體LMs之已去除了絕緣層OL15、NL15之部分，將最上層之下層之絕緣層OL14、NL14去除。絕緣層OL14、NL14承續抗蝕圖案61a之形狀，成為具有較絕緣層OL15、NL15大之凹部DNT之形狀。
又，於積層體LMs之已去除了絕緣層OL14、NL14之部分，進而將下層之絕緣層OL13、NL13去除。絕緣層OL13、NL13承續抗蝕圖案61之形狀，成為不具有凹部DNT之形狀。
此時，於劃割道30，抗蝕圖案71b亦成為遮罩，將絕緣層OL15、NL15之一部分、絕緣層OL14、NL14之一部分、及絕緣層OL13、NL13之一部分依序去除。
如圖10A及圖10B所示，由抗蝕圖案61b、71b之細化而形成抗蝕圖案61c、71c，如圖11A及圖11B所示，將絕緣層OL15～OL12、NL15～NL12去除。又，如圖12A及圖12B所示，由抗蝕圖案61c、71c之細化而形成抗蝕圖案61d、71d，如圖13A及圖13B所示，將絕緣層OL15～OL11、NL15～NL11去除。
藉由該等處理，於胞陣列區域20內之積層體LMs之絕緣層OL15～OL11、NL15～NL11上形成5階之階梯形狀。最下階之絕緣層OL11、NL11承續抗蝕圖案61之形狀而不具有凹部DNT。除此以外之絕緣層OL15～OL12、NL15～NL12承續細化之抗蝕圖案61a～61d之形狀，具有越靠上層凹陷量變得越小之凹部DNT。
此種形狀於此後之處理中，被包含最下層之絕緣層OL5～OL1及字元線WL5～WL1承續。該等層中，絕緣層OL5～OL2及字元線WL5～WL2係包含於區域AA之層。如此，區域AA之各階之上述形狀因抗蝕圖案61之複數次細化而形成。
另一方面，劃割道30內之積層體LMs之絕緣層OL15～OL11、NL15～NL11亦成為階梯形狀。
此後，將抗蝕圖案61d、71d剝離。
如圖14A及圖14B所示，覆蓋積層體LMs之一部分而形成抗蝕圖案62、72。抗蝕圖案62以覆蓋胞陣列區域20之成為記憶體面之部分之方式而形成。但，抗蝕圖案62之與抗蝕圖案72對向之側之端部配置在相較於最後形成之最上階之絕緣層OL15、NL15之台階部之位置從抗蝕圖案72後退階台部寬度之位置。
抗蝕圖案72跨及排列於X方向之2個記憶體面間之2個劃割道30及1個劃割道40而形成於與抗蝕圖案71大致相同之位置。即，抗蝕圖案72亦未形成於與抗蝕圖案62之中央部對向之位置。
對於抗蝕圖案62、72，抗蝕圖案62中央部附近之抗蝕圖案62、72之合計被覆率與抗蝕圖案62角部附近之抗蝕圖案62、72之合計被覆率亦大致相等。
與上述之圖4A及圖4B至圖13A及圖13B同樣地，一面將抗蝕圖案62、72細化，一面將新露出之絕緣層OL15～OL6、NL15～NL6依序階梯狀去除。
如圖15A及圖15B所示，藉由反覆進行細化與絕緣層OL、NL之去除，使抗蝕圖案62細化而成為抗蝕圖案62d，於胞陣列區域20內之積層體LMs之絕緣層OL15～OL6、NL15～NL6，新形成10階之階梯形狀。包含最下階之絕緣層OL10～OL6、NL10～NL6承續抗蝕圖案61、61a～61d之形狀。該等上層之絕緣層OL7、NL7承續抗蝕圖案62之形狀而不具有凹部DNT。除此以外之絕緣層OL15～OL11、NL15～NL11承續細化後之抗蝕圖案62a～62d之形狀，具有越靠上層凹陷量變得越小之凹部DNT。
但，原本抗蝕圖案62、72之間較抗蝕圖案61、71之間相隔更遠。於該情形時，於抗蝕圖案62、72之細化中，由抗蝕圖案72、72a～72c對抗蝕圖案62、62a～62c之細化速率造成之影響較由抗蝕圖案71、71a～71c對抗蝕圖案61、61a～61c之細化速率造成之影響減弱。因此，抗蝕圖案62a～62d之凹陷量相對小於抗蝕圖案61a～61d之凹陷量。由此，絕緣層OL15～OL12、NL15～NL12之凹部DNT之凹陷量亦相對小於絕緣層OL10～OL7、NL10～NL7之凹部DNT之凹陷量。
絕緣層OL15～OL11、NL15～NL11之此種形狀於此後之處理中，被絕緣層OL10～OL6及字元線WL10～WL6承續。該等層中，絕緣層OL10～OL7及字元線WL10～WL7係包含於區域AB之層。如此，區域AB之各階之上述形狀因抗蝕圖案62之複數次細化而形成。
另一方面，於劃割道30內之積層體LMs之絕緣層OL15～OL6、NL15～NL6亦新形成階梯形狀。但，於劃割道30內，將抗蝕圖案72形成於與抗蝕圖案71大致相同之位置，因此，有劃割道30內之積層體LMs之階梯形狀例如未成為如胞陣列區域20內之積層體LMs之階梯形狀般規則之形狀之情形。又，有劃割道30內之階梯形狀之階數例如亦與胞陣列區域20內之階梯形狀之階數不同之情形。
此後，將抗蝕圖案62d、72d剝離。
如圖16A及圖16B所示，覆蓋積層體LMs之一部分而形成抗蝕圖案63、73。抗蝕圖案63以覆蓋胞陣列區域20之成為記憶體面之部分之方式而形成。但，抗蝕圖案63之與抗蝕圖案73對向之側之端部配置在相較於最後形成之最上階之絕緣層OL15、NL15之台階部之位置從抗蝕圖案73後退階台部寬度之位置。
抗蝕圖案73跨及排列於X方向之2個記憶體面間之2個劃割道30及1個劃割道40而形成於與抗蝕圖案71、72大致相同之位置。即，抗蝕圖案73亦未形成於與抗蝕圖案63之中央部對向之位置。
對於抗蝕圖案63、73，抗蝕圖案63中央部附近之抗蝕圖案63、73之合計被覆率與抗蝕圖案63角部附近之抗蝕圖案63、73之合計被覆率亦大致相等。
與上述之圖4A及圖4B～圖13A及圖13B、或圖14A及圖14B～圖15A及圖15B同樣地，一面將抗蝕圖案63、73細化，一面將新露出之絕緣層OL5～OL1、NL5～NL1依序階梯狀去除。
如圖17A及圖17B所示，藉由反覆進行細化與絕緣層OL、NL之去除，使抗蝕圖案63細化而成為抗蝕圖案63d，於胞陣列區域20內之積層體LMs之絕緣層OL15～OL1、NL15～NL1，新形成15階之階梯形狀。包含最下階之絕緣層OL5～OL1、NL5～NL1承續抗蝕圖案61、61a～61d之形狀。該等上層之絕緣層OL10～OL6、NL10～NL6承續抗蝕圖案62、62a～62d之形狀。該等上層之絕緣層OL11、NL11承續抗蝕圖案63之形狀而不具有凹部DNT。除此以外之絕緣層OL15～OL12、NL15～NL12承續細化後之抗蝕圖案63a～63d之形狀，具有越靠上層凹陷量變得越小之凹部DNT。
抗蝕圖案63、73之間較抗蝕圖案62、72之間進一步相隔更遠。因此，抗蝕圖案63a～63d之凹陷量相對更小於抗蝕圖案62a～62d之凹陷量。因此，絕緣層OL15～OL12、NL15～NL12之凹部DNT之凹陷量亦相對更小於絕緣層OL10～OL7、NL10～NL7之凹部DNT之凹陷量。
絕緣層OL15～OL11、NL15～NL11之此種形狀於此後之處理中，被絕緣層OL15～OL11及字元線WL15～WL11承續。該等層中，絕緣層OL15～OL12及字元線WL15～WL12係包含於區域AC之層。如此，區域AC之各階之上述形狀因抗蝕圖案63之複數次細化而形成。
另一方面，於劃割道30內之積層體LMs之絕緣層OL15～OL1、NL15～NL1亦新形成階梯形狀。藉此，將胞陣列區域20內之積層體LMs與劃割道30內之積層體LMs分斷，於劃割道30內，獲得具有階梯形狀之虛設之積層體LMd。
但，於劃割道30內，將抗蝕圖案73形成於與抗蝕圖案71、72大致相同之位置，因此，有劃割道30內之積層體LMd之階梯形狀例如未成為如胞陣列區域20內之積層體LMs之階梯形狀般規則之形狀之情形。又，有劃割道30內之階梯形狀之階數例如亦與胞陣列區域20內之階梯形狀之階數不同之情形。
再者，於上述例中，主要對於X方向、即積層體LM、LMd相互對向之側形成階梯形狀進行了說明。但，於抗蝕圖案61～63、71～73之細化中，不僅於X方向而且於Y方向，抗蝕圖案61～63、71～73亦得以細化。藉此，亦可於積層體LM、LMd之Y方向側亦形成階梯形狀。
此後，將抗蝕圖案63d、73d剝離。
如圖18A所示，以覆蓋記憶體部MEM之積層體LMs所形成之階梯形狀之方式，例如將絕緣層56形成至積層體LMs之上表面之高度。此時，劃割道30之積層體LMd亦被絕緣層56覆蓋。又，於積層體LMs之階梯形狀之內側，形成貫通積層體LMs且到達源極線SL之複數個記憶體孔MH。
如圖18B所示，從記憶體孔MH之內壁側依序形成記憶體層ME、通道層CN及核心層CR。通道層CN亦形成於記憶體孔MH之底部。藉此，形成複數個柱PL。
其後，形成貫通積層體LMs且於記憶體部MEM內沿X方向延伸之複數個狹縫ST(參照圖2B)。於該時間點，狹縫ST內無任何填充。
如圖19A所示，經由狹縫ST將記憶體部MEM內之積層體LMs之絕緣層NL去除。藉此，於複數個絕緣層OL之間，形成去除了絕緣層NL之具有空隙之積層體LMg。但，於劃割道30內並未形成狹縫ST，劃割道30內之積層體LMd之絕緣層NL未被去除。
如圖19B所示，經由狹縫ST向積層體LMg之絕緣層OL間之空隙填充鎢或鉬等導電材料。藉此，形成於複數個絕緣層OL間積層字元線WL且端部具有階梯部STR之積層體LM。但，於劃割道30內並未形成狹縫ST，劃割道30內之積層體LMd之絕緣層NL未置換成字元線WL。
此後，於柱PL之通道層CN上形成插塞CH，於階梯部STR之各階形成接觸部CC，進而，形成其等之上層配線。
又，將形成有該等結構之晶圓10沿劃割道50切割，切出基板10c。此時，形成於劃割道40上之積層體LMd亦與構成劃割道40之晶圓10一起消失，製造出於劃割道30之端部配置有積層體LMd之半導體記憶裝置1。
由以上方法，實施形態之半導體記憶裝置1之製造處理結束。
(比較例) 圖20A及圖20B係表示比較例之半導體記憶裝置之製造處理之一例之圖。
如圖20A所示，比較例之半導體記憶裝置之製造處理中，於抗蝕圖案60'細化時，於劃割道40'等處未配置抗蝕圖案。因此，面向劃割道40'之抗蝕圖案60'角部附近之被覆率CVb'小於抗蝕圖案60'中央部附近之被覆率CVa'。
藉此，於細化時，有抗蝕圖案60'角部附近之O2 電漿中之蝕刻劑較抗蝕圖案60'之中央部附近過剩之傾向。藉此，抗蝕圖案60'角部附近之細化速率較抗蝕圖案60'之中央部附近快。結果，每當重複細化，細化後之抗蝕圖案60a'、60b'均成為後退較快之角部帶弧度且中央部突出之形狀。
如圖20B所示，若將抗蝕圖案60a'、60b'作為遮罩而形成記憶體部內之積層體之階梯部，則越靠上層之階越彎曲，從而有應配置於各階之接觸部CC'之位置從階偏移之虞(參照圖中箭頭)。
根據實施形態之半導體記憶裝置1，於進行用以形成階梯部STR之抗蝕圖案61～63之細化時，於與抗蝕圖案61～63之角部對向之位置分別配置抗蝕圖案71～73。
藉此，於抗蝕圖案61～63之角部，可抑制O2 電漿中之蝕刻劑過剩之傾向。換言之，可使過剩之蝕刻劑由抗蝕圖案71～73消耗。由此，能夠抑制與抗蝕圖案61～63之中央部相比角部細化速率提高而使抗蝕圖案61～63之角部急速後退之情況。
根據實施形態之半導體記憶裝置1，使用於中央部與角部由細化產生之後退量大致相等之抗蝕圖案61a～61d、62a～62d、63a～63d而形成階梯部STR。藉此，可抑制階梯部STR之各階彎曲，可將接觸部CC更確實地配置於各階。又，例如即便不擴大階梯部STR各階之階台部之寬度亦可將接觸部CC配置於各階，從而可減小半導體記憶裝置1之尺寸。
根據實施形態之半導體記憶裝置1，可調整成使抗蝕圖案61a～61d、62a～62d、63a～63d之中央部與角部之每1次之細化量大致相等，因此可增加1個抗蝕圖案之細化次數，從而可降低製造成本。
再者，藉由適當調節起初之抗蝕圖案71～73之Y方向之長度、X方向之長度、以及與抗蝕圖案61～63之距離，可使抗蝕圖案61a～61d、62a～62d、63a～63d之中央部與角部之每1次之細化量更加均勻。藉此，可更加線性地形成抗蝕圖案61a～61d、62a～62d、63a～63d之面向劃割道30且沿Y方向延伸之端部。
(變化例1) 接下來，使用圖21及圖22，對實施形態之變化例1之半導體記憶裝置進行說明。變化例1之半導體記憶裝置中，配置虛設之積層體之區域與實施形態不同。
圖21係表示實施形態之變化例1之半導體記憶裝置之製造方法之一步驟中之抗蝕圖案64、74之配置例之俯視圖。如圖21所示，於變化例1之半導體記憶裝置之製造處理中，於形成階梯部時，將作為第1遮罩圖案之抗蝕圖案64、與作為第2遮罩圖案之抗蝕圖案74以覆蓋晶圓10上之積層體之一部分之方式形成。
例如與上述實施形態之例同樣地，抗蝕圖案64以覆蓋胞陣列區域20之成為記憶體面之部分之方式形成。
抗蝕圖案74在排列於X方向之2個記憶體面間，從與抗蝕圖案64之面向胞陣列區域20外側之角部對向之位置朝與抗蝕圖案64之中央對向之位置沿Y方向延伸，並且亦沿與抗蝕圖案64之中央相反之方向延伸。即，抗蝕圖案74從抗蝕圖案64之角部朝Y方向之劃割道30側突出。此時之突出量例如為10 μm以上，更較佳為100 μm以上。於變化例1之構成中，亦係較佳為2對抗蝕圖案74以相對於通過1個抗蝕圖案64之Y方向中心之中心線成相互線對稱之方式配置。
圖22係模式性表示實施形態之變化例1之半導體記憶裝置1a之構成之一例之圖。如圖22所示，根據如上所述配置之抗蝕圖案64、74而製造之變化例1之半導體記憶裝置1a中，虛設之積層體LMda之至少底面從與面向胞陣列區域20外側之積層體LM之角部對向之位置朝Y方向之劃割道30側突出。此時之突出量例如為10 μm以上，更較佳為100 μm以上。
根據變化例1之半導體記憶裝置1a，藉由抗蝕圖案74從抗蝕圖案64之角部以特定量突出，而可更精密地調整成於抗蝕圖案64之中央部與角部，抗蝕圖案64、74之被覆率相等。
根據變化例1之半導體記憶裝置1a，藉由抗蝕圖案74從抗蝕圖案64之角部以特定量突出，而可於抗蝕圖案64之角部，亦抑制Y方向之面向劃割道30之側之細化量。由此，於記憶體部，可獲得具有更加線性之階之階梯部。
(變化例2) 接下來，使用圖23以及圖24A及圖24B，對實施形態之變化例2之半導體記憶裝置進行說明。變化例2之半導體記憶裝置中，半導體記憶裝置所具備之記憶體面之個數與實施形態不同。
圖23係表示實施形態之變化例2之半導體記憶裝置之製造方法之一步驟之抗蝕圖案65、75之配置例之俯視圖。如圖23所示，變化例2之半導體記憶裝置於1個胞陣列區域21具有4個記憶體面。
於變化例2之半導體記憶裝置之製造處理中，於形成階梯部時，將作為第1遮罩圖案之抗蝕圖案65、與作為第2遮罩圖案之抗蝕圖案75形成於置換成晶圓10上所形成之字元線之前之積層體上。
抗蝕圖案65以覆蓋胞陣列區域21之成為記憶體面之部分之方式形成。
抗蝕圖案75在排列於X方向之4個記憶體面間，從Y方向一側之與抗蝕圖案65之角部對向之位置朝Y方向另一側之與抗蝕圖案65對向之位置沿Y方向延伸。
此處，抗蝕圖案65之角部例如係覆蓋1個記憶體面之抗蝕圖案65之4個角部中之至少2方向由劃割道30包圍之角部。即，配置於胞陣列區域21內之抗蝕圖案65之各個角部中，抗蝕圖案65之上述角部係位於與胞陣列區域21之角部一致之位置之角部。抗蝕圖案75從與胞陣列區域21之角部對向之位置朝與胞陣列區域21之中央部對向之位置沿Y方向延伸。而且，抗蝕圖案75並未形成於胞陣列區域21之中央部、即胞陣列區域21內與排列於Y方向之2個抗蝕圖案65間對向之位置。
如此，於將4個記憶體面配置於1個胞陣列區域21內，且在排列於Y方向之複數個記憶體面間未配置劃割道30時，將分別形成於排列於Y方向之複數個記憶體面之複數個抗蝕圖案65視為1個抗蝕圖案群，於該抗蝕圖案群之角部附近分別配置抗蝕圖案75即可。其原因在於，配置於1個胞陣列區域21內之4個記憶體面間之間隔充分小，幾乎不會產生由被覆率差引起之細化速率差及抗蝕圖案65之後退量差。
再者，於變化例2之構成中，亦可使相對於第1抗蝕圖案之第2抗蝕圖案從第1抗蝕圖案之角部朝Y方向之劃割道突出。
圖24A及圖24B係模式性表示實施形態之變化例2之半導體記憶裝置1b、1c之構成之一例之圖。
如圖24A所示，根據如上所述配置之抗蝕圖案65、75而製造之變化例2之半導體記憶裝置1b中，虛設之積層體LMdb於X方向之劃割道30中，配置於與胞陣列區域21內之排列於Y方向之2個記憶體面之角部中之2方向由劃割道30包圍之角部對向之位置。
如圖24B所示，於使第2抗蝕圖案朝Y方向之劃割道突出之情形時，變化例2之半導體記憶裝置1c中，虛設之積層體LMdc之至少底面從記憶體面之角部朝Y方向之劃割道30側突出。此時之突出量例如為10 μm以上，更佳為100 μm以上。
雖對本發明之若干個實施形態進行了說明，但該等實施形態係作為例而提出，並不意圖限定發明之範圍。該等新穎之實施形態能以其它各種形態實施，且可於不脫離發明主旨之範圍內進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及與其均等之範圍內。
[相關申請]  本申請享有2019年3月12日提出申請之日本專利申請號2019-44919之優先權之利益，該日本專利申請之全部內容於本申請中被引用。
1:半導體記憶裝置 1a:半導體記憶裝置 1b:半導體記憶裝置 1c:半導體記憶裝置 10:晶圓 10c:基板 20:胞陣列區域 21:胞陣列區域 30:劃割道 40:劃割道 40':劃割道 50:劃割道 55:絕緣層 56:絕緣層 60':抗蝕圖案 60a'、60b':抗蝕圖案 61:抗蝕圖案 61a:抗蝕圖案 61b:抗蝕圖案 61c:抗蝕圖案 61d:抗蝕圖案 62:抗蝕圖案 62d:抗蝕圖案 63:抗蝕圖案 63d:抗蝕圖案 64:抗蝕圖案 65:抗蝕圖案 71:抗蝕圖案 71a:抗蝕圖案 71b:抗蝕圖案 71c:抗蝕圖案 71d:抗蝕圖案 72:抗蝕圖案 72d:抗蝕圖案 73:抗蝕圖案 73d:抗蝕圖案 74:抗蝕圖案 75:抗蝕圖案 AA:區域 AB:區域 AC:區域 CC:接觸部 CC':接觸部 CH:插塞 CN:通道層 CR:核心層 CVa:合計被覆率 CVa':被覆率 CVb:合計被覆率 CVb':被覆率 DNT:凹部 d:長度 LM:積層體 LMd:積層體 LMda:虛設之積層體 LMdb:虛設之積層體 LMdc:虛設之積層體 LMg:積層體 LMs:積層體 MC:記憶胞 ME:記憶體層 MEM:記憶體部 MH:記憶體孔 NL:絕緣層 NL1～NL15:絕緣層 OL:絕緣層 OL0～OL15:絕緣層 PER:周邊電路 PL:柱 SL:源極線 ST:狹縫 STR:階梯部 STRd:階梯部 WL:字元線 WL1～WL15:字元線
圖1A及圖1B係模式性表示實施形態之半導體記憶裝置之構成之一例之圖。 圖2A及圖2B係表示實施形態之半導體記憶裝置之一部分構成之詳細例之圖。 圖3係表示實施形態之半導體記憶裝置之製造方法之一步驟之抗蝕圖案之配置例的俯視圖。 圖4A～圖19B係表示實施形態之半導體記憶裝置之製造方法之一步驟之剖視圖及俯視圖。 圖20A及圖20B係表示比較例之半導體記憶裝置之製造方法之一步驟之剖視圖及俯視圖。 圖21係表示實施形態之變化例1之半導體記憶裝置之製造方法之一步驟之抗蝕圖案之配置例的俯視圖。 圖22係模式性表示實施形態之變化例1之半導體記憶裝置之構成之一例的圖。 圖23係表示實施形態之變化例2之半導體記憶裝置之製造方法之一步驟之抗蝕圖案之配置例的俯視圖。 圖24A及圖24B係模式性表示實施形態之變化例2之半導體記憶裝置之構成之一例之圖。
AA:區域
AB:區域
AC:區域
CC:接觸部
DNT:凹部
LMd:積層體
PL:柱
ST:狹縫
STR:階梯部
STRd:階梯部

Claims (20)

  1. 一種半導體記憶裝置，其係具備具有複數個記憶胞之胞陣列區域、及包圍上述胞陣列區域而配置於端部之外緣部者，且 於上述胞陣列區域內具備積層體，該積層體係將複數個導電層隔著第1絕緣層而積層，且上述複數個導電層之端部具有成為階梯狀之面向上述外緣部之階梯部， 於上述階梯部中之至少1階之中央部，具有朝上述胞陣列區域內側之凹陷。
  2. 如請求項1之半導體記憶裝置，其中 上述階梯部具有包含朝上述胞陣列區域內側不斷升階之複數個階之區域， 於上述區域內， 各階之凹陷越靠上側之階則變得越小。
  3. 如請求項2之半導體記憶裝置，其中 上述階梯部 具有複數個各階之凹陷越靠上側之階則變得越小之上述區域， 各階之凹陷越靠上側之區域則變得越小。
  4. 如請求項1之半導體記憶裝置，其中 於上述階梯部之各階，配置有沿上述各階之階台部延伸之方向排列之複數個接觸部。
  5. 如請求項4之半導體記憶裝置，其中 上述積層體具備沿上述階梯部之升降方向延伸而分割上述積層體之複數個帶狀部， 上述接觸部配置於上述積層體之每個分割區域。
  6. 如請求項1之半導體記憶裝置，其具備虛設積層體， 該虛設積層體係於面向上述階梯部之側之上述外緣部之端部、且與上述胞陣列區域之至少2方向由上述外緣部包圍之區域對向之位置，將複數個第2絕緣層隔著具有與上述第1絕緣層相同組成之第3絕緣層積層而成。
  7. 如請求項6之半導體記憶裝置，其中 上述虛設積層體具有虛設階梯部，該虛設階梯部與上述積層體之上述階梯部對向，且朝遠離上述積層體之方向不斷升階。
  8. 如請求項6之半導體記憶裝置，其中 上述階梯部具有包含複數個階之區域， 於上述區域內， 各階之凹陷越遠離上述虛設積層體則變得越小。
  9. 如請求項8之半導體記憶裝置，其中 上述階梯部 具有複數個各階之凹陷越遠離上述虛設積層體則變得越小之上述區域， 各階之凹陷越遠離上述虛設積層體之區域則變得越小。
  10. 如請求項1之半導體記憶裝置，其具備複數個柱， 該等複數個柱於上述積層體內沿上述積層體之積層方向延伸，且於與上述複數個導電層之各自之交叉部形成上述複數個記憶胞。
  11. 一種半導體記憶裝置之製造方法，該半導體記憶裝置具備： 胞陣列區域，其具有複數個記憶胞；及 外緣部，其以包圍上述胞陣列區域之方式配置；且 該半導體記憶裝置之製造方法包括： 形成將複數個第1絕緣層與複數個第2絕緣層相互積層而成之積層體； 形成覆蓋上述積層體之一部分之第1遮罩圖案；及 藉由反覆進行一面將上述第1遮罩圖案細化，一面去除從上述第1遮罩圖案露出之上述積層體之一部分層，而於上述積層體形成上述複數個第2絕緣層之端部成為階梯狀之階梯部；且 於將上述第1遮罩圖案細化時， 於成為面向上述階梯部之側之上述外緣部之區域之端部、且與上述第1遮罩圖案之至少2方向由成為上述外緣部之區域包圍之區域對向之位置，配置第2遮罩圖案。
  12. 如請求項11之半導體記憶裝置之製造方法，其中 上述第1遮罩圖案具有與上述第2遮罩圖案對向之邊， 以上述邊之中央部附近之上述第1遮罩圖案及上述第2遮罩圖案之合計被覆率、與 上述邊之端部附近之上述第1遮罩圖案及上述第2遮罩圖案之合計被覆率的差變小之方式，配置上述第2遮罩圖案。
  13. 如請求項11之半導體記憶裝置之製造方法，其中 於將上述第1遮罩圖案細化時，上述第2遮罩圖案亦進行細化。
  14. 如請求項11之半導體記憶裝置之製造方法，其中 上述第2遮罩圖案線對稱地配置於上述第1遮罩圖案之特定方向之兩側。
  15. 如請求項11之半導體記憶裝置之製造方法，其中 上述第1遮罩圖案具有與上述第2遮罩圖案對向之第1邊， 上述第2遮罩圖案具有與上述第1遮罩圖案對向之第2邊， 上述第2邊之長度大於上述第1邊之長度之1/4。
  16. 如請求項11之半導體記憶裝置之製造方法，其中 上述第1遮罩圖案具有與上述第2遮罩圖案對向之第1邊， 上述第2遮罩圖案具有與上述第1遮罩圖案對向之第2邊， 以上述第2邊之端部較上述第1邊之端部更朝外側突出而延伸之方式配置上述第2遮罩圖案。
  17. 如請求項15之半導體記憶裝置之製造方法，其中 上述第2邊之突出量為10 μm以上。
  18. 如請求項15之半導體記憶裝置之製造方法，其中 上述第2邊之突出量為100 μm以上。
  19. 如請求項11之半導體記憶裝置之製造方法，其中 藉由將上述第1遮罩圖案分割形成複數個區域，而將上述胞陣列區域分割形成複數個區域。
  20. 如請求項19之半導體記憶裝置之製造方法，其中 上述外緣部以包圍被分割成複數個之上述胞陣列區域之方式配置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI729770B (zh) * 2020-02-25 2021-06-01 大陸商長江存儲科技有限責任公司 3d nand記憶體的半導體裝置及其形成方法
TWI806350B (zh) * 2021-06-14 2023-06-21 日商鎧俠股份有限公司 半導體記憶裝置

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10147735B2 (en) * 2015-03-13 2018-12-04 Toshiba Memory Corporation Semiconductor memory device and production method thereof
JP2022051289A (ja) * 2020-09-18 2022-03-31 キオクシア株式会社 半導体記憶装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010027870A (ja) * 2008-07-18 2010-02-04 Toshiba Corp 半導体記憶装置及びその製造方法
JP2013201168A (ja) 2012-03-23 2013-10-03 Toshiba Corp 被ダイシング材料、レジスト層形成装置
KR102046504B1 (ko) * 2013-01-17 2019-11-19 삼성전자주식회사 수직형 반도체 소자의 패드 구조물 및 배선 구조물
US20160268290A1 (en) * 2015-03-11 2016-09-15 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device and semiconductor device
KR102509899B1 (ko) * 2016-01-14 2023-03-14 삼성전자주식회사 수직형 메모리 소자 및 그 형성 방법
US10153176B2 (en) * 2016-03-09 2018-12-11 Toshiba Memory Corporation Manufacturing method of semiconductor device and template for nanoimprint
US10096613B2 (en) * 2016-04-13 2018-10-09 Toshiba Memory Corporation Semiconductor device and method for manufacturing same
JP2018050000A (ja) 2016-09-23 2018-03-29 東芝メモリ株式会社 半導体装置の製造方法
KR20180068587A (ko) * 2016-12-14 2018-06-22 삼성전자주식회사 수직형 반도체 소자
US10153296B2 (en) * 2017-02-24 2018-12-11 Toshiba Memory Corporation Memory device and method for manufacturing same
US10192824B2 (en) * 2017-04-10 2019-01-29 Macronix International Co., Ltd. Edge structure for multiple layers of devices, and method for fabricating the same
JP2019165133A (ja) * 2018-03-20 2019-09-26 東芝メモリ株式会社 半導体記憶装置及びその製造方法
WO2020000306A1 (en) * 2018-06-28 2020-01-02 Yangtze Memory Technologies Co., Ltd. Staircase structures for three-dimensional memory device double-sided routing
KR102624633B1 (ko) * 2018-08-09 2024-01-12 삼성전자주식회사 수직형 메모리 장치

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI729770B (zh) * 2020-02-25 2021-06-01 大陸商長江存儲科技有限責任公司 3d nand記憶體的半導體裝置及其形成方法
US11862558B2 (en) 2020-02-25 2024-01-02 Yangtze Memory Technologies Co., Ltd. 3D NAND memory device and method of forming the same
TWI806350B (zh) * 2021-06-14 2023-06-21 日商鎧俠股份有限公司 半導體記憶裝置

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