JP2013065772A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】実施形態によれば、工程数削減によるコスト低減を図れる半導体装置の製造方法を提供する。
【解決手段】実施形態によれば、半導体装置の製造方法は、第２の被加工膜の上に第２の方向に延びる複数の第２の芯材膜であって、第１のスペースを隔てて第１の方向に並んだ第１の配列部と、第１のスペースよりも大きな第２のスペースを第１の方向に隔てて配置された第２の配列部とを有し、第２のスペースがループ部の上に位置する第２の芯材膜を形成する工程と、第２の芯材膜を除去し第２の被加工膜上に第２のスペーサー膜を残す工程と、第２のスペーサー膜をマスクにしたエッチングにより、第１の配列部の下の第２の被加工膜を、第２の方向に延びる第２のラインパターンを含む第２のラインアンドスペースパターンに加工するとともに、第２のスペースの下の第２の被加工膜と、第１の被加工膜のループ部とを除去する工程とを備える。
【選択図】図９

Description

本発明の実施形態は、半導体装置の製造方法に関する。
半導体デバイスの微細化が進むのに伴い、リソグラフィの解像限界以下の微細なパターンの形成が求められている。これを実現する方法として、リソグラフィで形成されたライン状の芯材膜の長手方向に延びる両側壁にスペーサー膜を形成した後、芯材膜を除去してスペーサー膜を残すいわゆる側壁転写プロセスが知られている。その場合、芯材膜の長手方向の終端ではスペーサー膜が芯材膜の両側壁間をつなぐループ形状になり、芯材膜の両側壁に形成されたスペーサー膜間が短絡してしまう。このため、スペーサー膜のループ部をカットすることが行われている。
特開２００８−２７７５５０号公報
実施形態によれば、工程数削減によるコスト低減を図れる半導体装置の製造方法を提供する。
実施形態によれば、半導体装置の製造方法は、第１の被加工膜の上に、第１の方向に延びる第１の芯材膜を形成する工程を備える。また、半導体装置の製造方法は、前記第１の芯材膜の壁部に、第１のスペーサー膜を形成する工程を備える。また、半導体装置の製造方法は、前記第１の芯材膜を除去し、前記第１の被加工膜上に前記第１のスペーサー膜を残す工程を備える。また、半導体装置の製造方法は、残された前記第１のスペーサー膜をマスクにしたエッチングにより、前記第１の被加工膜を、前記第１の方向に延びるとともに、前記第１の方向の端でループ部を介してつながった一対の第１のラインパターンを含む第１のラインアンドスペースパターンに加工する工程を備える。また、半導体装置の製造方法は、前記第１のラインパターンおよび前記ループ部の上に、第２の被加工膜を形成する工程を備える。また、半導体装置の製造方法は、前記第２の被加工膜の上に、前記第１の方向に対して交差する第２の方向に延びる複数の第２の芯材膜であって、第１のスペースを隔てて前記第１の方向に並んだ第１の配列部と、前記第１の配列部から前記第１のスペースよりも大きな第２のスペースを前記第１の方向に隔てて配置された第２の配列部とを有し、前記第２のスペースが前記ループ部の上に位置する第２の芯材膜を形成する工程を備える。また、半導体装置の製造方法は、前記第２の芯材膜の壁部に、第２のスペーサー膜を形成する工程を備える。また、半導体装置の製造方法は、前記第２の芯材膜を除去し、前記第２の被加工膜上に前記第２のスペーサー膜を残す工程を備える。残された前記第２のスペーサー膜をマスクにしたエッチングにより、前記第１の配列部の下の前記第２の被加工膜を、前記第２の方向に延びる第２のラインパターンを含む第２のラインアンドスペースパターンに加工するとともに、前記第２のスペースの下の前記第２の被加工膜と、前記第１の被加工膜の前記ループ部とを除去する工程を備える。
実施形態の半導体装置の製造方法を示す模式図。 実施形態の半導体装置の製造方法を示す模式図。 実施形態の半導体装置の製造方法を示す模式図。 実施形態の半導体装置の製造方法を示す模式図。 実施形態の半導体装置の製造方法を示す模式図。 実施形態の半導体装置の製造方法を示す模式図。 実施形態の半導体装置の製造方法を示す模式図。 実施形態の半導体装置の製造方法を示す模式図。 実施形態の半導体装置の製造方法を示す模式図。 実施形態の半導体装置の製造方法を示す模式図。 実施形態の半導体装置の製造方法を示す模式図。 エッチングレートと被エッチング領域の幅との関係を示す図。 第２の芯材膜の他のパターン例を表す模式平面図。 図１３のパターン例によって得られる構造の模式斜視図。 実施形態の半導体装置における要部の模式斜視図。
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
図１〜１１におけるそれぞれの（ａ）は、実施形態の半導体装置の製造方法を示す模式平面図である。
図１〜１１におけるそれぞれの（ｂ）は、図１〜１１におけるそれぞれの（ａ）におけるＡ−Ａ’断面に対応し、図６〜１１におけるそれぞれの（ｃ）は、図６〜１１におけるそれぞれの（ａ）におけるＢ−Ｂ’断面に対応する。
まず、図１（ｂ）に示すように、シリコン基板１１上に、第１の被加工膜１４を形成する。第１の被加工膜１４は、例えば、タングステン膜１２とＴＥＯＳ（tetraethoxysilane）膜１３との積層構造を有する。シリコン基板１１上に、例えば、１００ｎｍの膜厚のタングステン膜１２が形成され、そのタングステン膜１２の上に１００ｎｍの膜厚のＴＥＯＳ膜１３が形成される。
ＴＥＯＳ膜１３上には、ストッパー膜１５として、例えば５０ｎｍの膜厚のシリコン窒化膜が形成される。ストッパー膜１５は、ストッパー膜１５上の膜のエッチング時のエッチングストッパーとして機能する。
ストッパー膜１５の上には、第１の芯材膜１６が形成される。第１の芯材膜１６は、例えば膜厚２００ｎｍのＴＥＯＳ膜である。
第１の芯材膜１６はストッパー膜１５上の全面に形成され、その第１の芯材膜１６上に、図示しないレジスト膜が形成される。そのレジスト膜は、露光および現像によりパターニングされ、そのパターニングされたレジスト膜をマスクにして、例えばＲＩＥ（Reactive Ion Etching）法により、第１の芯材膜１６を選択的にエッチングする。
これにより、図１（ａ）に示すように、第１の方向Ｙに延びる複数のラインパターンに、第１の芯材膜１６は加工される。
次に、例えばフッ酸処理により、図２（ａ）及び（ｂ）に示すように、第１の芯材膜１６の幅を縮小させる（スリミングする）。
スリミング前の図１（ａ）及び（ｂ）の状態ではラインパターンである第１の芯材膜１６の幅と、第１の芯材膜１６間の間隔（スペースの幅）とは、ほぼ同じであったが、スリミング後、第１の芯材膜１６間の間隔（スペースの幅）は、第１の芯材膜１６の幅の約３倍にされる。
次に、図３（ａ）及び（ｂ）に示すように、第１の芯材膜１６の壁部に、第１のスペーサー膜１７を形成する。
例えば、減圧ＣＶＤ（chemical vapor deposition）法で、５０ｎｍの膜厚のアモルファスシリコン膜を、第１の芯材膜１６の上面及び側面をコンフォーマルに覆うようにストッパー膜１５上に堆積した後、ＲＩＥ法でエッチバックする。
これにより、図３（ａ）及び（ｂ）に示すように、第１の芯材膜１６の側壁に、アモルファスシリコン膜が第１のスペーサー膜１７として残される。さらに、図３（ａ）に示すように、第１の芯材膜１６における長手方向（第１の方向Ｙ）の端壁にも第１のスペーサー膜１７が形成される。
すなわち、第１のスペーサー膜１７は、第１の芯材膜１６の幅方向の両側壁に形成されるとともに、長手方向の端では側壁から端壁にかけてつながったループ状に形成される。すなわち、平面視で、第１のスペーサー膜１７は第１の芯材膜１６の周囲を連続して覆い、第１の芯材膜１６の終端には、第１のスペーサー膜１７のループ部１７ａが形成される。
図３（ａ）には、例えば３本の第１の芯材膜１６の終端が示されるが、図示しない他の箇所の第１の芯材膜１６の終端にも第１のスペーサー膜１７のループ部１７ａが形成される。
第１の芯材膜１６の上面上に堆積された上記アモルファスシリコン膜は除去され、第１の芯材膜１６の上面は露出する。また、第２の方向Ｘで隣り合う第１のスペーサー膜１７間にはスペースが形成され、そのスペースの底部ではストッパー膜１５が露出している。
次に、例えば、フッ酸処理により、第１の芯材膜１６を除去する。これにより、図４（ａ）及び（ｂ）に示すように、第１の被加工膜１４上にストッパー膜１５を介して、第１の方向Ｙに延びる複数のライン状の第１のスペーサー膜１７が残される。
次に、第１のスペーサー膜１７をマスクにして、下の層をエッチングする。例えば、ＲＩＥ法で、第１の被加工膜１４であるＴＥＯＳ膜１３とタングステン膜１２とを、図５（ａ）及び（ｂ）に示すように、第１のラインアンドスペースパターン２１に加工する。
第１のラインアンドスペースパターン２１は、第１の方向Ｙに延びるとともに、第１の方向Ｙの端でループ部２２ａを介してつながる一対の第１のラインパターン２２を含む。
以上説明した、いわゆる側壁転写プロセスにより、リソグラフィの解像限界の制限を受けるピッチよりも狭ピッチで配列されたラインアンドスペースパターンが得られる。すなわち、リソグラフィの解像限界の制限を受ける図１（ａ）及び（ｂ）における第１の芯材膜１６のピッチよりも狭ピッチで配列された第１のラインアンドスペースパターン２１が得られる。
次に、第１のラインアンドスペースパターン２１を、図６（ｂ）及び（ｃ）に示すように、埋込材２３として例えばポリシラザン（Polysilazane）で埋め込み、続けてそのポリシラザンをＣＭＰ（Chemical Mechanical Polishing）法により平坦化し、ＴＥＯＳ膜１３の上面を露出させる。
第１の被加工膜１４の上層部であるＴＥＯＳ膜１３の上面と、第１の被加工膜１４間に埋め込まれた埋込材２３の上面とは、ほぼ面一にされる。その上に、第２の被加工膜３４が形成される。
第２の被加工膜３４は、第１の被加工膜１４と同じ材料の同じ積層構造を有する。すなわち、第２の被加工膜３４は、タングステン膜３２とＴＥＯＳ膜３３との積層構造を有する。例えば、１００ｎｍの膜厚のタングステン膜３２が第１の被加工膜１４上及び埋込材２３上に形成され、タングステン膜３２の上に１００ｎｍの膜厚のＴＥＯＳ膜３３が形成される。
さらに、ＴＥＯＳ膜３３上には、ストッパー膜３５として、例えば５０ｎｍの膜厚のシリコン窒化膜が形成される。ストッパー膜３５は、ストッパー膜３５上の膜のエッチング時のエッチングストッパーとして機能する。
次に、ストッパー膜３５の上に、第２の芯材膜３６として、例えば２００ｎｍの膜厚でＴＥＯＳ膜を堆積する。
第２の芯材膜３６はストッパー膜３５の全面に形成され、その第２の芯材膜３６上に、図示しないレジスト膜が形成される。そのレジスト膜は、露光および現像によりパターニングされ、そのパターニングされたレジスト膜をマスクにして、例えばＲＩＥ法により、第２の芯材膜３６を選択的にエッチングする。
これにより、第２の芯材膜３６は、図６（ａ）及び（ｃ）に示すように、パターニングされる。第２の芯材膜３６は、第１の配列部４１と第２の配列部４２とを有する。
第１の配列部４１では、第２の方向Ｘに延びる複数のライン状の第２の芯材膜３６が、第１のスペース４３を隔てて第１の方向Ｙに並んでいる。第２の配列部４２では、一対の第２の芯材膜３６が第２のスペース４４を隔てて第１の方向Ｙに並んでいる。
第１の方向Ｙと第２の方向Ｘとは、図６（ａ）に示す平面内で交差している。本実施形態では、第１の方向Ｙと第２の方向Ｘとは、例えば直交している。
図６（ａ）に示す例では、第２のスペース４４を隔てて第１の方向Ｙに並んだ一対の第２の芯材膜３６の一方は、第１の配列部４１の端の第２の芯材膜３６であり、他方は第１の配列部４１の第２の芯材膜３６とは異なる形状やサイズで設計された第２の芯材膜３６である。あるいは、第２のスペース４４を隔てて第１の方向Ｙに並んだ一対の第２の芯材膜３６の他方は、第１の配列部４１の第２の芯材膜３６と同じ幅のラインパターンであってもよい。
第２のスペース４４は、第１のスペース４３よりも第１の方向Ｙのサイズが大きい。すなわち、第１の配列部４１では、第２の芯材膜３６が第２の配列部４２よりも密に第１の方向Ｙに並んでいる。
図６（ａ）において、前述した一対の第１の被加工膜１４が第１の方向Ｙの端でつながったループ部２２ａを破線で表す。第２のスペース４４は、そのループ部２２ａの上に位置する。
次に、例えばフッ酸処理により、図７（ａ）及び（ｃ）に示すように、第２の芯材膜３６の幅を縮小させる（スリミングする）。
スリミング前の図６（ａ）及び（ｃ）の状態では、第１の配列部４１における第２の芯材膜３６の幅と、第２の芯材膜３６間の間隔（スペースの幅）とは、ほぼ同じであったが、スリミング後、第１の配列部４１における第２の芯材膜３６間の間隔（スペースの幅）は、第２の芯材膜３６の幅の約３倍になった。
次に、図８（ａ）及び（ｃ）に示すように、第２の芯材膜３６の壁部に、第２のスペーサー膜３７を形成する。
例えば、減圧ＣＶＤ法で、５０ｎｍの膜厚のアモルファスシリコン膜を、第２の芯材膜３６の上面及び側面をコンフォーマルに覆うようにストッパー膜３５上に堆積した後、ＲＩＥ法でエッチバックする。
これにより、図８（ａ）及び（ｃ）に示すように、第２の芯材膜３６の側壁に、アモルファスシリコン膜が第２のスペーサー膜３７として残される。またこのときも、図８（ａ）に示すように、第２の芯材膜３６における長手方向（第２の方向Ｘ）の端壁にも第２のスペーサー膜３７がループ状に形成される。平面視で、第２のスペーサー膜３７は第２の芯材膜３６の周囲を連続して覆う。
第２の芯材膜３６の上面上に堆積された上記アモルファスシリコン膜は除去され、第２の芯材膜３６の上面は露出する。また、第１の配列部４１における第１の方向Ｙで隣り合う第２のスペーサー膜３７間の第１のスペース４３の底部には、ストッパー膜３５が露出している。
第２の配列部４２における第２のスペース４４を隔てて位置する一対の第２の芯材膜３６の対向側壁にも第２のスペーサー膜３７が形成され、その第２のスペーサー膜３７間の第２のスペース４４の底部には、ストッパー膜３５が露出している。
次に、例えば、フッ酸処理により、第２の芯材膜３６を除去する。これにより、図９（ａ）及び（ｃ）に示すように、第２の被加工膜３４上にストッパー膜３５を介して、第２のスペーサー膜３７が残される。
第１の配列部４１では、第２の方向Ｘに延びる複数のライン状の第２のスペーサー膜３７が残される。第１の配列部４１では、ほぼ同じ間隔の第１のスペース４３を隔てて複数のライン状の第２のスペーサー膜３７が第１の方向Ｙに並んでいる。
ここで、第１のスペース４３の第１の方向Ｙの幅を、Ｌ１とする。また、第２の配列部４２における第２のスペース４４の第１の方向Ｙの幅を、Ｌ２とする。Ｌ２はＬ１よりも大きい。
次に、第２のスペーサー膜３７をマスクにして、下の層をエッチングする。例えば、ＲＩＥ法で、第２の被加工膜３４であるＴＥＯＳ膜３３とタングステン膜３２とを、図１０（ａ）及び（ｃ）に示すように、第２のラインアンドスペースパターン５１に加工する。
ＲＩＥでは、いわゆるマイクロローディング効果により、マスク開口幅、すなわち被エッチング領域の幅の縮小に伴いエッチングレートが低下する現象が発生する。その原因は、アスペクト比（幅に対する深さの比）の高い溝またはホールの底にはイオンが到達しづらくなるためである。
さらに、本発明者は、被エッチング領域の幅（ラインを残してエッチングする場合はスペース）が、ある特定の範囲（図１２における範囲Ｂ）で高いエッチングレートが得られることを見いだした。
図１２は、エッチングレートと被エッチング領域の幅との関係を示す。横軸は、被エッチング領域の幅を表し、範囲Ａ、Ｂ、Ｃの順に幅が広くなっている。縦軸は、エッチングレートを表す。
範囲Ａは、例えば、０〜５０ｎｍである。範囲Ｂは、例えば、５０ｎｍ〜１００ｎｍである。範囲Ｃは、範囲Ｂよりも広い幅であり、例えば、１００ｎｍ以上である。
ここでの幅として、図９（ａ）及び（ｃ）における第１の方向Ｙの幅を考える。被エッチング領域の第１の方向Ｙの幅が範囲Ｂにあるときに、上記幅が範囲Ａまたは範囲Ｃにあるときよりも、エッチングレートが高くなる。上記幅が範囲Ｃにあるときのエッチングレートは、上記幅が範囲Ａにあるときのエッチングレートよりも高い。
そして、本実施形態では、第１の配列部４１における隣り合う第２のスペーサー膜３７間の第１のスペース４３の第１の方向Ｙの幅Ｌ１を、範囲Ａ内に設定し、第２の配列部４２における第２のスペース４４の第１の方向Ｙの幅Ｌ２を、範囲Ｂ内に設定する。
したがって、第２のスペーサー膜３７をマスクにして、第１の配列部４１および第２の配列部４２を同時にＲＩＥするとき、第２のスペース４４の下の第２の被加工膜３４および第１の被加工膜１４のエッチングレートは、第１の配列部４１の下の第２の被加工膜３４のエッチングレートよりも高い。
さらに、そのＲＩＥのとき、第２のスペース４４の下の第２の被加工膜３４および第１の被加工膜１４のエッチングレートは、第２のスペース４４よりも第１の方向Ｙのサイズが大きく範囲Ｃ内にある第３のスペースの下の第２の被加工膜３４および第１の被加工膜１４のエッチングレートよりも高い。
したがって、第２のスペース４４の下は、他の領域よりもエッチングが促進される。すなわち、第１のスペース４３の下では第２の被加工膜３４が除去されるにとどまるが、第２のスペース４４の下では、第２の被加工膜３４が除去され、なおかつその下の第１の被加工膜１４も除去される。第２のスペース４４の下には、第１の被加工膜１４のループ部２２ａが形成されているため、そのループ部２２ａは上記ＲＩＥにより除去される。
第２の被加工膜３４と第１の被加工膜１４とは、同じ材料の同じ積層構造を有し、同じチャンバー内で連続してエッチングされる。ＴＥＯＳ膜３３、１３をエッチングするときと、タングステン膜３２、１２をエッチングするときとは、ガス種、ガス導入量、印加電力などの条件を変えるが、チャンバー内は大気開放されることなく、処理対象ウェーハが減圧下の同じチャンバー内に収容されたまま、第２の被加工膜３４と第１の被加工膜１４とが連続してエッチングされる。
上記ＲＩＥにより、図１０（ａ）〜（ｃ）に示すように、第１の配列部４１の下の第２の被加工膜３４が、第２の方向Ｘに延びる複数の第２のラインパターン５２を含む第２のラインアンドスペースパターン５１に加工されるとともに、第２のスペース４４の下の第２の被加工膜３４と、第１の被加工膜１４のループ部２２ａとが除去される。
すなわち、側壁転写プロセスを行うことで生じてしまうスペーサー膜のループ部を、その上層に形成されるラインアンドスペースパターンを加工するエッチングのときに同時に除去することができる。この結果、大幅な工程数の削減が可能となる。
第２の方向Ｘに見た第２のスペース４４の両側の領域４５における第１の方向Ｙには、上記範囲Ｃに相当する幅で、第２のスペーサー膜３７が存在しないスペースが広がっている。したがって、その領域４５における第２の被加工膜３４及び第１の被加工膜１４のエッチングレートは、範囲Ｂ内の幅に設定された第２のスペース４４の下の第２の被加工膜３４及び第１の被加工膜１４のエッチングレートよりも低い。そのため、その領域４５では第２の被加工膜３４がエッチングされるにとどまり、図１０（ｂ）に示すように、第１の被加工膜１４は残る。
すなわち、第１の配列部４１における隣り合う第２のスペーサー膜３７間の第１のスペース４３の幅Ｌ１と、第２の配列部４２における第２のスペース４４の第１の方向Ｙの幅Ｌ２と、第２のスペース４４の第２の方向Ｘの幅とを適切に設定することで、ループ部２２ａを含む第２のスペース４４の下の第１の被加工膜１４のみを選択的に除去することができる。第２のスペース４４以外の領域の下の第１の被加工膜１４は、第１のラインアンドスペースパターン２１として残る。
第１のラインアンドスペースパターン２１の上層に形成された第２のラインアンドスペースパターン５１も、前述したように側壁転写プロセスにより形成されるため、リソグラフィの解像限界の制限を受けるピッチよりも狭ピッチで配列されたラインアンドスペースパターンが得られる。すなわち、リソグラフィの解像限界の制限を受ける図６（ａ）及び（ｃ）における第２の芯材膜３６のピッチよりも狭ピッチで配列された第２のラインアンドスペースパターン５１が得られる。
以上説明した工程により、第１のラインアンドスペースパターン２１と第２のラインアンドスペース５１とが、３次元的に交差した構造が得られる。すなわち、本実施形態のプロセスは、例えば以下に説明する３次元クロスポイント構造を有する抵抗変化型メモリの製造に適用することができる。
第１のラインアンドスペースパターン２１における第１のラインパターン２２と、第２のラインアンドスペースパターン５１における第２のラインパターン５２とが交差する部分には、例えば、図１５（ａ）に示す可変抵抗膜７３とダイオード７２とを含む積層構造体が形成されている。
図１５（ａ）における第１の配線１０が第１のラインパターン２２におけるタングステン膜１２に対応し、第２の配線２０が第２のラインパターン５２におけるタングステン膜３２に対応する。
第１の配線１０、第２の配線２０およびそれらのクロスポイントに設けられた積層構造体は、２次元方向に複数設けられ、さらにそれらが複数積層されている。図１５（ａ）における第１の配線１０、第２の配線２０は、それぞれ、図１５（ｂ）におけるワード線ＷＬ、ビット線ＢＬに対応する。あるいは、第１の配線１０がビット線ＢＬに対応し、第２の配線２０がワード線ＷＬに対応する。ワード線ＷＬ及びビット線ＢＬの本数及び積層数は任意である。
第１の配線１０と第２の配線２０とのクロスポイントに設けられた積層構造体は、記憶層である可変抵抗膜７３と整流素子であるダイオード７２とが、第１の配線１０と第２の配線２０との間に直列接続された構造を有する。
ダイオード７２は、第１の配線１０上に下部電極７１を介して設けられている。可変抵抗膜７３はダイオード７２上に設けられ、可変抵抗膜７３上には上部電極７４を介して第２の配線２０が形成されている。
この半導体装置は、不揮発性のメモリデバイスである。第１の配線１０と第２の配線２０を介して可変抵抗膜７３に電圧を印加することで可変抵抗膜７３の抵抗値を変化させることができ、その後電圧の印加を止めても相対的に高抵抗状態と低抵抗状態のどちらかを安定して維持することができる。それぞれの状態が、データの"０"または"１"に対応する。
抵抗が高く流れる電流が小さいオフ状態の可変抵抗膜７３にセット電圧を印加することで、抵抗が低く流れる電流が大きいオン状態（セット状態）にすることができる。オン状態の可変抵抗膜７３にリセット電圧を印加することでオフ状態（リセット状態）にすることができる。
第１の配線１０、可変抵抗膜７３および第２の配線２０をそれぞれ複数積層させた構造においては、書き込み対象の選択セルに書き込みを行う際に、非選択セルにも逆方向バイアスが印加されうるが、整流性を有するダイオード７２によって、非選択セルの誤セット及び誤リセットが防止される。
図１０（ａ）〜（ｃ）の工程の後、第２のラインアンドスペースパターン５１を、図１１（ａ）〜（ｃ）に示すように、埋込材５３として例えばポリシラザン（Polysilazane）で埋め込み、続けてそのポリシラザンをＣＭＰ法により平坦化し、第２の被加工膜３４の上層部であるＴＥＯＳ膜３３の上面を露出させる。
また、上記ＲＩＥで第１の被加工膜１４が除去されることで下層の埋込材２３に形成されたスペースにも、埋込材５３が埋め込まれる。
埋込材５３の上面を平坦にした後、必要に応じて前述した工程を繰り返すことで、３次元的に交差するラインアンドスペースパターンが複数積層された構造を得ることができる。
本実施形態によれば、側壁転写プロセスを利用して、図１５（ａ）及び（ｂ）に示すような３次元積層メモリ構造を形成するにあたって、下層のラインパターン終端に形成されたループ部の除去を、上層の被加工膜をラインアンドスペースに加工するときに同時に行うことができる。すなわち、本実施形態によれば、複数のラインアンドスペースパターンを積層する工程を含む３次元積層メモリ構造の製造において、大幅な工程数の削減を実現できる。
図１３は、第２の芯材膜３６の他のパターン例を表す模式平面図であり、図６（ａ）または図７（ａ）の平面図に対応する。
第２の芯材膜３６の第２の配列部４２は、閉ループ状の平面パターンで形成され、その閉ループ内の内側の第２のスペース４４の下に、第１の被加工膜１４の第１のラインパターン２２のループ部２２ａが位置している。第２のスペース４４における第１の方向Ｙの幅Ｌ２は、前述した範囲Ｂ内に設定される。
第１の配列部４１におけるループ部２２ａ側の端の第２の芯材膜３６からループ部２２ａまでの第１の方向Ｙの距離が範囲Ｂより大きな場合に、図１３のレイアウトを採用することができる。
第２の芯材膜３６をマスクにしたＲＩＥにより、閉ループ状の第２の配列部４２の下には、閉ループ状のパターン５２が形成される。下層の第１のラインパターン２２と、上層のパターン５２との間には、図１５（ａ）に示すダイオード７２が介在されているので、図１４に模式的に示すように、上層の閉ループ状のパターン５２を介して第１のラインパターン２２間が短絡することはない。
側壁転写プロセスでは、前述した図面には表れていない他の芯材膜の終端にもスペーサー膜のループ部が形成される。それらループ部に対しても、前述したプロセスと同様のプロセスが適用され、上層加工時に同時にループカットされる。
第１の芯材膜１６のパターン形状は、図１（ａ）に示す形状に限らず、例えば、一部が曲がっていてもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１４…第１の被加工膜、１６…第１の芯材膜、１７…第１のスペーサー膜、２１…第１のラインアンドスペースパターン、２２…第１のラインパターン、２２ａ…ループ部、３４…第２の被加工膜、３６…第２の芯材膜、３７…第２のスペーサー膜、４１…第１の配列部、４２…第２の配列部、４３…第１のスペース、４４…第２のスペース、５１…第２のラインアンドスペースパターン、５２…第２のラインパターン

Claims (5)

  1. 第１の被加工膜の上に、第１の方向に延びる第１の芯材膜を形成する工程と、
    前記第１の芯材膜の壁部に、第１のスペーサー膜を形成する工程と、
    前記第１の芯材膜を除去し、前記第１の被加工膜上に前記第１のスペーサー膜を残す工程と、
    残された前記第１のスペーサー膜をマスクにしたエッチングにより、前記第１の被加工膜を、前記第１の方向に延びるとともに、前記第１の方向の端でループ部を介してつながった一対の第１のラインパターンを含む第１のラインアンドスペースパターンに加工する工程と、
    前記第１のラインパターンおよび前記ループ部の上に、前記第１の被加工膜と同じ材料からなる第２の被加工膜を形成する工程と、
    前記第２の被加工膜の上に、前記第１の方向に対して交差する第２の方向に延びる複数の第２の芯材膜であって、第１のスペースを隔てて前記第１の方向に並んだ第１の配列部と、前記第１の配列部から前記第１のスペースよりも大きな第２のスペースを前記第１の方向に隔てて配置された第２の配列部とを有し、前記第２のスペースが前記ループ部の上に位置する第２の芯材膜を形成する工程と、
    前記第２の芯材膜の壁部に、第２のスペーサー膜を形成する工程と、
    前記第２の芯材膜を除去し、前記第２の被加工膜上に前記第２のスペーサー膜を残す工程と、
    残された前記第２のスペーサー膜をマスクにしたエッチングにより、前記第１の配列部の下の前記第２の被加工膜を、前記第２の方向に延びる第２のラインパターンを含む第２のラインアンドスペースパターンに加工するとともに、前記第２のスペースの下の前記第２の被加工膜と、前記第１の被加工膜の前記ループ部とを除去する工程と、
    を備え、
    前記第２のスペースの下の前記第２の被加工膜と前記第１の被加工膜とを、ＲＩＥ（Reactive Ion Etching）法で連続してエッチングし、
    前記第２のスペーサー膜をマスクにしたエッチングのとき、前記第２のスペースの下の前記第２の被加工膜および前記第１の被加工膜のエッチングレートは、前記第１の配列部の下の前記第２の被加工膜のエッチングレートよりも高く、
    前記第２のスペーサー膜をマスクにしたエッチングのとき、前記第２のスペースの下の前記第２の被加工膜および前記第１の被加工膜のエッチングレートは、前記第２のスペースよりも前記第２の方向のサイズが大きな第３のスペースの下の前記第２の被加工膜および前記第１の被加工膜のエッチングレートよりも高い半導体装置の製造方法。
  2. 第１の被加工膜の上に、第１の方向に延びる第１の芯材膜を形成する工程と、
    前記第１の芯材膜の壁部に、第１のスペーサー膜を形成する工程と、
    前記第１の芯材膜を除去し、前記第１の被加工膜上に前記第１のスペーサー膜を残す工程と、
    残された前記第１のスペーサー膜をマスクにしたエッチングにより、前記第１の被加工膜を、前記第１の方向に延びるとともに、前記第１の方向の端でループ部を介してつながった一対の第１のラインパターンを含む第１のラインアンドスペースパターンに加工する工程と、
    前記第１のラインパターンおよび前記ループ部の上に、第２の被加工膜を形成する工程と、
    前記第２の被加工膜の上に、前記第１の方向に対して交差する第２の方向に延びる複数の第２の芯材膜であって、第１のスペースを隔てて前記第１の方向に並んだ第１の配列部と、前記第１の配列部から前記第１のスペースよりも大きな第２のスペースを前記第１の方向に隔てて配置された第２の配列部とを有し、前記第２のスペースが前記ループ部の上に位置する第２の芯材膜を形成する工程と、
    前記第２の芯材膜の壁部に、第２のスペーサー膜を形成する工程と、
    前記第２の芯材膜を除去し、前記第２の被加工膜上に前記第２のスペーサー膜を残す工程と、
    残された前記第２のスペーサー膜をマスクにしたエッチングにより、前記第１の配列部の下の前記第２の被加工膜を、前記第２の方向に延びる第２のラインパターンを含む第２のラインアンドスペースパターンに加工するとともに、前記第２のスペースの下の前記第２の被加工膜と、前記第１の被加工膜の前記ループ部とを除去する工程と、
    を備えた半導体装置の製造方法。
  3. 前記第１の被加工膜と前記第２の被加工膜とは、同じ材料からなる請求項２記載の半導体装置の製造方法。
  4. 前記第２のスペースの下の前記第２の被加工膜と前記第１の被加工膜とを、ＲＩＥ（Reactive Ion Etching）法で連続してエッチングする請求項３記載の半導体装置の製造方法。
  5. 前記第２のスペーサー膜をマスクにしたエッチングのとき、前記第２のスペースの下の前記第２の被加工膜および前記第１の被加工膜のエッチングレートは、前記第１の配列部の下の前記第２の被加工膜のエッチングレートよりも高い請求項２〜４のいずれか１つに記載の半導体装置の製造方法。
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