KR20200142173A - 반도체 소자 및 반도체 소자의 동작 방법 - Google Patents

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KR20200142173A
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김용석
김태훈
박석한
사토루 야마다
홍재호
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Abstract

수직형 반도체 소자는, 기판 상에 형성되고, 상기 기판 상면에 수직한 제1 방향으로 각각 연장된 채널이 구비된다. 상기 채널 내측벽과 접하는 제1 데이터 저장 구조물이 구비된다. 상기 채널의 외측벽 상에 적층되는 제2 데이터 저장 구조물이 구비된다. 상기 제2 데이터 저장 구조물 표면 상에, 상기 제1 방향으로 서로 이격되면서 적층되고, 상기 기판 상면에 평행한 제2 방향으로 연장되는 게이트 패턴들을 포함한다. 상기 수직형 반도체 소자는 데이터 저장 용량이 증가될 수 있다.

Description

반도체 소자 및 반도체 소자의 동작 방법{A SEMICONDUCTOR DEVICE AND METHOD OF OPERATION OF THE SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자 및 반도체 소자의 동작 방법에 관한 것이다. 보다 상세하게는, 멀티 비트의 데이터를 저장하는 메모리 셀을 포함하는 반도체 소자 및 이의 동작 방법에 관한 것이다.
반도체 소자의 저장 용량을 증가시키기 위하여, 하나의 메모리 셀에 적어도 2비트 이상의 데이터를 저장하는 멀티 레벨 셀(MLC; multi level cell)이 사용되고 있다. 따라서, 하나의 메모리 셀에 멀티 비트(multi bit)의 데이터를 저장하는 방법 및 상기 저장된 데이터를 에러없이 읽는 동작 방법이 요구되고 있다.
본 발명의 과제는 높은 저장 용량 및 고성능을 갖는 반도체 소자를 제공하는 것이다.
본 발명의 과제는 상기 반도체 소자의 동작 방법을 제공하는 것이다.
상술한 본 발명의 과제를 달성하기 위하여, 예시적인 실시예들에 따른 수직형 반도체 소자는, 기판 상에 형성되고, 상기 기판 상면에 수직한 제1 방향으로 각각 연장된 채널이 구비된다. 상기 채널 내측벽과 접하는 제1 데이터 저장 구조물이 구비된다. 상기 채널의 외측벽 상에 적층되는 제2 데이터 저장 구조물이 구비된다. 상기 제2 데이터 저장 구조물 표면 상에, 상기 제1 방향으로 서로 이격되면서 적층되고, 상기 기판 상면에 평행한 제2 방향으로 연장되는 게이트 패턴들을 포함한다.
상술한 본 발명의 과제를 달성하기 위하여, 예시적인 실시예들에 따른 수직형 반도체 소자는 기판 상면에 수직한 제1 방향으로 서로 이격되도록 순차적으로 적층되며, 상기 기판 상면에 평행한 제2 방향으로 각각 연장된 게이트 패턴들이 구비된다. 상기 게이트 패턴들을 관통하고, 상기 기판과 전기적으로 연결되고, 실린더 형상을 갖는 채널이 구비된다. 상기 채널 내측벽과 접하는 제1 데이터 저장 구조물이 구비된다. 상기 채널의 외측벽에 상에 적층되고, 상기 게이트 패턴들과 접하는 제2 데이터 저장 구조물이 구비된다.
상술한 본 발명의 과제를 달성하기 위하여, 예시적인 실시예들에 따른 반도체 소자는 기판 상에 채널이 구비된다. 상기 채널의 제1 면에 제1 데이터 저장 구조물이 구비된다. 상기 채널의 제1 면의 반대면인 제2 면에 구비되는 제2 데이터 저장 구조물이 구비된다. 그리고, 상기 제2 데이터 저장 구조물 상에 구비된다.
상술한 본 발명의 과제를 달성하기 위하여, 예시적인 실시예들에 따른 제1 데이터 저장 구조물 및 제2 데이터 저장 구조물을 포함하는 메모리 셀들로 구성된 반도체 소자의 동작 방법에서, 상기 제1 데이터 저장 구조물에 제1 데이터를 저장한다. 상기 제2 데이터 저장 구조물에 제2 데이터를 저장한다. 상기 제1 데이터를 읽어낸다. 상기 제2 데이터를 읽어낸다.
상기 반도체 소자는 하나의 메모리 셀 내에는 2개의 데이터 저장 구조물들이 포함됨으로써, 하나의 메모리 셀 내에 저장되는 데이터가 증가될 수 있다. 또한, 하나의 메모리 셀 내에 데이터를 저장하기 위하여 요구되는 데이터 구분 상태(state)의 수가 감소될 수 있다.
상기 반도체 소자에서, 상기 하나의 메모리 셀 내의 제1 및 제2 데이터 저장 구조물에 저장된 데이터들을 각각 읽을 수 있다.
도 1은 예시적인 실시예들에 따른 수직형 반도체 소자를 설명하기 위한 단면도이다.
도 2a, 2b, 2c는 예시적인 실시예들에 따른 수직형 반도체 소자의 각 메모리 셀들을 확대한 단면도이다.
도 3은 예시적인 실시예들에 따른 수직형 반도체 소자의 메모리 셀들의 회로도이다.
도 4는 각 메모리 셀에서 셀의 상태에 따른 게이트 전압-드레인 전류의 일 예를 나타낸다.
도 5 및 도 6은 수직형 반도체 소자의 메모리 셀에 데이터를 저장하는 방법을 설명하기 위한 회로도들이다.
도 7a, 7b, 8a 및 8b는 메모리 셀에 멀티 비트를 저장하는 경우에 필요한 상태의 수를 나타낸다. 도 9 내지 도 12는 수직형 반도체 소자의 메모리 셀에 데이터를 읽는 방법을 설명하기 위한 도면이다.
도 13 내지 도 16은 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 17은 예시적인 실시예들에 따른 수직형 반도체 소자를 설명하기 위한 단면도이다.
도 18은 예시적인 실시예들에 따른 수직형 반도체 소자의 메모리 셀을 확대한 단면도이다.
도 19는 예시적인 실시예들에 따른 수직형 반도체 소자의 메모리 셀들의 회로도이다.
도 20 내지 도 22는 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 23은 예시적인 실시예들에 따른 수직형 반도체 소자를 설명하기 위한 단면도이다.
도 24은 예시적인 실시예들에 따른 수직형 반도체 소자의 메모리 셀을 확대한 단면도이다.
도 25는 예시적인 실시예들에 따른 수직형 반도체 소자를 설명하기 위한 단면도이다.
도 26은 예시적인 실시예들에 따른 수직형 반도체 소자의 메모리 셀을 확대한 단면도이다.
도 27은 예시적인 실시예들에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 28은 예시적인 실시예들에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 29는 예시적인 실시예들에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 30은 예시적인 실시예들에 따른 반도체 소자를 설명하기 위한 단면도이다.
이하, 첨부된 도면들을 참조하여 예시적인 실시예들에 따른 수직형 반도체 소자 및 그 제조 방법에 대하여 상세하게 설명한다.
이하에서, 기판 표면과 수직한 방향을 제1 방향이라 한다. 상기 기판 표면과 평행한 일 방향을 제2 방향이라고 하고, 상기 기판 표면과 평행하고 상기 제2 방향과 수직한 방향을 제3 방향이라 한다.
도 1은 예시적인 실시예들에 따른 수직형 반도체 소자를 설명하기 위한 단면도이다. 도 2a, 2b, 2c는 예시적인 실시예들에 따른 수직형 반도체 소자의 각 메모리 셀들을 확대한 단면도이다. 도 3은 예시적인 실시예들에 따른 수직형 반도체 소자의 메모리 셀들의 회로도이다.
도 1, 2a 및 도 3을 참조하면, 상기 수직형 반도체 소자는 기판(100) 상에 구비되는 적층 구조물(142) 및 상기 적층 구조물(142)을 관통하고 채널을 포함하는 수직 구조물들(126)을 포함할 수 있다. 이에 더하여, 상기 적층 구조물(142) 상에 상기 수직 구조물들(126)의 채널(118)과 전기적으로 연결되는 비트 라인 구조물(156)이 구비될 수 있다.
상기 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 상기 기판(100)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다.
상기 적층 구조물(142)은 절연막들(102) 및 게이트 패턴들(140)이 서로 번갈아 반복 적층될 수 있다. 따라서, 상기 게이트 패턴들(140)은 상기 제1 방향으로 서로 이격되면서 배치될 수 있다.
상기 게이트 패턴들(140)은 셀 트랜지스터의 게이트로 제공될 수 있다. 예시적인 실시예에서, 최하부에 형성되는 적어도 하나의 게이트 패턴은 그라운드 선택 트랜지스터의 게이트로 제공되고, 최상부에 형성되는 적어도 하나의 게이트 패턴은 스트링 선택 트랜지스터의 게이트로 제공될 수 있다.
상기 적층 구조물(142)의 상에는 상부 절연막(150)이 구비될 수 있다. 상기 적층 구조물(142)은 상기 제2 방향으로 연장될 수 있다. 상기 적층 구조물(142)은 상기 제3 방향으로 복수개가 구비될 수 있고, 상기 적층 구조물들(142) 사이에는 상기 제2 방향으로 연장되는 제1 트렌치(130)가 구비될 수 있다.
예시적인 실시예에서, 상기 제1 트렌치(130) 내부에는 절연 패턴(144)이 구비될 수 있다.
일부 실시예에서, 상기 제1 트렌치(130) 내부에 상기 적층 구조물(142)의 측벽과 절연되면서 상기 제2 방향으로 연장되는 공통 소오스 라인(도시안됨)이 구비될 수도 있다.
예시적인 실시예에서, 상기 게이트 패턴(140)은 베리어막(도시안됨) 및 게이트 도전막을 포함할 수 있다. 상기 게이트 도전막은 갭 매립 특성이 우수하고 저항이 낮은 금속을 포함할 수 있다. 상기 게이트 도전막은 예를 들어, 텅스텐, 티타늄, 탄탈륨, 백금 등을 포함할 수 있으며, 상기 베리어막은 예를 들어, 텅스텐 질화물, 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물을 포함할 수 있다.
상기 수직 구조물(126)은 상기 적층 구조물(142)을 관통하고, 필러 형상을 가질 수 있다. 상기 수직 구조물(126)은 상기 적층 구조물(142)을 관통하여 상기 기판(100) 상부까지 연장되는 채널홀(106) 내부에 위치할 수 있다.
예시적인 실시예에서, 상기 채널홀(106)의 저면에는 상기 기판(100) 상부면과 접촉하는 반도체 패턴(108)이 더 구비될 수 있다.
일부 예시적인 실시예에서, 상기 반도체 패턴(108)은 구비되지 않을 수도 있다. 이 경우, 상기 기판(100) 상에 상기 수직 구조물들(126)의 각 채널(118)을 둘러싸면서 상기 채널들(118)과 기판(100)을 전기적으로 연결하는 채널 연결 패턴(도시안됨)이 더 구비될 수 있다.
상기 수직 구조물(126)은 제2 데이터 저장 구조물(116), 채널(118), 제1 데이터 저장 구조물(120), 매립 절연 패턴(122) 및 상부 도전 패턴(124)을 포함할 수 있다. 상기 제2 데이터 저장 구조물(116), 채널(118), 제1 데이터 저장 구조물(120) 및 매립 절연 패턴(122)은 상기 채널홀(106)의 측벽으로부터 순차적으로 적층될 수 있다. 상기 상부 도전 패턴(124)은 상기 채널홀(106) 상부에 형성되어, 상기 채널(118)과 전기적으로 연결될 수 있다.
상기 제2 데이터 저장 구조물(116)은 상기 채널홀(106)의 측벽으로부터 순차적으로 적층되는 블록킹막(110), 전하 저장막(112) 및 터널 절연막 (114)을 포함할 수 있다. 상기 블록킹막(110)은 상기 게이트 패턴(140)과 접할 수 있다.
예시적인 실시예에서, 상기 터널 절연막(114) 및 블록킹막(110)은 실리콘 산화물을 포함할 수 있다.
예시적인 실시예에서, 상기 전하 저장막(112)은 전하 트랩막 또는 전하 플로팅막을 포함할 수 있다.
일 예로, 상기 전하 저장막(112)에 전하가 트랩됨으로써 데이터가 저장되는 경우, 상기 전하 저장막(112)은 실리콘 질화물, 금속 산화물 등을 포함할 수 있다. 상기 금속 산화물은 예를들어, 알루미늄 산화물을 포함할 수 있다. 다른 예로, 상기 전하 저장막(112)에 전하가 플로팅됨으로써 데이터가 저장되는 경우, 상기 전하 저장막(112)은 실리콘이 포함할 수 있다. 상기 전하 저장막(112)은 예를들어, 불순물이 도핑된 실리콘, 비도핑 실리콘 등을 포함할 수 있다.
상기 채널(118)은 터널 절연막(114)과 접하고, 상기 기판(100)과 전기적으로 연결될 수 있다. 예시적인 실시예에서, 상기 채널(118)은 상기 채널홀(106) 내에서 실린더 형상을 가질 수 있다. 또한, 상기 채널(118)의 저면은 상기 반도체 패턴(108)의 상부면과 접촉할 수 있다. 예시적인 실시예에서, 상기 채널(118)은 폴리실리콘을 포함할 수 있다.
상기 제1 데이터 저장 구조물(120)은 상기 채널(118) 내측벽 상에 형성될 수 있다. 예시적인 실시예에서, 상기 제1 데이터 저장 구조물(120)은 상기 채널(118) 내측벽을 덮을 수 있다. 상기 제1 데이터 저장 구조물(120)은 상기 제1 방향으로 연장될 수 있다. 일 예로, 상기 제1 데이터 저장 구조물(120)은 실린더 형상을 가질 수 있다.
상기 제1 데이터 저장 구조물(120)은 가변 저항 물질을 포함할 수 있다. 즉, 상기 제1 데이터 저장 구조물(120)의 저항이 변화됨으로써 데이터가 기록될 수 있다.
예시적인 실시예에서, 상기 제1 데이터 저장 구조물(120)은 저항 스위칭 물질, 예를들어, STO(SrTiO3), BTO(BaTiO3), PCMO(Pr1-XCaXMnO3) 등과 같은 페로브스카이트(perovskite) 계열의 물질, 또는 지르코늄 산화물, 하프늄 산화물, 하프늄 알루미늄 산화물, 하프늄 실리콘 산화물, 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물 등과 같은 금속 산화물을 포함할 수 있다.
일부 예시적인 실시예에서, 상기 제1 데이터 저장 구조(120)은 주울 열에 의해 예를 들면, 비정질 상태 및 결정질 상태 사이에서 상전이가 발생할 수 있는 상변화 물질을 포함할 수 있다. 이 경우, 상기 제1 데이터 저장 구조물(120)은 상전이에 의해 저항이 변화할 수 있다. 상기 상변화 물질의 예로서, 게르마늄(Ge), 안티몬(Sb) 및/또는 텔루륨(Te)이 소정의 비율로 조합된 GST 계열의 물질을 들 수 있다. 일부 실시예들에 있어서, 상기 제1 데이터 저장 구조물(120)은 GeTe-SbTe의 반복 적층 구조를 갖는 초격자 구조를 가질 수도 있다. 또한, 상기 제1 데이터 저장 구조물(120)은 In-Sb-Te(IST) 계열 물질, 또는 비스무트(Bi)-Sb-Te(BST) 계열 물질을 포함할 수도 있다.
일부 예시적인 실시예에서, 상기 제1 데이터 저장 구조물(120)은 GeSe 물질을 포함할 수 있다.
일부 예시적인 실시예에서, 상기 제1 데이터 저장 구조물(120)은 칼코게나이드 계열의 OTS (Ovonic threshold switching) 물질을 포함할 수 있다.
상기 매립 절연 패턴(122)은 상기 제1 데이터 저장 구조물(120) 상에서 상기 채널홀들(106)의 나머지 부위를 대부분 채울 수 있다. 상기 매립 절연 패턴(122)은 예를들어, 실리콘 산화물을 포함할 수 있다. 상기 매립 절연 패턴은 원통(pillar) 형상을 가질 수 있다.
즉, 상기 매립 절연 패턴(122)의 측벽을 둘러싸면서 순차적으로 제1 데이터 저장 구조물(120), 채널(118), 제2 데이터 저장 구조물(116) 및 게이트 패턴들(140)이 배치될 수 있다.
도 2A에 도시된 것과 같이, 상기 각 층의 게이트 패턴(140)의 측벽으로부터 순차적으로 적층되는 제2 데이터 저장 구조물(116), 채널(118), 제1 데이터 저장 구조물(120) 및 매립 절연 패턴(122)은 하나의 메모리 셀로 제공될 수 있다. 따라서, 상기 메모리 셀들은 상기 제1 방향으로 적층될 수 있다.
상기 각 층의 게이트 패턴(140)의 측벽으로부터 순차적으로 적층되는 구조는 변형될 수 있다.
일부 실시예에서, 도 2b에 도시된 것과 같이, 상기 제1 데이터 저장 구조물(120)은 2 이상의 막(121a, 121b)이 적층되는 구조를 가질 수 있다. 예를들어, 상기 제1 데이터 저장 구조물(120)은 상기 채널(118)과 접하는 부위에는 산소 베이컨시(oxygen vacancy)의 밀도가 작은 막(121a)이 형성되고, 상기 매립 절연 패턴(122)쪽에 인접할수록 산소 베이컨시의 밀도가 높은 막(121b)이 형성될 수 있다.
일부 실시예에서, 도 2c에 도시된 것과 같이, 상기 채널(118) 및 제1 데이터 저장 구조물(120) 사이에 계면 산화막(119a) 및 비정질 산화막(119b)이 추가될 수 있다. 이 때, 상기 계면 산화막(119a)은 생략될 수도 있다. 상기 계면 산화막(119a)의 그레인 바운더리를 따라 추가적인 필라멘트 패스가 생성될 수 있고, 이에 따라 상기 제1 데이터 저장 구조물(120)에서의 산포가 개선될 수 있다.
설명한 것과 같이, 상기 하나의 메모리 셀에는 제1 데이터 저장 구조물(120) 및 제2 데이터 저장 구조물(116)이 각각 구비될 수 있다. 이와 같이, 하나의 메모리 셀에는 서로 다른 방식으로 데이터가 저장되는 2개의 데이터 저장부가 포함될 수 있다. 예를들어, 하나의 메모리 셀에는 상기 제1 데이터 저장 구조물에 의한 제1 데이터 저장부가 포함되고, 상기 제2 데이터 저장 구조물에 의한 제2 데이터 저장부가 포함될 수 있다.
상기 각 수직 구조물(126)의 측벽에는 상기 제1 방향으로 서로 이격되면서 배치되는 복수의 게이트 패턴들(140)이 구비될 수 있다. 상기 각 수직 구조물(126) 및 상기 복수의 게이트 패턴들(140)은 하나의 셀 스트링을 구성할 수 있다.
상기 셀 스트링에 포함되는 각 메모리 셀들은 도 3에 도시된 것과 같은 회로 구성을 가질 수 있다.
도 3에 도시된 것과 같이, 상기 각 셀 스트링에서, 상기 채널(118)은 상기 제1 방향으로 연장되는 형상을 가질 수 있다. 상기 채널(118) 상에 구비되는 게이트 패턴들(140)에 의해 각 메모리 셀들이 구분될 수 있다.
상기 채널(118)의 외측벽 상에는 제2 데이터 저장 구조물(116) 및 게이트 패턴(140)이 적층되는 셀 트랜지스터들(2)이 각각 배치될 수 있다. 상기 셀 트랜지스터(2)는 상기 제2 데이터 저장부로 제공될 수 있다.
상기 제2 데이터 저장 구조물(116)과 접하는 상기 채널(118)의 외측벽과 수직한 방향의 전계에 의해, 상기 전하 저장막(112)에 전하가 저장될 수 있다. 따라서, 상기 제2 데이터 저장 구조물(116)에 데이터가 기록될 수 있다.
구체적으로, F-N 터널링에 의해 상기 채널(118)로부터 전하가 상기 전하 저장막(112)에 주입되거나 또는 전하 저장막(112)에 저장된 전하가 소거될 수 있다. 상기 전하 저장막(112)에 전하가 트랩핑되거나 또는 플로팅됨으로써 전하가 저장될 수 있다. 그러므로, 상기 셀 트랜지스터(2)의 문턱 전압이 변화될 수 있다. 상기 셀 트랜지스터(2)의 문턱 전압에 따라 데이터가 저장될 수 있다.
예시적인 실시예에서, 상기 전하 저장막(112)에 저장되는 전하에 따라 상기 셀 트랜지스터(2)의 문턱 전압이 복수개로 구분될 수 있다. 이에 따라, 하나의 메모리 셀에 포함되는 셀 트랜지스터(2) 내에는 하나의 비트 또는 멀티 비트의 데이터를 저장할 수 있다. 즉, 상기 제2 데이터 저장 구조물(116)의 문턱 전압 레벨을 복수개로 구분함으로써, 적어도 2비트 이상의 데이터를 저장할 수 있다.
상기 채널(118)의 내측벽 상에는 제1 데이터 저장 구조물(120)이 배치될 수 있다. 상기 제1 데이터 저장 구조물(120)은 상기 제1 데이터 저장부(1)로 제공될 수 있다.
상기 채널(118)의 내측벽과 수평한 방향의 전계에 의해, 상기 제1 데이터 저장 구조물(120)의 저항이 가변될 수 있다. 상기 제1 데이터 저장 구조물(120)의 저항의 레벨에 따라 데이터가 저장될 수 있다.
예시적인 실시예에서, 상기 제1 데이터 저장 구조물(120)의 저항 레벨이 복수개로 구분될 수 있다. 이에 따라, 하나의 메모리 셀에 포함되는 상기 제1 데이터 저장 구조물(120)에 하나의 비트 또는 멀티 비트의 데이터를 저장할 수 있다. 즉, 상기 제1 데이터 저장 구조물(120)의 저항 레벨을 복수개로 구분함으로써, 적어도 2비트 이상의 데이터를 저장할 수 있다.
도 4는 각 메모리 셀에서 셀의 상태에 따른 게이트 전압-드레인 전류의 일 예를 나타낸다.
도 4를 참조하면, 상기 메모리 셀에서 게이트 전압(Vg)이 상기 셀 트랜지스터(2)의 최저 턴 온 전압보다 낮은 경우에는, 상기 셀 트랜지스터가 턴 오프되므로 상기 제1 데이터 저장 구조물(120)의 저항 레벨이 구분될 수 있다. 상기 메모리 셀에서 상기 제1 데이터 저장 구조물(120)의 저항 레벨은 복수개로 구분될 수 있다.
상기 제1 데이터 저장 구조물(120)의 저항 레벨은 드레인 전류(Id)에 의해 구분될 수 있다. 일 예로, 도시된 것과 같이 상기 드레인 전류(Id)는 4개의 상태 중 어느 하나를 가질 수 있다. 따라서, 상기 제1 데이터 저장 구조물(120)의 저항 레벨은 4개로 구분될 수 있다.
상기 메모리 셀에서 게이트 전압(Vg)이 상기 셀 트랜지스터(2)의 최저 턴온 전압보다 높은 경우에는, 상기 셀 트랜지스터(2)의 전하 저장 상태에 따라 턴 오프 또는 턴 온 될 수 있다. 즉, 상기 메모리 셀에서 상기 셀 트랜지스터(2)의 문턱 전압은 복수개로 구분될 수 있다.
상기 셀 트랜지스터(2)의 문턱 전압은 특정 드레인 전류값(Iverify)을 가지는 전압을 통해 구분될 수 있다. 일 예로, 도시된 것과 같이, 상기 문턱 전압의 레벨은 4개 중 어느 하나를 가질 수 있다. 따라서, 상기 제2 데이터 저장 구조물의 문턱 전압은 4개로 구분될 수 있다.
이와 같이, 하나의 메모리 셀 내에 서로 다른 메커니즘으로 데이터가 저장되는 2개의 데이터 저장부가 포함될 수 있다. 따라서, 상기 하나의 메모리 셀 내에 더 많은 데이터를 저장할 수 있다. 또한, 상기 하나의 메모리 셀 내에 데이터를 저장하기 위하여 요구되는 데이터 구분 상태(state)의 수가 감소될 수 있다.
데이터 쓰기
이하에서, 예시적인 실시예들에 따른 수직형 반도체 소자의 메모리 셀에 데이터를 저장하는 방법에 대해 설명한다.
도 5 및 도 6은 수직형 반도체 소자의 메모리 셀에 데이터를 저장하는 방법을 설명하기 위한 회로도들이다.
도 5를 참조하여, 선택된 메모리 셀(SC)의 제1 데이터 저장 구조물에 데이터를 저장하는 방법에 대해 설명한다.
선택 게이트 패턴 : 턴 오프 전압(Voff)
비 선택 게이트 패턴 : 패스 전압(Vpass)
선택 메모리 셀의 비트 라인 : 제1 데이터 저장 구조물에 대한 쓰기 펄스(Vwrite1)
이와 같이, 비 선택 게이트 패턴이 모두 턴 온 되도록 하는 패스 전압(Vpass)을 인가하면, 상기 비 선택 셀 트랜지스터의 채널을 통해 전류가 흐를 수 있다. 이 때, 비 선택 메모리 셀의 제1 데이터 저장 구조물을 통해서는 전류가 거의 흐르지 않을 수 있다.
상기 패스 전압(Vpass)은 각 셀 트랜지스터에서 데이터가 프로그래밍된 상태의 문턱 전압(즉, 최대 문턱 전압)보다 높은 전압일 수 있다.
또한, 선택 게이트 패턴에 턴 오프 전압(Voff)을 인가하는 경우, 선택 셀 트랜지스터를 통해 전류가 흐르지 않게 될 수 있다. 상기 턴 오프 전압(Voff)은 각 셀 트랜지스터에서 데이터가 소거된 상태의 문턱 전압(즉, 최저 문턱 전압)보다 낮은 전압일 수 있다.
따라서, 선택 메모리 셀(SC)의 제1 데이터 저장 구조물에만 상기 비트 라인을 통해 인가되는 쓰기 펄스를 가해지게 될 수 있다. 따라서, 상기 선택 메모리 셀(SC)의 제1 데이터 저장 구조물에 데이터가 기록될 수 있다.
예시적인 실시예에서, 상기 쓰기 펄스에 따라 제1 데이터 저장 구조물의 저항은 적어도 2개의 상태(state) 또는 2개의 레벨(level)를 가질 수 있다.
일 예로, 상기 제1 데이터 저장 구조물의 저항은 2개 상태(예를들어 0 또는 1의 상태)를 가질 수 있다. 따라서, 하나의 메모리 셀의 제1 데이터 저장 구조물에는 1 비트를 저장할 수 있다.
다른 예로, 상기 제1 데이터 저장 구조물의 저항은 4개 상태를 가질 수 있고, 이 경우 저항상태 1(0,0), 저항상태 2(0,1), 저항상태3(1,0), 저항 상태4 (1,1)를 가질 수 있다. 따라서, 하나의 메모리 셀의 제1 데이터 저장 구조물에는 2비트(2bit)를 저장할 수 있다.
이와 같이, 상기 제1 데이터 저장 구조물의 저항이 복수의 상태를 가지고, 상기 제1 데이터 저장 구조물에 멀티 비트를 저장할 수 있다.
도 6을 참조하여, 선택 메모리 셀의 제2 데이터 저장 구조물에 데이터를 프로그래밍하는 방법에 대해 설명한다.
프로그래밍
선택 게이트 패턴 : 프로그래밍 전압(Vpgm),
비 선택 게이트 패턴 : 패스 전압(Vpass)
선택 메모리 셀의 비트 라인 : 0V(GND)
이와 같이, 상기 선택 게이트 패턴에 프로그래밍 전압(Vpgm)을 인가하면, 상기 채널로부터 상기 제2 데이터 저장 구조물의 전하 저장막에 전하가 주입될 수 있다. 따라서, 선택 셀 트랜지스터의 문턱 전압이 변화되어 상기 선택 메모리 셀(SC)의 제2 데이터 저장 구조물에 데이터가 기록될 수 있다.
또한, 메모리 셀의 제2 데이터 저장 구조물에 데이터를 소거하는 방법에 대해 설명한다.
데이터 소거
선택 게이트 패턴 : 0V(GND),
비 선택 게이트 패턴 : 0V(GND)
선택 메모리 셀의 비트 라인 : 플로팅
기판(채널) : 소거 전압(Vers)
이와 같이, 상기 채널에 소거 전압(Vers)이 인가되면, 상기 전하 저장막에 주입된 전하가 채널로 빠져나와 데이터가 소거될 수 있다. 따라서, 선택 셀 트랜지스터의 문턱 전압이 낮아질 수 있다.
예시적인 실시예에서, 프로그래밍 또는 소거 동작에 의해, 선택 셀 트랜지스터의 문턱 전압은 적어도 2개의 상태 또는 2개의 레벨을 가질 수 있다.
일 예로, 선택 셀 트랜지스터의 문턱 전압은 상기 제2 데이터 저장 구조물의 저항은 2개 상태(예를들어 0 또는 1의 상태)를 가질 수 있다. 따라서, 하나의 메모리 셀의 제2 데이터 저장 구조물에는 1 비트를 저장할 수 있다.
일 예로, 선택 셀 트랜지스터의 문턱 전압은 4개 상태를 가질 수 있고, 이 경우 문턱 전압 상태 1(0,0), 문턱전압 상태 2(0,1), 문턱전압 상태3(1,0), 문턱 전압 상태 4(1,1)를 가질 수 있다. 따라서, 하나의 메모리 셀의 제2 데이터 저장 구조물에는 2비트를 저장할 수 있다.
이와 같이, 상기 제2 데이터 저장 구조물에는 멀티 비트를 저장할 수 있다.
설명한 것과 같이, 상기 메모리 셀에는 2개의 데이터 저장 구조물에 각각 데이터를 저장할 수 있다. 즉, 상기 메모리 셀에는 정보 저장을 위한 2개의 정보 변수를 가진다. 따라서, 상기 메모리 셀에 멀티 비트를 저장하기 위하여 필요한 상태(state)의 수가 감소된다.
도 7a, 7b, 8a 및 8b는 메모리 셀에 멀티 비트를 저장하는 경우에 필요한 상태의 수를 나타낸다.
도 7a 및 8a는 2개의 정보 변수를 갖는 예시적인 실시예에 따른 메모리 셀에 각각 2비트와 4비트를 저장하는데 필요한 상태의 수를 나타낸다. 도 7b 및 8b는 1개의 정보변수를 갖는 일반적인 메모리 셀에 각각 2비트와 4비트를 저장하는데 필요한 상태의 수를 나타낸다.
도 7a를 참조하면, 상기 제1 및 제2 데이터 저장 구조물에 각각 1비트의 데이터를 저장하는 경우, 상기 하나의 메모리 셀에는 2비트가 저장될 수 있다. 즉, 각 메모리 셀에는 제1 데이터 저장 구조물에 2개의 저항 상태 중 하나의 저항 상태와, 제2 데이터 저장 구조물에 2개의 문턱 전압 상태 중 하나가 저장될 수 있다. 즉,상기 제1 및 제2 데이터 저장 구조물의 각 상태의 조합을 통해 4개의 상태로 구분될 수 있으므로, 2비트의 데이터가 저장될 수 있다.
반면에, 도 7b를 참조하면, 하나의 메모리 셀에 하나의 데이터 저장 구조물만이 포함되는 경우, 2비트의 데이터를 저장하기 위하여 상기 메모리 셀의 데이터 저장 구조물에는 4개의 상태가 포함되어야 한다.
도 8a를 참조하면, 상기 제1 및 제2 데이터 저장 구조물에 각각 2비트의 데이터를 저장하는 경우 상기 하나의 메모리 셀에는 4비트가 저장될 수 있다. 즉, 각 메모리 셀에는 제1 데이터 저장 구조물에 각각 4개의 저항 상태 중 하나와, 제2 데이터 저장 구조물에 4개의 문턱 전압 상태 중 하나가 저장될 수 있다. 즉, 상기 메모리 셀에는 8개의 상태가 존재할 수 있다. 이와 같이, 2개의 데이터 저장 구조물에 각각 데이터가 저장되므로, 각 데이터 조합에 의해 총 16개의 상태로 구분될 수 있고, 이에 따라 4비트의 데이터가 저장될 수 있다.
반면에, 도 8b를 참조하면, 하나의 메모리 셀에 하나의 데이터 저장 구조물만이 포함되는 경우, 4비트의 데이터를 저장하기 위하여 상기 메모리 셀의 데이터 저장 구조물에는 16개의 상태가 포함되어야 한다.
이와 같이, 하나의 메모리 셀에 하나의 데이터 저장 구조물만이 포함되는 경우에는 n 비트를 구현하기 위하여 2n의 상태가 필요할 수 있다.
반면에, 하나의 메모리 셀에 2개의 데이터 저장 구조물이 포함되는 경우에는 n 비트를 구현하기 위하여 2a +2b (a+b=n)의 상태가 필요할 수 있다.
이와 같이, 2개의 데이터 저장 구조물에 각각 데이터가 저장되므로, 각 데이터를 조합할 수 있고, 이에 따라 멀티 비트의 메모리 셀에 필요한 상태의 수가 감소될 수 있다. 따라서, 상기 메모리 셀에 저장된 데이터의 구분이 용이해질 수 있다.
반면에, 하나의 메모리 셀에 하나의 데이터 저장 구조물만이 포함되는 일반적인 경우, 하나의 메모리 셀에 저장되는 비트가 증가됨에 따라, 저장 구조물 내에서 구분되어야 하는 상태가 증가된다. 따라서, 각 상태들을 구분하여 저장하고 읽기가 어려울 수 있다.
그러나, 본 실시예에 따른 상기 메모리 셀 내에 저장되는 비트의 수가 증가될수록, 필요한 상태의 수는 크게 감소된다. 일 예로, 상기 메모리 셀 내에 6비트의 데이터를 저장하는 경우, 본 실시예에 따른 상기 메모리 셀 내에는 16개의 상태가 필요할 수 있다. 그러나, 하나의 데이터 구조물이 포함되는 메모리 셀의 경우에는 64개의 상태가 필요할 수 있다. 따라서, 상기 메모리 셀에 각 데이터 상태들을 용이하게 저장하고 읽을 수 있다.
데이터 읽기
이하에서, 예시적인 실시예들에 따른 수직형 반도체 소자의 메모리 셀에 데이터를 읽기 방법에 대해 설명한다.
도 9 내지 도 12는 수직형 반도체 소자의 메모리 셀에 데이터를 읽는 방법을 설명하기 위한 도면이다.
도 9를 참조로, 선택된 메모리 셀의 제1 데이터 저장 구조물의 데이터를 읽는 방법에 대해 설명한다.
선택 게이트 패턴 : 턴 오프 전압(Voff)
비 선택 게이트 패턴 : 패스 전압(Vpass)
선택 메모리 셀의 비트 라인 : 제1 읽기전압(Vread1)
이와 같이, 비 선택 게이트 패턴이 모두 턴 온 되도록 하는 패스 전압(Vpass)을 인가하면, 상기 비 선택 셀 트랜지스터의 채널을 통해 전류가 흐를 수 있다. 이 때, 비 선택 메모리 셀의 제1 데이터 저장 구조물을 통해서는 전류가 거의 흐르지 않을 수 있다.
또한, 선택 게이트 패턴에 턴 오프 전압(Voff)을 인가하는 경우, 선택 셀 트랜지스터를 통해 전류가 흐르지 않게 될 수 있다. 따라서, 선택 메모리 셀(SC)의 제1 데이터 저장 구조물의 저항에 따라 상기 제1 데이터 저장 구조물을 통해 전류가 흐를 수 있다.
따라서, 상기 제1 데이터 저장 구조물의 저항에 따라 흐르는 전류 레벨이 달라지며, 상기 전류 레벨과 기준 전류 레벨을 비교함으로써, 하나의 메모리 셀의 제1 데이터 저장 구조물에는 저장된 데이터를 읽을 수 있다.
예시적인 실시예에서, 제1 데이터 저장 구조물에 1비트의 데이터가 저장되는 경우, 하나의 기준 전류 레벨(즉, 제1 기준 전류 레벨)을 통해 제1 데이터 저장 구조물의 2개의 저항 상태(예를들어, 0 또는 1)를 구분할 수 있다.
도 10은 제1 데이터 저장 구조물에 2비트의 데이터가 저장되는 경우 전류 레벨의 분포를 나타낸다.
도 10을 참조하면, 제1 데이터 저장 구조물에 2비트의 데이터가 저장되는 경우, 상기 제1 데이터 저장 구조물의 저항에 따라 4개의 읽기 전류 상태 중 하나가 될 수 있다. 따라서, 3개의 기준 전류 레벨(즉, Iref1, Iref2, Iref3)을 통해 제1 데이터 저장 구조물의 4개의 저항 상태, 즉 저항상태 1(0,0), 저항상태 2(0,1), 저항상태3(1,0), 저항 상태4 (1,1) 중 하나를 구분할 수 있다.
도 11을 참조로, 선택된 메모리 셀의 제2 데이터 저장 구조물의 데이터를 읽는 방법에 대해 설명한다.
선택 게이트 패턴 : 읽기 기준 전압(Vverify)
비 선택 게이트 패턴 : 패스 전압(Vpass)
선택 메모리 셀의 비트 라인 : 제2 읽기 전압(Vread2)
이와 같이, 비 선택 게이트 패턴이 모두 턴 온 되도록 하는 패스 전압(Vpass)을 인가하면, 상기 비 선택 셀 트랜지스터의 채널을 통해 전류가 흐를 수 있다. 이 때, 비 선택 메모리 셀의 제1 데이터 저장 구조물을 통해서는 전류가 거의 흐르지 않을 수 있다.
또한, 선택 게이트 패턴에 읽기 기준 전압(Vverify)을 인가하는 경우, 선택 셀 트랜지스터에 기록된 데이터에 따라 선택 셀 트랜지스터가 턴 온 또는 턴 오프될 수 있다. 따라서, 선택 셀 트랜지스터의 문턱 전압에 따라 상기 선택 셀 트랜지스터를 통해 전류가 흐르거나 또는 흐르지 않을 수 있다.
따라서, 상기 읽기 기준 전압(Vverify)을 인가하였을 때, 상기 제2 데이터 저장 구조물에 기록된 데이터에 따른 선택 셀 트랜지스터의 턴 온 또는 턴 오프에 따라 상기 선택 셀 트랜지스터를 통해 흐르는 전류 레벨이 달라지며, 상기 전류 레벨을 구분함으로써 문턱 전압을 구분할 수 있다. 이에 따라, 상기 제2 데이터 저장 구조물에 저장된 데이터를 읽을 수 있다.
이 때, 상기 선택 셀 트랜지스터가 턴 오프되더라도, 상기 선택 메모리 셀의 제1 데이터 저장 구조물의 저항에 따라 상기 제1 데이터 저장 구조물을 통해서 전류가 일부 흐를 수도 있다. 따라서, 상기 선택 셀 트랜지스터의 상태를 판정하는 구분 전류값(도 4, Iverify)은 상기 선택 메모리 셀의 제1 데이터 저장 구조물이 저저항 상태일 때 상기 제1 데이터 저장 구조물을 통해 흐르는 전류값(도 4, Iverify) 이상으로 설정할 수 있다.
예시적인 실시예에서, 제2 데이터 저장 구조물에 1비트의 데이터가 저장되는 경우, 하나의 읽기 기준 전압을 인가함으로써 제2 데이터 저장 구조물의 2개의 문턱 전압 상태(예를들어, 0 또는 1)를 구분할 수 있다.
도 12는 제2 데이터 저장 구조물에 2비트의 데이터가 저장되는 경우 문턱 전압의 분포를 나타낸다.
도 12를 참조하면, 제2 데이터 저장 구조물에 2비트의 데이터가 저장되는 경우, 3개의 읽기 기준 전압(Vverify1, Vverify2, Vverify3)을 인가함으로써 제2 데이터 저장 구조물의 4개의 문턱 전압 상태, 즉 문턱전압 상태 1(0,0), 문턱전압 상태 2(0,1), 문턱전압 상태3(1,0), 문턱전압 상태4 (1,1) 중 어느 하나를 구분할 수 있다.
이와 같이, 하나의 메모리 셀 내에 서로 다른 메커니즘으로 데이터가 저장되는 2개의 데이터 저장부가 포함되고, 각 데이터 저장부에 저장된 데이터를 구분하여 읽을 수 있다. 또한, 상기 하나의 메모리 셀 내에 데이터를 저장하기 위하여 요구되는 데이터 구분 상태(state)의 수가 감소됨으로써 상기 데이터를 정확히 읽을 수 있다.
데이터 쓰기 및 읽기 순서
상기 메모리 셀들에 데이터를 쓰는 동작의 순서의 일 예들을 설명한다. 그러나, 상기 메모리 셀들에 데이터를 쓰는 동작의 순서는 이에 한정되지 않을 수 있다.
예시적인 실시예에서, 먼저, 전하 저장막(112)을 포함하는 제2 데이터 저장 구조물들(116)에 데이터를 기록할 수 있다. 이 후, 가변 저항 물질을 포함하는 제1 데이터 저장 구조물들(120)에 데이터를 기록할 수 있다.
일부 예시적인 실시예에서, 먼저, 가변 저항 물질을 포함하는 제1 데이터 저장 구조물들(120)에 데이터를 기록할 수 있다. 이 후, 전하 저장막(112)을 포함하는 제2 데이터 저장 구조물들(116)에 데이터를 기록할 수 있다.
일부 예시적인 실시예에서, 선택된 셀의 상기 제1 및 제2 데이터 저장 구조물(120, 116)에 각각 순차적으로 데이터를 저장할 수 있다. 즉, 선택된 셀에서 가변 저항 물질을 포함하는 제1 데이터 저장 구조물(120)에 데이터를 기록한 다음, 상기 선택된 셀에 전하 저장막(112)을 포함하는 제2 데이터 저장 구조물(116)에 데이터를 기록할 수 있다. 다른 예로, 선택된 셀에서 상기 제2 데이터 저장 구조물(116)에 먼저 데이터를 기록한 후, 상기 제1 데이터 저장 구조물(120)에 데이터를 기록할 수 있다.
상기 메모리 셀에 기록된 데이터를 읽는 동작의 순서의 일 예들을 설명한다. 그러나, 상기 메모리 셀에 데이터를 읽는 동작의 순서는 이에 한정되지 않을 수 있다.
예시적인 실시예에서, 먼저, 상기 제2 데이터 저장 구조물들(116)의 데이터를 읽을 수 있다. 이 후, 가변 저항 물질을 포함하는 제1 데이터 저장 구조물들(120)의 데이터를 읽을 수 있다.
일부 예시적인 실시예에서, 먼저, 상기 제1 데이터 저장 구조물들(120)의 데이터를 읽을 수 있다. 이 후, 상기 제2 데이터 저장 구조물들(116)의 데이터를 읽을 수 있다.
일부 예시적인 실시예에서, 선택된 셀의 상기 제1 데이터 저장 구조물(120)의 데이터를 먼저 읽고, 이 후, 상기 선택된 셀에 상기 제2 데이터 저장 구조물(116)의 데이터를 읽을 수 있다. 이 경우, 상기 제2 데이터 저장 구조물(116)에 저장된 데이터를 판정하는 구분 전류값(Iverify)은 상기 제1 데이터 저장 구조물이 저저항 상태일 때 상기 제1 데이터 저장 구조물(120)을 통해 흐르는 전류값보다 높은 전류값으로 설정할 수 있다.
그런데, 상기 제1 데이터 저장 구조물(120)을 통해 흐르는 전류의 측정값이 비정상적으로 높을 수 있고 이 경우, 상기 전류는 상기 구분 전류값(Iverify)보다 높아질 수 있다. (도 4, 20) 상기 제1 데이터 저장 구조물(120)을 통해 흐르는 전류의 측정값이 상기 구분 전류값(Iverify) 보다 높은 것으로 판단되면, 상기 구분 전류값(Iverify)을 조정할 수 있다. 즉, 상기 구분 전류값(Iverify) 을 상기 제1 데이터 저장 구조물(120)을 통해 흐르는 전류의 측정값에 고정된 오프셋 전류값(도 4, Ioffset) 을 더한 값으로 재설정할 수 있다. 이와 같이, 상기 재설정된 구분 전류값(도 4, Iverify1)으로 원래의 구분 전류값(Iverify) 보다 높은 전류값을 가질 수 있다.
도 13 내지 도 16은 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 13을 참조하면, 기판(100) 상에 절연막들(102) 및 제1 희생막들(104)을 교대로 반복 적층하여 상기 제1 몰드막을 형성한다. 상기 제1 몰드막의 최상부에는 절연막(102)이 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 절연막들(102)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다. 상기 제1 희생막들(104)은, 예를들어 실리콘 질화물과 같은 질화물을 포함할 수 있다.
상기 제1 몰드막을 관통하여 기판(100) 표면을 노출하는 채널홀들(106)을 형성할 수 있다.
예시적인 실시예에서, 상기 채널홀들(106) 저면에 상기 기판(100)과 접하는 반도체 패턴(108)이 더 형성될 수 있다.
상기 제1 몰드막의 상부면, 상기 채널홀(106) 측벽 및 반도체 패턴(108) 상에 순차적으로 상기 블록킹막, 전하 저장막 및 터널 절연막을 형성하고, 상기 제1 몰드막의 상부면 및 상기 반도체 패턴(108) 상에 형성된 상기 블록킹막, 전하 저장막 및 터널 절연막을 이방성 식각을 통해 제거할 수 있다. 따라서, 상기 채널홀(106) 측벽에 순차적으로 적층되는 블록킹막(110), 전하 저장막(112) 및 터널 절연막(114)을 형성할 수 있다. 상기 블록킹막(110), 전하 저장막(112) 및 터널 절연막(114)은 제2 데이터 저장 구조물(116)로 제공될 수 있다.
도 14를 참조하면, 상기 터널 절연막(114), 반도체 패턴(108) 및 제1 몰드막 상에 컨포멀하게 채널막을 형성한다. 상기 채널막 상에 가변 저항막을 형성한다. 이 후, 상기 가변 저항막 상에서 상기 채널홀(106)의 나머지 부위를 채우는 매립 절연막을 형성한다.
다음에, 상기 제1 몰드막의 상부면이 노출되도록 상기 매립 절연막, 가변 저항막 및 채널막을 평탄화한다. 상기 가변 저항막 및 상기 매립 절연막의 상부를 일부 제거하여 측벽에 채널막의 상부 측벽이 노출되는 상부 리세스를 형성한다. 상기 상부 리세스 내부를 채우도록 상부 도전 패턴(124)을 형성한다.
따라서, 상기 채널홀(106) 내에는 제2 데이터 저장 구조물(116), 채널(118), 제1 데이터 저장 구조물(120), 매립 절연 패턴(122) 및 상부 도전 패턴(124)을 포함하는 수직 구조물(126)이 형성될 수 있다.
상기 채널(118)은 상기 터널 절연막(114) 및 반도체 패턴(108) 상에 형성되고, 실린더 형상을 가질 수 있다. 상기 채널(118)은 상기 기판(100)과 전기적으로 연결될 수 있다. 상기 채널(118)은 예를들어 폴리실리콘을 포함할 수 있다.
상기 채널(118)상에는 형성되는 가변 저항막은 예를들어, 실린더 형상을 가질 수 있다. 상기 가변 저항막은 상기 제1 데이터 저장 구조물(120)로 제공될 수 있다.
상기 매립 절연 패턴(122)은 상기 가변 저항막 상에 구비되고, 상기 채널홀들(118)의 나머지 부위를 대부분 채울 수 있다. 상기 상부 도전 패턴(124)은 상기 채널(118)의 상부와 접촉할 수 있다. 상기 상부 도전 패턴(124)은, 예를들어 폴리실리콘을 포함할 수 있다.
도 15를 참조하면, 이방성 식각 공정을 통해 상기 제1 몰드막을 관통하여 상기 기판(100)의 상부를 노출하는 제1 트렌치(130)를 형성할 수 있다. 상기 제1 트렌치(130)는 제2 방향으로 연장될 수 있다. 상기 제1 트렌치(130)의 형성에 의해, 상기 제2 방향으로 연장되는 몰드 구조물이 형성될 수 있다.
상기 제1 트렌치(130)의 측벽에 노출된 제1 희생막들(104)을 제거하여, 각 층에 형성된 절연막들(102) 사이에 제1 갭들(132)을 형성한다. 상기 제1 갭(132)에 의해서 상기 수직 구조물들(126)의 외측벽의 일부가 노출될 수 있다. 즉, 상기 제1 갭(132)에 의해 상기 블록킹막(110)의 일부분 및 상기 반도체 패턴(108)의 측벽이 노출될 수 있다.
도 16을 참조하면, 적어도 상기 제1 갭(132) 내부를 채우도록 게이트 전극막을 형성하고, 상기 제1 트렌치(130) 내에 형성된 제1 게이트 전극막을 제거함으로써 게이트 패턴(140)을 형성한다.
예시적인 실시예에서, 상기 게이트 전극막을 형성하기 이 전에 상기 제1 갭의 표면을 따라 제2 블록킹막(도시안됨)을 형성하는 공정이 더 포함될 수 있다.
예시적인 실시예에서, 상기 게이트 패턴(140)은 순차적으로 적층된 베리어막(도시안됨) 및 게이트 도전막을 포함할 수 있다. 상기 게이트 도전막은 예를 들어, 텅스텐, 티타늄, 탄탈륨, 백금 등의 전기 저항이 낮은 금속을 포함할 수 있으며, 상기 베리어막은 예를 들어, 텅스텐 질화물, 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물을 포함할 수 있다.
이 후, 상기 제1 트렌치(130) 내에 절연 패턴(144)을 형성할 수 있다.
일부 실시예에서, 상기 제1 트렌치(130)의 측벽에 절연 스페이서(도시안됨)를 형성하고, 상기 제1 트렌치(130) 내에 상기 기판(100)과 접하는 공통 소오스 라인(도시안됨)을 형성할 수도 있다.
상기 공정을 수행함으로써, 상기 절연막(102) 및 게이트 패턴(140)이 반복 적층되는 적층 구조물(142)이 형성될 수 있다.
다시 도 1을 참조하면, 상기 적층 구조물(142) 및 절연 패턴(144)상에 상부 절연막(150)을 형성한다. 상기 상부 절연막(150)을 관통하여 상기 상부 도전 패턴(124)과 전기적으로 연결되는 비트 라인 콘택(152)을 형성한다. 또한, 상기 상부 절연막(150) 및 비트 라인 콘택(152) 상에 제2 방향으로 연장되는 비트 라인들(154)을 형성한다. 따라서, 비트 라인 콘택(152) 및 비트 라인(154)을 포함하는 비트 라인 구조물(156)이 형성될 수 있다.
설명한 것과 같이, 상기 채널(118)의 내측벽과 접촉하도록 가변 저항막을 형성함으로써, 제1 및 제2 데이터 저장 구조물을 각각 포함하는 메모리 셀을 갖는 수직형 반도체 소자를 제조할 수 있다.
본 발명에 따른 수직형 반도체 소자는 하나의 메모리 셀 내에 2개의 데이터 저장부가 포함되고, 이와같은 메모리 셀 구조 및 형상은 다양하게 구현될 수 있다.
도 17은 예시적인 실시예들에 따른 수직형 반도체 소자를 설명하기 위한 단면도이다. 도 18은 예시적인 실시예들에 따른 수직형 반도체 소자의 메모리 셀을 확대한 단면도이다. 도 19는 예시적인 실시예들에 따른 수직형 반도체 소자의 메모리 셀들의 회로도이다.
도 17 내지 19를 참조하면, 상기 수직형 반도체 소자는 기판(100) 상에 구비되는 적층 구조물(142a) 및 상기 적층 구조물(142a)을 관통하고 채널을 포함하는 수직 구조물들(126)을 포함할 수 있다.
상기 적층 구조물(142a)은 절연막들(102) 및 게이트 패턴들(140a)이 서로 번갈아 반복 적층될 수 있다.
상기 수직 구조물(126)은 상기 기판(100) 표면에 대해 평행한 방향으로, 상기 각 층의 게이트 패턴(140a)상에 순차적으로 적층되는 제2 데이터 저장 구조물(116), 채널(118), 제1 데이터 저장 구조물(120a), 매립 절연 패턴(122) 및 상부 도전 패턴(124)을 포함할 수 있다.
상기 제1 데이터 저장 구조물(120a)은 상기 게이트 패턴(140a)과 각각 대향하도록 배치되고, 고립된 형상을 가질 수 있다. 즉, 각 셀 스트링에 형성되는 메모리 셀들에 포함되는 제1 데이터 저장 구조물들(120a)은 제1 방향으로 서로 이격되는 형상을 가질 수 있다. 또한, 각 스트링에 형성되는 메모리 셀들에 포함되는 상기 제2 데이터 저장 구조물(116)은 제1 방향으로 연장되고, 상기 채널(118)은 제1 방향으로 연장될 수 있다.
예시적인 실시예에서, 상기 채널홀(106)의 측벽으로부터 상기 게이트 패턴(140a)의 측벽이 노출되는 부위에는 리세스부(도 20, 107 참조)가 포함될 수 있다. 즉, 상기 리세스부들(107)은 상기 채널홀(106)의 측벽과 연통하고, 상기 제1 방향으로 서로 이격되면서 반복 배치될 수 있다.
상기 수직 구조물(126)은 상기 채널홀(106) 및 리세스부(107) 내부에 형성될 수 있다.
예시적인 실시예에서, 상기 제2 데이터 저장 구조물(116)은 채널홀(106)의 측벽 및 리세스부(107)의 표면을 따라 컨포멀하게 형성될 수 있다. 상기 채널(118)은 상기 채널홀(106)의 표면과 상기 리세스부(107)의 표면을 따라 컨포멀하게 형성될 수 있다. 따라서, 상기 채널(118)은 상기 기판(100)과 전기적으로 연결될 수 있다.
상기 제1 데이터 저장 구조물(120)은 상기 채널(118)과 접하면서, 상기 리세스부(107) 내부에 각각 형성되어 있을 수 있다. 따라서, 상기 제1 데이터 저장 구조물(120)은 상기 채널(118) 상에서 상기 제1 방향으로 서로 이격될 수 있다.
예시적인 실시예에서, 상기 반도체 패턴(108) 측벽에 형성되는 게이트 패턴(140)은 도 1과 동일한 형상을 가질 수 있다.
상기 셀 스트링에 포함되는 각 메모리 셀들은 도 19에 도시된 것과 같은 회로 구성을 가질 수 있다. 도시된 것과 같이, 각 메모리 셀들에 포함되는 제1 데이터 저장 구조물들(즉, 가변 저항막들)이 물리적으로 서로 이격되게 배치되지만, 실질적으로는 도 3에 도시된 회로와 동일하게 동작될 수 있다.
그러므로, 상기 수직형 반도체 소자는 도 5 내지 도 12를 참조로 설명한 것과 실질적으로 동일한 방법으로 쓰기 및 읽기 동작을 할 수 있다. 이와 같이, 상기 수직형 반도체 소자는 상기 제1 및 제2 데이터 저장 구조물에 각각 멀티 비트를 저장할 수 있다.
도 20 내지 도 22는 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 20을 참조하면, 기판(100) 상에 절연막들(102) 및 제1 희생막들(104)을 교대로 반복 적층하여 상기 제1 몰드막을 형성한다. 상기 제1 몰드막을 관통하여 기판(100) 표면을 노출하는 채널홀들(106)을 형성할 수 있다. 예시적인 실시예에서, 상기 채널홀들(106) 저면에 상기 기판(100)과 접하는 반도체 패턴(108)이 더 형성될 수 있다.
이 후, 상기 채널홀(106)의 측벽에 노출되는 제1 희생막(104)들의 일부를 식각함으로써 리세스부(107)를 형성한다.
도 21을 참조하면, 상기 제1 몰드막의 상부면, 상기 채널홀(106) 측벽, 반도체 패턴(108) 상면 및 상기 리세스부(107)의 표면 상에 순차적으로 상기 블록킹막, 전하 저장막 및 터널 절연막을 형성하고, 상기 제1 몰드막의 상부면 및 상기 반도체 패턴(108) 상에 형성된 상기 블록킹막, 전하 저장막 및 터널 절연막을 이방성 식각할 수 있다. 따라서, 상기 채널홀(106)의 측벽 및 상기 리세스부(107)의 표면을 따라 순차적으로 적층되는 블록킹막(110), 전하 저장막(112) 및 터널 절연막(114)이 형성될 수 있다. 상기 적층되는 블록킹막(110), 전하 저장막(112) 및 터널 절연막(114)은 상기 제2 데이터 저장 구조물(116)로 제공될 수 있다.
도 22를 참조하면, 상기 터널 절연막(114) 및 제1 몰드막 상에 컨포멀하게 채널막을 형성하고, 상기 채널막 상에 가변 저항막을 형성한다. 상기 채널막은 상기 리세스부(107)를 완전하게 채우지 않을 수 있다. 상기 가변 저항막은 상기 리세스부(107)를 완전하게 채울 수 있다.
상기 리세스부(107) 내에만 상기 가변 저항막이 남아있도록 상기 가변 저항막의 일부를 식각한다. 따라서, 상기 리세스부(107) 내에 구비되고, 상기 제1 방향으로 서로 이격되는 가변 저항 패턴들이 형성될 수 있다. 각각의 가변 저항 패턴들은 제1 데이터 저장 구조물(120a)로 제공될 수 있다.
이 후, 상기 제1 데이터 저장 구조물(120a) 및 상기 채널막 상에 상기 채널홀(106)의 나머지 부위를 채우는 매립 절연막을 형성한다. 이 후, 상기 제1 몰드막의 상부면이 노출되도록 상기 매립 절연막 및 채널막을 평탄화한다. 따라서, 매립 절연 패턴(122) 및 채널(118)이 형성될 수 있다.
상기 매립 절연 패턴(122)의 상부를 일부 제거하여 측벽에 채널(118)의 상부 측벽이 노출되는 상부 리세스를 형성한다. 상기 상부 리세스 내부를 채우도록 상부 도전 패턴(124)을 형성한다. 따라서, 상기 채널홀(106) 내에 수직 구조물(126)을 형성할 수 있다.
계속하여, 도 15, 도 16 및 도 1을 참조로 설명한 공정들을 동일하게 수행할 수 있다. 따라서, 도 17에 도시된 것과 같은 수직형 반도체 소자를 제조할 수 있다.
도 23은 예시적인 실시예들에 따른 수직형 반도체 소자를 설명하기 위한 단면도이다. 도 24는 예시적인 실시예들에 따른 수직형 반도체 소자의 메모리 셀을 확대한 단면도이다.
도 23 및 도 24를 참조하면, 상기 수직형 반도체 소자는 기판(100) 상에 구비되는 적층 구조물(142) 및 상기 적층 구조물(142)을 관통하고 채널을 포함하는 수직 구조물들(126a)을 포함할 수 있다.
상기 적층 구조물(142)은 절연막들(102) 및 게이트 구조물들(141)이 서로 번갈아 반복 적층될 수 있다. 따라서, 상기 게이트 구조물들(141)은 상기 제1 방향으로 서로 이격되면서 배치될 수 있다.
상기 게이트 구조물(141)은 게이트 패턴(140) 및 상기 게이트 패턴(140)의 표면을 둘러싸는 제2 데이터 저장 구조물(116)을 포함할 수 있다. 상기 제2 데이터 저장 구조물(116)은 상기 게이트 패턴(140)의 표면으로부터 순차적으로 적층되는 블록킹막(110), 전하 저장막(112) 및 터널 절연막(114)을 포함할 수 있다.
상기 수직 구조물(126a)은 상기 적층 구조물(142)을 관통하고, 필러 형상을 가질 수 있다. 상기 수직 구조물(126a)은 채널(118), 제1 데이터 저장 구조물(120a), 매립 절연 패턴(122) 및 상부 도전 패턴(124)을 포함할 수 있다.
상기 적층 구조물(142)을 관통하여 상기 기판(100) 상부까지 연장되는 채널홀(106, 도 20 참조)이 구비되고, 상기 채널홀(106)의 측벽으로부터 상기 게이트 구조물(141)의 일 측이 노출되는 부위에 리세스부(107, 도 20 참조)가 형성될 수 있다. 즉, 상기 리세스부들(107)은 상기 채널홀의 측벽과 연통하여 상기 제1 방향으로 서로 이격되면서 반복 배치될 수 있다.
상기 수직 구조물(126a)은 상기 채널홀(106) 및 상기 리세스부(107) 내부에 위치할 수 있다.
상기 채널(118)은 상기 기판(100)과 전기적으로 연결될 수 있다. 상기 채널(118)은 상기 채널홀(106) 및 상기 리세스부(107) 표면을 따라 컨포멀하게 형성되며, 실린더 형상을 가질 수 있다.
상기 채널(118)과 접촉하고, 상기 리세스부(107) 내부에 각각 가변 저항 패턴이 구비될 수 있다. 상기 가변 저항 패턴은 상기 제1 데이터 저장 구조물(120a)로 제공될 수 있다.
상기 매립 절연 패턴(122)은 상기 제1 데이터 저장 구조물(120a) 및 채널(118)과 접하고, 상기 채널홀들(106)의 나머지 부위를 대부분 채울 수 있다.
이와 같이, 각 메모리 셀들에 포함되는 가변 저항 패턴들이 물리적으로 서로 이격되게 배치될 수 있다. 따라서, 상기 수직형 반도체 소자는 도 19에 도시된 것과 동일한 회로 구성을 가질 수 있다.
이하에서, 상기 수직형 반도체 소자를 제조하기 위한 방법을 간단히 설명한다.
먼저, 도 20을 참조로 설명한 것과 동일한 공정을 수행한다.
계속하여, 채널홀(106) 및 리세스부(107)에 채널(118) 및 가변 저항 패턴을 형성하고, 매립 절연 패턴(122) 및 상부 도전 패턴(124)을 형성함으로써 수직 구조물(126a)을 형성한다.
다음에, 도 15를 참조로 설명한 것과 동일한 공정을 수행하여 제1 트렌치(130) 및 제1 갭들(132)을 형성한다.
이 후, 도 23에 도시된 것과 같이, 상기 제1 트렌치(130) 및 제1 갭들(132) 내부에 컨포멀하게 터널 절연막(114), 전하 저장막(112) 및 블록킹막(110)을 형성하고, 상기 블록킹막(110) 상에 상기 제1 갭들(132)을 채우는 게이트 전극막을 형성한다. 이 후, 상기 제1 트렌치(130) 내에 형성된 제1 게이트 전극막을 제거함으로써 게이트 패턴(140)을 형성한다.
예시적인 실시예에서, 상기 제1 트렌치(130) 내에 형성된 터널 절연막(114), 전하 저장막(112) 및 블록킹막(110)을 제거할 수도 있다.
이 후, 상기 제1 트렌치(130) 내에는 절연 패턴(144)을 형성할 수 있다.
상기 공정을 수행함으로써, 상기 절연막(102) 및 게이트 구조물(141)이 반복 적층되는 적층 구조물(142)이 형성될 수 있다.
계속하여, 상기 적층 구조물(142) 상에 상부 절연막(150) 및 비트 라인 구조물(156)을 형성한다. 따라서, 도 23에 도시된 수직형 반도체 소자를 제조할 수 있다.
도 25는 예시적인 실시예들에 따른 수직형 반도체 소자를 설명하기 위한 단면도이다. 도 26은 예시적인 실시예들에 따른 수직형 반도체 소자의 메모리 셀을 확대한 단면도이다.
도 25 및 도 26을 참조하면, 상기 수직형 반도체 소자는 기판(100) 상에 구비되는 적층 구조물(142) 및 상기 적층 구조물(142)을 관통하고 채널(118)을 포함하는 수직 구조물들(126a)을 포함할 수 있다.
상기 적층 구조물(142)은 절연막들(102) 및 게이트 구조물들(141)이 서로 번갈아 반복 적층될 수 있다. 상기 적층 구조물(142)은 도 23 및 도 24에 도시된 적층 구조물과 실질적으로 동일한 구조를 가질 수 있다.
상기 적층 구조물(142)을 관통하여 상기 기판(100) 상부까지 연장되는 채널홀(106)이 구비될 수 있다.
상기 수직 구조물(126a)은 채널(118), 제1 데이터 저장 구조물, 매립 절연 패턴(122) 및 상부 도전 패턴(124)을 포함할 수 있다. 상기 수직 구조물은 상기 채널홀 내부에 위치할 수 있다.
상기 채널(118)은 상기 기판(100)과 전기적으로 연결될 수 있다. 상기 채널(118)은 상기 채널홀(106) 내에서 실린더 형상을 가질 수 있다.
상기 제1 데이터 저장 구조물(120)은 상기 채널(118) 상에 구비될 수 있다. 따라서, 상기 제1 데이터 저장 구조물(120)은 실린더 형상을 가질 수 있다. 상기 제1 데이터 저장 구조물(120)은 가변 저항막일 수 있다.
상기 매립 절연 패턴(122)은 상기 제1 데이터 저장 구조물(120) 상에 구비되고, 상기 채널홀들(106)의 나머지 부위를 대부분 채울 수 있다.
이와 같이, 각 메모리 셀들에 포함되는 제1 데이터 저장 구조물은 셀 스트링 내에서 수직 방향으로 서로 연결될 수 있다. 따라서, 상기 수직형 반도체 소자는 도 3에 도시된 것과 동일한 회로 구성을 가질 수 있다.
이하에서, 상기 수직형 반도체 소자를 제조하기 위한 방법을 간단히 설명한다.
먼저, 도 13을 참조로 설명한 것과 동일한 공정을 수행하여, 상기 제1 몰드막을 관통하여 기판(100) 표면을 노출하는 채널홀들(106)을 형성한다. 상기 채널홀(106)을 형성한 후, 상기 채널홀(106) 표면 상에 컨포멀하게 채널(118) 및 제1 데이터 저장 구조물(120)을 형성한다. 다음에, 매립 절연 패턴(122) 및 상부 도전 패턴(124)을 형성함으로써 수직 구조물(126a)을 형성한다.
다음에, 도 15를 참조로 설명한 것과 동일한 공정을 수행하여 제1 트렌치(130) 및 제1 갭들(132)을 형성한다.
이 후, 도 25에 도시된 것과 같이, 상기 제1 트렌치(130) 및 제1 갭(132)들 내부에 컨포멀하게 터널 절연막(114), 전하 저장막(112) 및 블록킹막(110)을 형성하고, 상기 블록킹막(110) 상에 상기 제1 갭들(132)을 채우는 게이트 전극막을 형성한다. 이 후, 상기 제1 트렌치(130) 내에 형성된 제1 게이트 전극막을 제거함으로써 게이트 패턴(140)을 형성한다. 예시적인 실시예에서, 상기 제1 트렌치(130) 내에 형성된 터널 절연막(114), 전하 저장막(112) 및 블록킹막(110)을 제거할 수도 있다.
이 후, 상기 제1 트렌치(130) 내에는 매립 절연 패턴(122)을 형성할 수 있다.
상기 공정을 수행함으로써, 상기 절연막(102) 및 게이트 구조물(141)이 반복 적층되는 적층 구조물(142)이 형성될 수 있다.
계속하여, 상기 적층 구조물(142) 상에 상부 절연막(150) 및 비트 라인 구조물(156)을 형성한다. 따라서, 도 25에 도시된 수직형 반도체 소자를 제조할 수 있다.
도 27은 예시적인 실시예들에 따른 반도체 소자를 설명하기 위한 단면도이다. 도 28은 예시적인 실시예들에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 27및 도 28은 플레너형의 반도체 소자일 수 있다.
도 27을 참조하면, 상기 반도체 소자는 기판(100) 상에 상기 기판(100)을 덮도록 절연막(220)이 구비될 수 있다.
상기 절연막(220) 상에 제1 데이터 저장 구조물(222)이 구비될 수 있다. 상기 제1 데이터 저장 구조물(222)은 저항 스위칭 물질 또는 상변화 물질을 포함할 수 있다.
상기 제1 데이터 저장막(222) 상에 채널(224) 및 제2 데이터 저장 구조물(232)이 구비될 수 있다. 상기 제2 데이터 저장 구조물(232)은 상기 채널(224) 상에 순차적으로 적층되는 블록킹막(226), 전하 저장막(228) 및 터널 절연막(230)을 포함할 수 있다.
상기 제2 데이터 저장 구조물(230) 상에 게이트 패턴(240)이 구비될 수 있다.
예시적인 실시예에서, 상기 제1 데이터 저장 구조물(222)은 상기 제3 방향으로 연장되는 형상을 가질 수 있다.
예시적인 실시예에서, 상기 채널(224)은 제3 방향으로 연장되는 형상을 가질 수 있다. 일부 실시예에서, 상기 채널(224)은 상기 절연막(220) 및 제1 데이터 저장 구조물(222)을 덮도록 형성될 수도 있다.
예시적인 실시예에서, 상기 제2 데이터 저장 구조물(232)은 상기 제3 방향으로 연장되는 형상을 가질 수 있다.
일부 예시적인 실시예에서, 도 28에 도시된 것과 같이, 상기 제2 데이터 저장 구조물(232a)은 고립된 패턴 형상을 가질 수 있다. 즉, 상기 제2 데이터 저장 구조물(232a)은 상기 채널(224) 상에 순차적으로 적층되는 블록킹 패턴(226a), 전하 저장 패턴(228a) 및 터널 절연 패턴(230a)을 포함할 수 있다.
상기 게이트 패턴(240)은 상기 제2 방향으로 연장되는 형상을 가질 수 있다. 상기 게이트 패턴(240)은 상기 제3 방향으로 이격되면서 복수개가 구비될 수 있다.
도 27에 도시된 반도체 소자의 메모리 셀의 적층 구조는 도 1 및 도 2를 참조로 설명한 수직형 반도체 소자의 메모리 셀의 적층 구조와 유사할 수 있다.
도 29는 예시적인 실시예들에 따른 반도체 소자를 설명하기 위한 단면도이다. 도 30은 예시적인 실시예들에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 29 및 도 30은 플레너형의 반도체 소자일 수 있다.
도 29를 참조하면, 상기 반도체 소자는 기판(100) 상에 상기 기판(100)을 덮도록 절연막(220)이 구비될 수 있다. 상기 절연막(220) 상에 제1 데이터 구조물(222a), 채널(224) 및 제2 데이터 저장 구조물(232)이 구비될 수 있다. 또한, 상기 제2 데이터 저장 구조물(232) 상에 게이트 패턴(240)이 구비될 수 있다.
예시적인 실시예에서, 상기 제1 데이터 저장 구조물(222a)은 고립된 패턴 형상을 가질 수 있다.
예시적인 실시예에서, 상기 제1 데이터 저장 구조물(222a)은 상기 절연막(220)에 포함되는 리세스 내부에 위치할 수 있다. 따라서, 상기 제1 데이터 저장 구조물(222a)의 상부면과 상기 절연막(220)의 상부면은 동일한 평면에 위치할 수 있다. 일부 실시예에서, 상기 제1 데이터 저장 구조물(222a)은 절연막(220)의 평탄한 상부면 상에 형성될 수 있다. 이 경우, 상기 제1 데이터 저장 구조물(222a)의 상부면이 상기 절연막(220)의 상부면 보다 돌출될 수 있다.
예시적인 실시예에서, 상기 채널(224)은 제3 방향으로 연장되는 형상을 가질 수 있다. 일부 실시예에서, 상기 채널(224)은 상기 절연막(220) 및 제1 데이터 저장 구조물(222a)을 덮도록 형성될 수도 있다.
예시적인 실시예에서, 상기 제2 데이터 저장 구조물(232)은 상기 제3 방향으로 연장되는 형상을 가질 수 있다.
일부 예시적인 실시예에서, 도 30에 도시된 것과 같이, 상기 제2 데이터 저장 구조물(232a)은 고립된 패턴 형상을 가질 수 있다. 즉, 상기 제2 데이터 저장 구조물(232a)은 상기 채널(224) 상에 순차적으로 적층되는 블록킹 패턴(226a), 전하 저장 패턴(228a) 및 터널 절연 패턴(230a)을 포함할 수 있다.
상기 게이트 패턴(240)은 상기 제2 방향으로 연장되는 형상을 가질 수 있다. 상기 게이트 패턴(240)은 상기 제3 방향으로 이격되면서 복수개가 구비될 수 있다.
이와 같이, 플레너형의 반도체 소자의 경우에도 수직형 반도체 소자와 동일하게 각 메모리 셀들에 포함되는 제1 및 제2 데이터 저장 구조물들에 각각 데이터를 저장하고 저장된 데이터를 읽을 수 있다.
상기 도 27 내지 도 30에 도시된 각 반도체 소자는 도 4 내지 도 12를 참조로 설명한 것과 실질적으로 동일한 방법으로 쓰기 및 읽기 동작을 할 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 기판 142 : 적층 구조물
126 : 수직 구조물 102 : 절연막들
140 : 게이트 패턴들 150 : 상부 절연막
106 : 채널홀 120 : 제1 데이터 저장 구조물
118 : 채널 116 : 제2 데이터 저장 구조물
122 : 매립 절연 패턴 124 : 상부 도전 패턴

Claims (20)

  1. 기판 상에 형성되고, 상기 기판 상면에 수직한 제1 방향으로 각각 연장된 채널;
    상기 채널 내측벽과 접하는 제1 데이터 저장 구조물;
    상기 채널의 외측벽 상에 적층되는 제2 데이터 저장 구조물; 및
    상기 제2 데이터 저장 구조물 표면 상에 구비되고, 상기 제1 방향으로 서로 이격되면서 적층되고, 상기 기판 상면에 평행한 제2 방향으로 연장되는 게이트 패턴들을 포함하는 수직형 반도체 소자.
  2. 제1항에 있어서, 상기 제1 데이터 저장 구조물은 가변 저항 물질을 포함하는 수직형 반도체 소자.
  3. 제1항에 있어서, 상기 제2 데이터 저장 구조물은 터널 절연막, 전하 저장막 및 블록킹막이 적층되는 구조인 수직형 반도체 소자.
  4. 제3항에 있어서, 상기 전하 저장막은 실리콘 물질, 실리콘 질화물 또는 금속 질화물을 포함하는 수직형 반도체 소자.
  5. 제1항에 있어서, 상기 제1 데이터 저장 구조물은 상기 채널 내측벽을 덮는 형상을 갖는 수직형 반도체 소자.
  6. 제1항에 있어서, 상기 제1 데이터 저장 구조물은 상기 채널 내측벽 상에서 상기 제1 방향으로 서로 이격되면서 적층되고, 상기 게이트 패턴과 기판 표면과 수평한 방향으로 서로 대향하도록 배치되는 수직형 반도체 소자.
  7. 제1항에 있어서, 상기 제1 데이터 저장 구조물은 상기 채널의 내측벽과 평행한 방향으로의 전계에 의해 제1 데이터가 저장되고, 상기 제 2 데이터 저장 구조물은 상기 채널의 외측벽과 수직한 방향으로의 전계에 의해 제2 데이터가 저장되는 수직형 반도체 소자.
  8. 기판 상에 구비된 채널;
    상기 채널의 제1 면에 구비되는 제1 데이터 저장 구조물;
    상기 채널의 제1 면의 반대면인 제2 면에 구비되는 제2 데이터 저장 구조물; 및
    상기 제2 데이터 저장 구조물 상에 구비되는 게이트 패턴을 포함하는 반도체 소자.
  9. 제8항에 있어서, 상기 제1 데이터 저장 구조물은 가변 저항 물질을 포함하는 반도체 소자.
  10. 제8항에 있어서, 상기 제2 데이터 저장 구조물은 터널 절연막, 전하 저장막 및 블록킹막이 적층되는 구조인 반도체 소자.
  11. 제8항에 있어서, 상기 제1 데이터 저장 구조물은 상기 제1 방향의 전계를 통해 제1 데이터가 저장되고, 상기 제2 데이터 저장 구조물은 상기 제1 방향과 다른 방향의 전계를 통해 제2 데이터가 저장되는 반도체 소자.
  12. 제8항에 있어서, 상기 제1 데이터 저장 구조물은 적어도 상기 게이트 패턴과 대향하도록 배치되는 반도체 소자.
  13. 제8항에 있어서, 상기 제2 데이터 저장 구조물은 적어도 상기 게이트 패턴과 대향하도록 배치되는 반도체 소자.
  14. 제1 데이터 저장 구조물 및 제2 데이터 저장 구조물을 포함하는 메모리 셀들로 구성된 반도체 소자에서,
    상기 제1 데이터 저장 구조물에 제1 데이터를 저장하고;
    상기 제2 데이터 저장 구조물에 제2 데이터를 저장하고;
    상기 제1 데이터를 읽어내고; 그리고,
    상기 제2 데이터를 읽어내는 것을 포함하는 반도체 소자의 동작 방법.
  15. 제14항에 있어서, 상기 제1 데이터 저장 구조물의 저항이 변화되도록 함으로써, 상기 제1 데이터 저장 구조물의 저항 레벨에 의해 적어도 1 비트의 상기 제1 데이터가 저장되는 반도체 소자의 동작 방법.
  16. 제14항에 있어서, 상기 제1 데이터 저장 구조물은 채널의 제1 면 상에 구비되고, 상기 채널의 제1 면과 평행한 방향으로의 전계에 의해 상기 제1 데이터가 저장되는 반도체 소자의 동작 방법.
  17. 제14항에 있어서, 상기 제2 데이터 저장 구조물은 터널 절연막, 전하 저장막 및 블록킹막이 적층되는 구조를 갖고, 상기 전하 저장막에 저장된 전하에 따라 적어도 1비트의 상기 제2 데이터가 저장되는 반도체 소자의 동작 방법.
  18. 제14항에 있어서, 상기 제2 데이터 저장 구조물은 채널의 제2 면 상에 구비되고, 상기 채널의 제2 면과 수직한 방향으로의 전계에 의해 상기 제2 데이터가 저장되는 반도체 소자의 동작 방법.
  19. 제14항에 있어서, 상기 제2 데이터 저장 구조물 및 게이트 패턴의 적층 구조로 이루어지는 셀 트랜지스터의 문턱 전압이 변화되도록 하여, 상기 셀 트랜지스터의 문턱 전압의 레벨에 따라 상기 제2 데이터가 저장되는 반도체 소자의 동작 방법.
  20. 제14항에 있어서,
    상기 제1 데이터 저장 구조물을 통해 흐르는 전류 레벨을 구분하여 상기 제1 데이터를 읽어내고,
    상기 게이트 패턴에 인가되는 전압에 따라 상기 제2 데이터 저장 구조물을 포함하는 셀 트랜지스터를 통해 흐르는 전류 레벨을 구분하여 상기 제2 데이터를 읽어내는 것을 포함하는 반도체 소자의 동작 방법.
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