CN1131524C - 可切换的多位半导体存储装置 - Google Patents

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Abstract

在可切换的多位DRAM中，除主位线对(BLM、/BLM)和主读出放大器(26)外，还设有副位线对(BLS、/BLS)和副读出放大器(27)，将晶体管(28、29)连接在主位线对(BLM、/BLM)与副位线对(BLS、/BLS)之间，并将晶体管(30)、基准晶体管(31)、晶体管(32)连接在主位线(BLM)与互补副位线(/BLS)之间。通过控制这些部件，可将存储单元(20)作为4值存储器使用，或作为2值存储器使用。因此，可以切换存储容量和耗电量。

Description

可切换的多位半导体存储装置
本发明涉及半导体存储装置，更详细地说是涉及可切换为二值存储器或多值存储器的动态随机存取存储器(DRAM)。
一般，在DRAM中，通过将存储单元的电容器充电为VCC(电源电压)或GND(接地电压)，将1位的数据信号写入存储单元。这种可将2个不同值写入1个存储单元内的存储器，被称作2值存储器。
与此不同，可将3个以上不同值写入1个存储单元内的存储器，被称作多值存储器。例如，在4值存储器的情况下，可以通过将存储单元的电容器充电为VCC、(2/3)·VCC、(1/3)·VCC、或GND而在存储单元内写入2位的数据信号。因此，与2值存储器相比，多值存储器的存储容量飞跃性地增加，但用于写入或读出的控制电路也将变得烦杂。
可是，对笔记本式个人计算机来说，在起动应用程序的状态下希望主存储器的存储容量较大，但在暂停状态下主存储器最好耗电量较小。
但是，由于对主存储器通常采用2值存储器，所以存在着存储容量不够的问题。此外，在2值存储器中，为了增加存储容量就必须减小存储单元的电容器的电容，其结果是，将引起刷新周期变短和耗电量增加的问题。
与此相反，对主存储器虽可考虑使用多值存储器，但存在着在暂停状态下存储容量过大因而使耗电量增加的问题。
因此，本发明的目的是提供一种存储容量大的半导体存储装置。
本发明的另一目的是提供一种耗电量小的半导体存储装置。
按照本发明，半导体存储装置，备有多个动态存储单元、及写入/读出电路。各个动态存储单元，包含存储电容器。写入/读出电路，在第1模式中，通过将存储电容器充电为第1多个电压中的任何一个电压而将数据信号写入动态存储单元，且将该数据信号从动态存储单元读出。另外，写入/读出电路，在第2模式中，通过将存储电容器充电为比第1多个电压多的第2多个电压中的任何一个电压而将数据信号写入动态存储单元，且将该数据信号从动态存储单元读出。
在上述半导体存储装置中，第2模式的存储容量大于第1模式的存储容量。因此，可以对存储容量进行切换。
上述半导体存储装置，最好还备有刷新电路。刷新电路，在第1模式中，以第1周期将动态存储单元刷新，在第2模式中，以比第1周期短的第2周期将动态存储单元刷新。
因此，在存储容量小的第1模式中虽然刷新周期较长，但由于存储电容器的电容对于第1模式来说是足够大的，所以能可靠地将动态存储单元刷新。此外，在第1模式中，由于刷新周期长，所以耗电量减低。
上述半导体存储装置，最好是与时钟信号同步动作的同步型半导体存储装置。上述半导体存储装置，还备有模式寄存器。模式寄存器，用于存储指示第1和第2模式的选择信号。
因此，如果将指示第1模式的选择信号登录在模式寄存器内，则该同步型半导体存储装置进入第1模式，如果将指示第2模式的选择信号登录在模式寄存器内，则该同步型半导体存储装置变为第2模式。因此，可以灵活地对两种模式进行切换。
上述多个动态存储单元，最好分割为相互间可独立动作的多个存储区。上述写入/读出电路，将多个存储区中的任何一个存储区设定为第1模式，而将其余的存储区设定为第2模式。
因此，可以对每个存储区进行模式的切换。所以，能根据需要将存储容量和耗电量切换为所希望的值。
上述半导体存储装置，最好还备有焊接点及选择信号生成电路。选择信号生成电路，根据焊接点的电压生成指示第1和第2模式的选择信号。
因此，可以根据供选择的焊接方案进行模式的切换。所以，能使模式固定。
上述半导体存储装置，最好还备有熔丝及选择信号生成电路。选择信号生成电路，根据熔丝生成指示第1和第2模式的选择信号。
因此，能够通过选择焊接方式进行模式的切换。
上述半导体存储装置最好还备有熔丝和选择信号生成电路。选择信号生成电路按照熔丝，生成指示第一和第二模式的选择信号。
因此，可以根据供选择的熔丝进行模式的切换。所以，能使模式固定。
上述半导体存储装置，最好还备有内部电源电路。内部电源电路，接受外部电源电压，在第1模式时供给低于外部电源电压的第1内部电源电压，而在第2模式时供给低于外部电源电压但高于第1内部电源电压的第2内部电源电压。
因此，第1模式时的内部电源电压低于第2模式时的内部电源电压。所以，能够减低第1模式时的耗电量。
图1是表示本发明实施形态1的SDRAM的结构的框图。
图2是表示图1所示各存储区的结构的框图。
图3是表示图2所示的主读出放大器或副读出放大器的结构的电路图。
图4是表示用于控制图1所示存储单元阵列的写入/读出控制电路的框图。
图5是表示图4所示写入/读出控制电路的结构的框图。
图6是表示图1所示控制电路16的主要结构的框图。
图7是表示图6所示的控制电路16的动作的时间图。
图8是表示用于刷新图1所示存储单元阵列的电路的框图。
图9是表示图2所示存储单元阵列的一部分的框图。
图10是表示图9所示存储单元阵列中存储电容器被充电到(2/3)VCC时的读出动作的时间图。
图11是继图10之后的重写动作的时间图。
图12是表示将图9所示的存储单元作为4值存储器使用时的数据信号的位与充电电压间的对应关系的图。
图13是表示图9所示存储单元阵列中存储电容器充电到VCC时的读出动作的时间图。
图14是表示图9所示存储单元阵列中存储电容器充电到(1/3)VCC时的读出动作的时间图。
图15是表示图9所示存储单元阵列中存储电容器充电到GND时的读出动作的时间图。
图16是表示将图9所示的存储单元作为2值存储器使用时的读出动作的时间图。
图17是继图16之后的重写动作的时间图。
图18是表示本发明实施形态2的SDRAM的主要部分的结构的框图。
图19是表示图18所示的SDRAM的动作状态的图。
图20是表示本发明实施形态3的SDRAM的模式选择信号生成电路的结构的电路图。
图21是表示本发明实施形态4的SDRAM的模式选择信号生成电路的结构的电路图。
图22是表示本发明实施形态5的SDRAM的内部电源电路的结构的电路图。
以下，参照附图详细说明本发明的实施形态。对各图中相同或相当的部分标以相同符号而其说明不再重复。
[实施形态1]
图1是表示本发明实施形态1的同步型动态随机存取存储器(SDRAM)的结构的框图。参照图1可知，该SDRAM以与外部时钟信号CLK同步的方式动作。该SDRAM，备有时钟缓冲器10、地址缓冲器11、控制信号缓冲器12、存储单元阵列13、数据输入输出缓冲器14、模式寄存器15、及控制电路16。
时钟缓冲器10，响应时钟启动信号CKE而被激活，并响应外部时钟信号CLK而生成内部时钟信号。内部时钟信号，供给到地址缓冲器11、控制信号缓冲器12、控制电路16等该SDRAM内的各种内部电路。
地址缓冲器11，响应外部地址信号A0～A12而生成内部地址信号INTA0～INTA12，同时响应外部存储区地址信号BA0、BA1而生成内部存储区地址信号INBA0、INBA1。
控制信号缓冲器12，响应芯片选择信号/CS、行地址选通信号/RAS、列地址选通信号/CAS、允许写入信号/WE、输入输出数据屏蔽信号DQM而生成各种内部控制信号。
存储单元阵列13，被分割成4个存储区#1～#4。
数据输入输出缓冲器14，将从外部输入的数据信号DQ0～DQ7写入存储单元阵列13，或将从存储单元阵列13读出的数据信号DQ0～DQ7向外部输出。
模式寄存器15，可以对由外部设定的CAS(列地址选通信号)等待时间等进行登录，其中特别是还可以登录模式选择信号MLT。该SDRAM，当模式选择信号MLT为H电平时进入4值存储模式，当模式选择信号MLT为L电平时进入2值存储模式，其详细情况将在后文中说明。
控制电路16，对存储单元阵列13、数据输入输出缓冲器14、模式寄存器15等SDRAM的所有内部电路进行控制，其中特别是将模式选择信号MLT登录在模式寄存器15内。
图2是表示图1所示各存储区#1～#4的结构的框图。参照图2可知，各存储区，包含按多个行和多个列配置的多个动态存储单元20、按多个行配置的多条字线WL0～WLn+1、及按多个列配置的多个位线对BL、/BL。各存储单元20，包含存取晶体管21及存储电容器22。存取晶体管21，连接在对应的位线BL或/BL与存储电容器22之间，并具有与对应的字线连接的栅极。各位线对BL、/BL，由位线BL及与位线BL互补的位线/BL构成。各位线BL，被分成主位线BLM和副位线BLS。各位线/BL，被分成主位线/BLM和副位线/BLS。
各存储区，还包含对行地址信号RA进行译码的行译码器23、响应来自行译码器23的译码信号而有选择地驱动字线WL0～WLn+1的字线驱动器24、及响应列地址信号CA而有选择地驱动列选择线CSL的列译码器25。
各存储区，还包含与多个主位线对BLM、/BLM对应设置的多个主读出放大器26、及与多个副位线对BLS、/BLS对应设置的多个副读出放大器27。各主读出放大器26，连接在对应的主位线BLM与主位线/BLM之间，用于对在该两线之间产生的电位差进行放大。各副读出放大器27，连接在对应的副位线BLS与副位线/BLS之间，用于对在该两线之间产生的电位差进行放大。
各存储区，还包含对多个主位线对BLM、/BLM共同设置的高位输入输出线对UIO、/UIO、对多个副位线对BLS、/BLS共同设置的低位输入输出线对LIO、/LIO、与多个主位线对BLM、/BLM对应设置的多个列选择门UCS、及与多个副位线对BLS、/BLS对应设置的多个列选择门LCS。各列选择门UCS，连接在对应的位线对BLM、/BLM与高位输入输出线对UIO、/UIO之间，并具有与对应的列选择线CSL连接的栅极。各列选择门LCS，连接在对应的副位线BLS、/BLS与低位输入输出线对LIO、/LIO之间，并具有与对应的列选择线CSL连接的栅极。
各存储区，还包含N沟道MOS晶体管28、29、N沟道MOS晶体管30、基准电容器31、及N沟道MOS晶体管32。晶体管28连接在主位线BLM与副位线BLS之间。晶体管29连接在主位线/BLM与副位线/BLS之间。晶体管30连接在主位线BLM与基准电容器31之间。晶体管32连接在副位线/BLS与基准电容器31之间。
图3是表示图2所示的主读出放大器26或副读出放大器27的结构的电路图。参照图3可知，主读出放大器26，包含P沟道MOS晶体管33～35、及N沟道MOS晶体管36～38。副读出放大器27，与主读出放大器26的结构相同。主读出放大器26和副读出放大器27，都与以往的结构相同。
该SDRAM还备有如图4所示的写入/读出控制电路40。该写入/读出控制电路40。响应模式选择信号MLT而生成控制信号TGO、TGBLO、TGZBL1、/MSOP、MSON、/SSOP、SSON。控制信号TGO，施加于图2所示的晶体管28、29的栅极。控制信号TGBLO，施加于图2所示的晶体管30的栅极。控制信号TGZBL1，施加于图2所示的晶体管32的栅极。
控制信号/MSOP，施加于图3所示主读出放大器26中的晶体管33的栅极。控制信号MSON，施加于图3所示主读出放大器26中的晶体管36的栅极。控制信号/SSOP，施加于图3所示副读出放大器27中的晶体管33的栅极。控制信号SSON，施加于图3所示副读出放大器27中的晶体管36的栅极。
图5是表示图4所示写入/读出控制电路40的结构的框图。参照图5可知，该写入/读出控制电路40，包含反相电路41、NAND电路42、延迟电路43、NAND电路44。这些电路41～44，响应激活信号ACT及模式选择信号MLT而生成控制信号TGO。
该写入/读出控制电路40还包含延迟电路45、NAND电路46、反相电路47。这些电路45～47响应激活信号ACT，生成控制信号/MSOP、MSON。
该写入/读出控制电路40，还包含NAND电路48、反相电路49、延迟电路50、NAND电路51、及反相电路52。这些电路48～52，响应控制信号MSON及模式选择信号MLT而生成控制信号/SSOP和SSON。
该写入/读出控制电路40还包含用于控制图2所示的晶体管30的TGBL0控制电路53、及用于控制图2所示的晶体管32的TGZBL1控制电路54。TGBL0控制电路53，响应激活信号ACT及模式选择信号MLT而生成控制信号TGBLO。TGZBL1控制电路54，响应激活信号ACT及模式选择信号MLT而生成控制信号TGZBL1。
图6是表示图1所示控制电路16的主要结构的框图。参照图6可知，该控制电路16，包含与模式寄存器15的多个位MA0～MA8对应设置的多个锁存电路60～68、与多个锁存电路60～68对应设置的多个定时反相电路70～78、命令译码器80、及反相电路81。
各锁存电路60～68，由相互连接的2个反相电路构成。
定时反相电路70～78，将来自地址缓冲器11的内部地址信号INTA0～INTA8分别传送到锁存电路60～68。
命令译码器80，对通过控制信号缓冲器12从外部施加的命令进行译码，并生成与该命令对应的控制信号。例如，当施加用于使模式寄存器15的设定可以进行的模式寄存器设定命令时，命令译码器80生成L电平的模式寄存器设定信号/MSET。在将该模式寄存器设定信号/MSET直接供给定时反相电路70～78的同时，还将由反相电路81反相后的模式寄存器设定信号MSET供给定时反相电路70～78。而当从外部施加指令执行刷新的自动刷新执行命令时，命令译码器80生成自动刷新信号ARF。
如图7所示，在时钟信号CLK上升时，如芯片选择信号/CS为L电平、行地址选通信号/RAS为L电平、允许写入信号/WE为L电平、且列地址选通信号/CAS为L电平，则命令译码器80将这些信号识别为模式寄存器设定命令。因此，生成仅为规定时间的L电平的模式寄存器设定信号/MSET。定时反相电路70～78响应该L电平的模式寄存器设定信号/MSET而被激活，并将内部地址信号INTA0～INTA8分别锁存在锁存电路60～68内。被锁存在锁存电路60～68内的信号，分别登录于模式寄存器15的多个位MA0～MA8。在这些位中，例如位MA0～MA2表示脉冲串长度。位MA8在现有的SDRAM中不使用，但在这里则表示多值存储模式。更具体地说，当在位MA8上登录H电平的信号时，该SDRAM进入4值存储模式，当在位MA8上登录L电平的信号时，该SDRAM进入2值存储模式。因此，当使该SDRAM为4值存储模式时，应使外部地址信号A8为H电平，而当使该SDRAM为2值存储模式时，应使外部地址信号A8为L电平。该模式寄存器15的位MA8，作为模式选择信号MLT供给图4和图5所示的写入/读出控制电路40。
图8是表示用于刷新图1所示存储单元阵列13的电路的框图。这里，有自刷新模式和自动刷新模式。
参照图8可知，该SDRAM还备有刷新定时器84、多路复用器(MUX)85、传输门86、87、分频电路88、及刷新计数器89。刷新定时器84，按预定的刷新周期生成自刷新信号SRF。多路复用器85，接受来自刷新定时器84的自刷新信号SRF及来自图6所示的命令译码器80的自动刷新信号ARF，并在自刷新模式时选择自刷新信号SRF，在自动刷新模式时选择自动刷新信号ARF。由多路复用器85选定的刷新信号RF，供给传输门86、87。传输门86、87，响应来自模式寄存器15的模式选择信号MLT而接通/断开。在4值模式的情况下，响应H电平的模式选择信号MLT及L电平的模式选择信号/MLT，传输门86接通而传输门87断开。另一方面，在2值存储模式的情况下，响应L电平的模式选择信号MLT及H电平的模式选择信号/MLT，传输门86断开而传输门87接通。因此，分频电路88，在2值存储模式的情况下以规定的分频比(例如1/3)对由多路复用器85供给的刷新信号RF进行分频。
刷新计数器89，响应由多路复用器85直接供给的刷新信号RF或由分频电路88分频后的刷新信号RF而依次生成行地址信号RA。
以下，说明结构如上所述的SDRAM的动作。这里，如图9所示，设存储电容器22的电容为Cs，设各主位线BLM、/BLM的寄生电容为Cbm，设各副位线BLS、/BLS的寄生电容为Cbs，并设基准电容器31的电容为zCs(存储电容器22的电容Cs的z倍)。
(1)在4值存储模式的情况下
在将该SDRAM设定为4值存储模式的情况下，在图6所示的模式寄存器15的位MA8登录H电平的信号。因此，由模式寄存器15生成H电平的模式选择信号MLT。该H电平的模式选择信号MLT供给在图4中示出的写入/读出控制电路40，更具体地说，是供给图5所示写入/读出控制电路40中的NAND电路42、NAND电路48、TGBLO控制电路53、及TGZBL1控制电路54。写入/读出控制电路40，响应该信号而生成如图10和图11所示的控制信号TGO、MSON、/MSOP、SSON、/SSOP、TGBLO、TGZBL1。
在多值存储模式中，如图12所示，存储电容器22被充电为VCC、(2/3)VCC、(1/3)VCC、或GND，并由此而将2位的数据信号写入1个动态存储单元20。这里，VCC对应于数据信号(11)，(2/3)VCC对应于数据信号(10)，(1/3)VCC对应于数据信号(01)，GND对应于数据信号(00)。
首先，用图10的时间图说明从存储单元20读出数据信号(10)时的动作。
在由图6所示的命令译码器80生成读出或刷新请求信号之前，控制信号TGO、TGBLO、TGZBL1全部为H电平。而控制信号MSON为L电平、且控制信号/MSOP为H电平。此外，控制信号SSON为L电平、且控制信号/SSOP为H电平。这时，位线BL和/BL，由均衡/预充电电路90进行均衡，且预充电为(1/2)VCC。因此，主位线BLM和/BLM以及副位线BLS和/BLS的电压均为(1/2)VCC。
当由命令译码器80生成读出或刷新请求信号时，首先，控制信号TGBLO、TGZBL1变为L电平，从而使晶体管30和32截止。
接着，由图2和图5所示的字线驱动器24使字线WL的电压上升，从而使存取晶体管21导通。因此，存储电容器22所存储的电荷流出到主位线BLM和副位线BLS上。更具体地说，由电容Cs、Cbm、和Cbs存储的总电荷按这些电容Cs、Cbm、和Cbs重新分配。这里，由于将存储电容器22充电为(2/3)VCC，所以，如假定重新分配后的主位线BLM和副位线BLS的电压为n1VCC(电源电压VCC的n1倍)，则下列的式(1)成立。 1 2 ( Cbm + Cbs ) Vcc + 2 3 CsVcc = ( Cbm + Cbs + Cs ) n 1 Vcc · · · ( 1 )
因此，重新分配后的电压n1VCC，由下式(2)表示。 n 1 Vcc = 1 2 ( Cbm + Cbs ) + 2 3 Cs Cbm + Cbs + Cs Vcc · · · ( 2 )
由于另一边的主位线/BLM和副位线/BLS的电压保持在(1/2)VCC，所以在主位线BLM与/BLM之间(副位线BLS与/BLS之间)将产生由以下的式(3)、(4)表示的电位差ΔV。 ΔV = n 1 Vcc - 1 2 Vcc · · · ( 3 ) = CsVcc 6 ( Cbm + Cbs + Cs ) · · · ( 4 )
接着，当控制信号TGO变为L电平时，晶体管28和29截止，将副位线BLS及/BLS与主位线BLM及/BLM电气隔离。
然后，当控制信号MSON变为H电平、且控制信号/MSOP变为L电平时，主读出放大器26开始动作，使高电位侧的主位线BLM的电压变为电源电压VCC，并使低电位侧的主位线/BLM的的电压变为接地电压GND。这时，由于副位线BLS及/BLS与主位线BLM及/BLM隔离，所以副位线BLS与/BLS之间的电位差仍保持ΔV。
在由主读出放大器26完成放大后，控制信号TGBL0仅在规定期间变为H电平，与此相应地使晶体管30导通。这时，由于主位线BLM的电压由主读出放大器26固定在电源电压VCC，所以将基准电容器31充电到VCC。
在控制信号TGBLO返回L电平后，控制信号TGZBL1仅在规定期间变为H电平，与此相应地使晶体管32导通。因此，由电容zCs和Cbs存储的总电荷按这两个电容zCs和Cbs重新分配。由于电容zCs被充电为VCC、且电容Cbs被充电为(1/2)VCC，所以，如假定重新分配后的副位线/BLS的电压为n2VCC，则下列的式(5)成立。 1 2 VccCbs + zCsVcc = ( Cbs + zCs ) n 2 Vcc · · · ( 5 )
因此，重新分配后的电压n2VCC，由下式(6)表示。 n 2 Vcc = 1 2 Cbs + zCs Cbs + zCs Vcc · · · ( 6 )
因此，在副位线/BLS上产生的起伏电压ΔVref，由下式(7)、(8)表示。 ΔVref = n 2 Vcc - 1 2 Vcc · · · ( 7 ) = zCsVcc 2 ( Cbs + zCs ) · · · ( 8 )
这里，假定主位线BLM的寄生电容Cbm为存储电容器22的电容Cs的m倍(Cbm＝mCs)、副位线的寄生电容Cbs为存储电容器22的电容Cs的s倍(Cbm＝sCs)，并假定下式(9)成立，则可以导出下式(10)。
ΔVref＝2ΔV                                …(9) z 2 ( s + z ) = 1 3 ( m + s + 1 ) · · · ( 10 )
这里，例如假定m＝1.5、且s＝1.5，则可得z＝3/10。
接着，当控制信号SSON变为H电平、且控制信号/SSOP变为L电平时，副读出放大器27开始动作，使高电位侧的副位线/BLS的电压变为电源电压VCC，并使低电位侧的副位线BLS的的电压变为接地电压GND。
这样，由主位线对BLM、/BLM读出的数据信号，通过图2所示的列选择门UCS、高位输入输出线对UIO、/UIO及图1所示的数据输入输出缓冲器14输出到外部。另一方面，由副位线对BLS、/BLS读出的数据信号，通过图2所示的列选择门LCS、低位输入输出线对LIO、/LIO及图1所示的数据输入输出缓冲器14输出到外部。当存储电容器22如上所述被充电为(2/3)VCC时，输出2位的数据信号(10)。
以下，用图11的时间图说明数据信号的重写动作。
在数据信号被输出后，当控制信号MSON变为L电平、控制信号/MSOP变为H电平、控制信号SSON变为H电平、且控制信号/SSOP变为L电平时，主读出放大器26及副读出放大器27停止动作。
接着，当控制信号TGO变为H电平时，使晶体管28和29导通，在主位线BLM与副位线BLS之间进行电荷的重新分配。这里，由于主位线BLM的电压为VCC、且副位线BLS的电压为GND(OV)，所以，为了将存储电容器22重新充电为(2/3)VCC，下式(11)必须成立。 VccCs + VccCbm = 2 3 Vcc ( Cs + Cbm + Cbs ) · · · ( 11 )
如上所述，由于Cbm＝mCs、Cbs＝sCs，所以该式(11)可改写为下式(12)、(13)的形式。 1 + m = 2 3 ( 1 + m + s ) · · · ( 12 )
m＝2s-1                                      …(13)
另外，在将存储电容器22充电到VCC的情况下，就是说，当在存储单元20内存储着数据信号(11)时，如图13所示，在主位线BLM与/BLM之间以及副位线BLS与/BLS之间将产生3ΔV的电位差。因此，由主读出放大器26使主位线BLM的电压变为电源电压VCC，并使主位线/BLM的电压变为接地电压GND。并且，由副读出放大器27使副位线BLS的电压变为电源电压VCC，并使副位线/BLS的电压变为GND。
因此，在这种情况下，输出数据信号(11)。
另外，在将存储电容器22充电到(1/3)VCC的情况下，就是说，当在存储单元20内存储着数据信号(01)时，如图14所示，在主位线BLM与/BLM之间以及副位线BLS与/BLS之间将产生ΔV的电位差。在这种情况下，因主位线BLM的电压降低，所以，由主读出放大器26使主位线BLM的电压变为接地电压GND，并使主位线/BLM的电压变为电源电压VCC。而在这种情况下，因副位线/BLS的电压降低，所以，由副读出放大器27使副位线BLS的电压变为电源电压VCC，并使副位线/BLS的电压变为接地电压GND。
因此，在这种情况下，输出数据信号(01)。
另外，在将存储电容器22充电到接地电压GND的情况下，就是说，当在存储单元20内存储着数据信号(00)时，如图15所示，主位线BLM和副位线BLS的电压降低3ΔV。因此，由主读出放大器26使主位线BLM的电压变为接地电压GND，并使主位线/BLM的电压变为电源电压VCC。并且，由副读出放大器27使副位线BLS的电压变为接地电压GND，并使副位线/BLS的电压变为电源电压VCC。
因此，在这种情况下，输出数据信号(00)。
如上所述，在4值存储模式中，将2位的数据信号写入1个存储单元20，并从1个存储单元读出2位的数据信号。如下列的表1所示，当存储电容器22被充电为VCC时读出数据信号(11)，当充电到(2/3)VCC时读出数据信号(10)，当充电到(1/3)VCC时读出数据信号(01)，当充电到GND时读出数据信号(00)。
Figure C9910408300161
另外，在4值存储模式的情况下，由于模式选择信号MLT为H电平，所以使图8所示的传输门86接通，并使传输门87断开。因此，来自多路复用器85的刷新信号RF直接施加于刷新计数器89，而不通过分频电路88。由此，使刷新计数器89响应该未被分频的刷新信号RF而生成行地址信号RA。
在自刷新模式下，来自刷新定时器84的自刷新信号SRF，作为刷新信号RF施加于刷新计数器89，所以按预定的周期进行刷新。另一方面，在自动刷新模式下，来自命令译码器80的自动刷新信号ARF，作为刷新信号RF施加于刷新计数器89，所以按从外部施加的自动刷新命令的周期进行刷新。
(2)在2值存储模式的情况下
在将该SDRAM设定为2值存储模式的情况下，在图6所示的模式寄存器15的位MA8登录L电平的信号。因此，由模式寄存器15生成L电平的模式选择信号MLT。该L电平的模式选择信号MIT供给在图4和图5中示出的写入/读出控制电路40。当模式选择信号MLT为L电平时，写入/读出控制电路40，生成如图16和图17所示的控制信号MSON、/MSOP、SSON、/SSOP、TGO、TGBLO、TGZBL1。在这种情况下，由于对写入/读出控制电路40中的NAND电路48施加L电平的模式选择信号MLT，所以，控制信号SSON保持L电平，控制信号/SSOP保持H电平。因此，副读出放大器27不会被激活。
首先，用图16的时间图说明读出动作。
在字线WL上升之前，控制信号TGO、TGBLO、TGZBL1全部为H电平，主位线BLM和/BLM以及副位线BLS和/BLS，被预充电到(1/2)VCC。
接着，控制信号TGBLO、TGZBL1变为L电平，使晶体管30和32截止。在该2值存储模式中，在数据信号的重写结束之前，晶体管30和32为截止状态。
然后，当字线WL上升时，在主位线BLM与/BLM之间产生电位差ΔV。在图16中假定存储电容器22被充电到VCC，因而使主位线BLM的电压上升。因此，在将存储电容器22充电到GND时，主位线BLM的电压下降。另外，由于存储电容器22的电荷在副位线BLS及/BLS与主位线BLM及/BLM连接着的状态下流出，所以，这里所产生的电位差ΔV与上述4值存储模式的情况相同。
接着，控制信号TGO变为L电平，使晶体管28和29截止。由此，将副位线BLS及/BLS与主位线BLM及/BLM电气隔离。这里，之所以使副位线BLS及/BLS与主位线BLM及/BLM电气隔离，是为了减轻主读出放大器26进行放大时的负荷。因此，如果没有必要减轻放大时的负荷，则也可以使控制信号TGO仍保持原来的H电平。
然后，当控制信号MSON变为H电平、且控制信号/MSOP变为L电平时，主读出放大器26开始动作，使主位线BLM的电压变为电源电压VCC，并使主位线/BLM的的电压变为接地GND。
这样，由主位线对BLM、/BLM读出的数据信号，通过图2所示的列选择门UCS、高位输入输出线对UIO、/UIO及图1所示的数据输入输出缓冲器14输出到外部。在图16中，由于主位线BLM为电源电压VCC，所以，输出1位的数据信号(1)。在将存储电容器22充电为接地电压GND时，由于主位线BLM的电压为接地电压GND，所以，输出1位的数据信号(2)。
以下，用图17的时间图说明数据信号的重写动作。
在控制信号MSON变为L电平且控制信号/MSOP变为H电平、因而使主读出放大器26停止动作之前，字线WL下降。因此，由于主位线BLM的电压固定在电源电压VCC，所以，存储电容器22被再次充电到VCC。
如上所述，在2值存储模式的情况下，将1位的数据信号写入1个存储单元20，并从1个存储单元读出1位的数据信号。
另外，在2值存储模式的情况下，由于模式选择信号MLT为L电平，所以使图8所示的传输门86断开而传输门87接通。因此，来自多路复用器85的刷新信号RF施加于分频电路88，由该电路分频后的刷新信号RF施加于刷新计数器89。因此，使刷新计数器89响应该分频后的刷新信号RF而生成行地址信号RA。所以，如果分频电路88的分频比为1/3，则2值存储模式的刷新周期为上述4值存储模式的刷新周期的3倍。
如上所述，按照本实施形态1，可以进行4值存储器和2值存储器的切换。因此，当在笔记本式个人计算机等中采用这种SDRAM时，如果在起动多个应用程序的正常状态下将该SDRAM设定为4值存储模式，则可将存储容量增大到例如128兆字节。另一方面，如在暂停状态下将该SDRAM设定为2值存储模式，则存储容量减小到例如64兆字节，因在暂停状态下不需要很多的工作区，所以这种数量级的存储容量是足够的。此外，如假定4值存储模式的刷新周期例如为64毫秒，则2值存储模式的刷新周期例如为128毫秒。这样，在2值存储模式下刷新周期变长，但由于存储电容器22的电容值对于2值存储器来说是足够大的，所以能充分地进行刷新。并且，由于刷新周期长，所以2值存储模式的耗电量减低。因此，当在笔记本式个人计算机等中采用该SDRAM时，可以使暂停状态下的耗电量减低。
另外，无论是4值存储模式还是2值存储模式，进行动作的大部分电路是通用的，所以能够抑制这种电路所需配置面积的增加。此外，在2值存储模式下，副读出放大器27始终不工作，所以能减低耗电量。另外，由于可通过从外部将所需的信号登录在模式寄存器15内来决定模式选择信号MLT的逻辑电平，所以能灵活地将该SDRAM设定为4值存储模式或2值存储模式。
另外，由于设有分频器88，所以没有必要设置用于4值存储模式和2值存储模式的两种刷新定时器。此外，由于自动刷新信号ARF也由分频电路88进行分频，所以，无论是4值存储模式还是2值存储模式，只须按一定的周期施加自动刷新命令即可，因而自动刷新所需要的控制就变得容易了。
[实施形态2]
图18是表示本发明实施形态2的半导体存储装置的主要结构的框图。在上述实施形态1中，对所有的存储区#1～#4设置1个写入/读出控制电路40，该写入/读出控制电路40，响应1个模式选择信号MLT而对所有的存储区#1～#4进行控制，但在本实施形态2中，如图18所示，与4个存储区#1～#4对应设置4个写入/读出控制电路91～94，写入/读出控制电路91～94，对存储区#1～#4分别独立地进行控制。即，写入/读出控制电路91，与图4所示的写入/读出控制电路40一样，响应模式选择信号MLT#1而生成控制信号TGO#1、TGBLO#1、TGZBL1#1、/MSOP#1、MSON#1、/SSOP#1、SSON#1，并供给存储区#1。写入/读出控制电路92～94的工作方式，均与该写入/读出控制电路91一样。
在这种SDRAM中，例如，如果模式选择信号MLT#1为L电平、模式选择信号MLT#2～#4为H电平，则如图19所示，仅存储区#1为2值存储模式，其他存储区#2～#4为4值存储模式。因此，存储区#2～#4的存储容量为存储区#1的存储容量(16兆位)的2倍(32兆位)，但存储区#1的刷新周期为存储区#2～#4的刷新周期(128毫秒)的3倍(384毫秒)。
按照本实施形态2，如将起动中的应用程序存储在存储区#2～#4内，而将存取频度低的暂停状态的数据存储在存储区#1内，则可以构成具有必要和足够的存储容量而且耗电量低的SDRAM。特别是，在像内装SDRAM的微处理机那样的存储容量固定的半导体芯片中，能以适当均衡的方式对存储容量和耗电量进行切换。
[实施形态3]
在上述实施形态1中由模式寄存器15生成模式选择信号MLT，但在本实施形态3中，如图20所示，根据供选择的焊接方案生成模式选择信号MLT。即，在该SDRAM中，设有焊接点95和包含反相电路96、97的模式选择信号生成电路。如果将电源电压VCC的导线焊接于焊接点95，则模式选择信号MLT为H电平。另一方面，如果将接地电压GND的导线焊接于焊接点95，则模式选择信号MLT为L电平。因此，可以根据供选择的焊接方案将该SDRAM切换为4值存储模式或2值存储模式。
因此，在组装阶段，如果所制造的SDRAM的存储单元容限足够大，则可将该SDRAM固定为4值存储模式，如果存储单元容限不够大，那么，可将该SDRAM固定为2值存储模式。即，将能作为多值存储器使用的SDRAM固定为4值存储模式，如果存储单元容限不够大，那么，可将该SDRAM固定为2值存储模式。即，可将不能作为多值存储器使用的SDRAM作为2值存储器使用，其结果是，可以提高制造的合格率。
[实施形态4]
在上述实施形态3中根据供选择的焊接方案生成模式选择信号MLT，但在本实施形态4中，如图21所示，根据供选择的熔丝生成模式选择信号MLT。在该SDRAM中，代替图20所示的焊接点95而设置熔丝98和电阻元件99。熔丝98，例如由多晶硅等构成，可以用激光微调法等切断。电阻元件99具有兆欧级的高电阻值。因此，当熔丝98未被切断时，反相电路96的输入被上拉到电源电压VCC，因而使模式选择信号MLT为H电平。另一方面，当熔丝98被切断时，反相电路96的输入被下拉到接地电压GND，因而使模式选择信号MLT为L电平。
因此，在切割阶段之前，如果在晶片上形成的SDRAM的存储单元容限足够大，则可将该SDRAM固定为多值存储模式，如果存储单元的容限不够，那么，可将该SDRAM固定为2值存储模式。因此，与上述实施形态3一样，可将不能作为4值存储器使用的SDRAM作为2值存储器使用，因而可以提高制造的合格率。
[实施形态5]
在上述实施形态3的SDRAM中，还可以设置如图22所示的内部电源电路。该内部电源电路接受外部电源电压EVCC，并将低于外部电源电压EVCC的内部电源电压IVCC供给例如图1所示的存储单元阵列13。
参照图22可知，该内部电源电路，备有传输门100、101、差动放大器102、及P沟道MOS晶体管103。传输门100，响应模式选择信号MLT和/MLT而接通/断开，并有选择地将基准电压VrefL供给差动放大器102的反相输入端子。传输门101，响应模式选择信号MLT和/MLT而接通/断开，并有选择地将高于基准电压VrefL的基准电压VrefH供给差动放大器102的反相输入端子。内部电源电压IVCC反馈到差动放大器102的同相输入端子，并由此使差动放大器102控制晶体管103，以使内部电源电压IVCC等于基准电压VrefL或VrefH。
在4值存储模式的情况下，就是说，当模式选择信号MLT为H电平、且模式选择信号/MLT为L电平时，使传输门100断开，并使传输门101接通。因此，将较高的基准电压VrefH供给差动放大器102，其结果是，该内部电源电路供给与基准电压VrefH相等的内部电源电压IVCC。
另一方面，在2值存储模式的情况下，就是说，当模式选择信号MLT为L电平、且模式选择信号/MLT为H电平时，使传输门100接通，并使传输门101断开。因此，将较低的基准电压VrefL供给差动放大器102，其结果是，该内部电源电路供给与基准电压VrefL相等的内部电源电压IVCC。
按照本实施形态5，由于在4值存储模式的情况下内部电源IVCC电压变高，所以使存储单元的写入和读出的容限增大。而在2值存储模式的情况下内部电源电压IVCC变低，所以能够在确保写入和读出容限的同时使耗电量减低。
本次公开的实施形态在所有方面均以实例进行了说明，但不应理解为有任何限制。本发明的范围，包括以上虽未说明但由权利要求指示的并在与权利要求范围同等的意义和范围内的所有变更。

Claims (12)

1.一种半导体存储装置，备有：各自包含存储电容器(22)的多个动态存储单元(20)；模式设定装置，用于设定第1模式或第2模式；及写入/读出电路(WL、BLM、/BLM、BLS、/BLS、26～32、40)，在第1模式中，通过将上述存储电容器(22)充电为第1多个电压中的任何一个电压而将数据信号写入上述动态存储单元(20)，且将该数据信号从上述动态存储单元(20)读出，在第2模式中，通过将上述存储电容器(22)充电为比第1多个电压多的第2多个电压中的任何一个电压而将数据信号写入上述动态存储单元(20)，且将该数据信号从上述动态存储单元(20)读出。
2.根据权利要求1所述的半导体存储装置，其特征在于：还备有刷新装置(84～89)，在上述第1模式中，以第1周期将上述动态存储单元(20)刷新，在上述第2模式中，以比上述第1周期短的第2周期将上述动态存储单元(20)刷新。
3.根据权利要求1所述的半导体存储装置，其特征在于：上述写入/读出电路，包含：与上述动态存储单元(20)连接的字线(WL)；与上述动态存储单元(20)连接的第1位线(BLM)；与上述第1位线(BLM)互补的第2位线(/BLM)；连接在上述第1位线(BLM)与上述第2位线(/BLM)之间的第1读出放大器(26)；第3位线(BLS)；与上述第3位线(BLS)互补的第4位线(/BLS)；连接在上述第3位线(BLS)与上述第4位线(/BLS)之间的第2读出放大器(27)；连接在上述第1位线(BLM)与上述第3位线(BLS)之间的第1晶体管(28)；连接在上述第2位线(/BLM)与上述第4位线(/BLS)之间的第2晶体管(29)；基准电容器(31)；连接在上述第1位线(BLM)与上述基准电容器(31)之间的第3晶体管(30)；连接在上述第4位线(/BLS)与上述基准电容器(31)之间的第4晶体管(32)。
4.根据权利要求3所述的半导体存储装置，其特征在于：上述写入/读出电路，还包含：控制电路(40)，在上述第2模式中，使上述第1和第2晶体管(28、29)导通、且使上述第3和第4晶体管(30、32)截止，接着，将上述字线(WL)激活，然后使上述第1和第2晶体管(28、29)截止，接着，将上述第1读出放大器(26)激活，然后使上述第3晶体管(38)导通，并使上述第4晶体管(32)导通，接着通过写入/读出控制电路将上述第2读出放大器(27)激活。
5.根据权利要求3或权利要求4所述的半导体存储装置，其特征在于：当上述第1或第2位线(BLM、/BLM)的寄生电容(Cbm)、上述第3或第4位线(BLS、/BLS)的寄生电容(Cbs)与上述基准电容器(31)的电容(zCs)之比为m∶s∶z时，满足z/(2(s+z))＝1/(3(m+s+1))的关系。
6.根据权利要求4所述的半导体存储装置，其特征在于：上述写入/读出控制电路(40)，在上述第2读出放大器(27)激活后，使上述第1和第2读出放大器(26、27)变为非激活状态，接着，使上述第1和第2晶体管(28、29)导通、然后，使上述字线(WL)变为非激活状态。
7.根据权利要求6所述的半导体存储装置，其特征在于：当上述第1或第2位线(BLM、/BLM)的寄生电容(Cbm)与上述第3或第4位线(BLS、/BLS)的寄生电容(Cbs)之比为m∶s时，满足m＝2s～1的关系。
8.根据权利要求1所述的半导体存储装置，其特征在于：上述半导体存储装置是与时钟信号(CLK)同步动作的同步型半导体存储装置，所述模式设定装置，备有用于存储指示上述第1和第2模式的选择信号(MLT)的模式寄存器(15)。
9.根据权利要求1所述的半导体存储装置，其特征在于：上述多个动态存储单元(20)，被分割为相互间可独立动作的多个存储区(#1～#4)，上述写入/读出电路(91～94)，将上述多个存储区(#1～#4)中的任何一个存储区设定为上述第1模式，而将其余的存储区设定为上述第2模式。
10.根据权利要求1所述的半导体存储装置，其特征在于：上述半导体存储装置还备有：焊接点(95)；及选择信号生成电路(96、97)，根据上述焊接点(95)生成指示上述第1和第2模式的选择信号(MLT)。
11.根据权利要求1所述的半导体存储装置，其特征在于：上述半导体存储装置还备有熔丝(98)及选择信号生成电路(96、97)，根据上述熔丝(98)生成指示上述第1和第2模式的选择信号(MLT)。
12.根据权利要求1所述的半导体存储装置，其特征在于：上述半导体存储装置，还备有内部电源电路(100～103)，接受外部电源电压(EVCC)，在上述第1模式时供给低于上述外部电源电压(EVCC)的第1内部电源电压(IVCC)，而在上述第2模式时供给低于上述外部电源电压(EVCC)但高于上述第1内部电源电压(IVCC)的第2内部电源电压(IVCC)。
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