KR101223542B1 - 반도체 장치 - Google Patents

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KR101223542B1 KR1020110017689A KR20110017689A KR101223542B1 KR 101223542 B1 KR101223542 B1 KR 101223542B1 KR 1020110017689 A KR1020110017689 A KR 1020110017689A KR 20110017689 A KR20110017689 A KR 20110017689A KR 101223542 B1 KR101223542 B1 KR 101223542B1
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Abstract

본 발명은 반도체 장치에 관한 것으로, 복수의 워드라인 및 복수의 비트 라인을 포함하는 메모리 셀 블록; 및 액티브 동작 및 프리차지 동작에 따라 벌크 전압을 접지 전압 또는 저전압 레벨이 되도록 제어하여, 상기 워드 라인을 선택적으로 활성화시키는 제1 및 제2 신호를 생성하는 메모리 셀 제어 블록을 포함한다.

Description

반도체 장치{Semiconductor Device}
본 발명은 반도체 집적 회로에 관한 것으로서, 보다 구체적으로 반도체 장치에 관한 것이다.
DRAM(Dynamic Random Access Memory)을 포함하는 반도체 장치는 워드 라인 활성화 신호(이하, MWLB 신호) 및 워드 라인 구동 신호(이하, FXB 신호)를 생성하여 워드 라인을 선택적으로 활성화시킨다.
MWLB 신호 및 FXB 신호는 반도체 장치 내의 어레이 제어 블록에서 생성되어 메모리 셀 블록으로 인가된다.
이때, MWLB 신호 및 FXB 신호는 로우 레벨을 가질 때 워드 라인을 활성화 시키고, 하이 레벨을 가질 때는 워드 라인을 비활성화 시킬 수 있다.
한편, 최근 CMOS 채널 길이가 짧아지는 초미세 공정을 적용하고 있는 추세에 따라 반도체 장치의 경우에는 외부 구동 전압의 레벨이 낮아지고 있다.
이로 인해, 프리차지(Precharge) 동작 시에 MWLB 신호 및 FXB 신호의 레벨을 결정하는 트랜지스터의 게이트- 소스 전압이 작게 걸리는 문제가 발생하여 프리차지 동작을 못하게 되는 경우가 종종 발생하고 있다.
상기 문제를 해결하기 위한 방안으로, 풀 다운(Pull Down) 트랜지스터의 타입(Type)을 LVT(Low Threshold, 이하 저문턱) 트랜지스터로 변경하고 있는 추세이다.
그러나, 저문턱 트랜지스터의 경우, 액티브(Active) 동작 시, 오프 커런트(OFF Current)를 유발시켜 복수 개의 워드라인을 활성화시켜 테스트를 진행하는 경우, 문제가 발생하고 있다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 전력 소모를 줄일 수 있는 반도체 장치를 제공한다.
본 발명의 일 실시 예에 따른 반도체 장치는, 복수의 워드라인 및 복수의 비트 라인을 포함하는 메모리 셀 블록; 및 액티브 동작 및 프리차지 동작에 따라 벌크 전압을 접지 전압 또는 저전압 레벨이 되도록 제어하여, 상기 워드 라인을 선택적으로 활성화시키는 제1 및 제2 신호를 생성하는 메모리 셀 제어 블록을 포함한다.
본 발명의 다른 실시 예에 따른 반도체 장치는, 복수의 워드라인 및 복수의 비트 라인을 포함하는 메모리 셀 블록; 및 액티브 동작 및 프리차지 동작에 따라 벌크 전압을 접지 전압 또는 저전압 레벨이 되도록 제어하여 워드 라인 활성화 신호를 생성하는 워드 라인 활성화 신호 생성부를 포함한다.
본 발명의 또 다른 실시 예에 따른 반도체 장치는 복수의 워드라인 및 복수의 비트 라인을 포함하는 메모리 셀 블록; 및 액티브 동작 및 프리차지 동작에 따라 벌크 전압을 접지 전압 또는 저전압 레벨이 되도록 제어하여 워드 라인 활성화 신호를 생성하는 워드 라인 구동 신호 생성부를 포함한다.
본 발명에 따른 반도체 장치는, 메모리 셀 제어 블록을 이용하여 프리차지 동작 시, MWLB 신호 생성부 및 FXB 신호 생성부 각각의 풀 다운부, 즉 신호 입력부의 벌크 전압이 접지 전압 레벨이 되도록 할 수 있다. 이에 의해, MWLB 신호 생성부 및 FXB 신호 생성부의 문턱 전압은 낮아지게 됨으로써, 전류 소모를 줄일 수 있게 된다.
더하여, 반도체 장치는 메모리 셀 제어 블록을 이용하여 액티브 동작 시, MWLB 신호 생성부및 FXB 신호 생성부 각각의 신호 입력부의 벌크 전압이 저전압 레벨이 되도록 할 수 있다. 이에 의해, 각 신호 입력부의 문턱 전압은 커지게 됨으로써, 오프 커런트를 줄일 수 있게 된다.
도1은 본 발명의 일실시 예에 따른 반도체 장치를 나타내는 구성도,
도2는 도1의 메모리 셀 제어 블럭의 MWLB 신호 생성부를 나타내는 상세 회로도, 및
도3은 도1의 메모리 셀 제어 블럭의 FXB 신호 생성부를 나타내는 상세 회로도이다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명한다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도1은 본 발명의 일실시 예에 따른 반도체 장치를 나타내는 구성도이다.
도1에 도시된 바와 같이, 본 발명의 일실시예에 따른 반도체 장치(100)는 메모리 셀 블록(120) 및 메모리 셀 제어 블록(140)을 포함한다.
메모리 셀 블록(120)에는 메모리 셀 블록을 한정하기 위해 서로 교차되어 배열되는 복수의 워드 라인과 복수의 비트 라인이 형성될 수 있다.
그리고, 메모리 셀 블록(100)은 1개의 트랜지스터와, 1개의 커패시터로 각각 구성되는 복수의 메모리 셀들(도시되지 않음)로 구성될 수 있다.
메모리 셀 제어 블록(140)은 MWLB 신호 생성부(142) 및 FXB 신호 생성부(144)를 포함하여 구성될 수 있다.
MWLB 신호 생성부(142) 및 FXB 신호 생성부(144) 각각에서 생성된 MWLB 신호(MWLB) 및 FXB 신호(FXB)는 메모리 셀 블록(100)으로 인가되어 해당 워드 라인을 선택적으로 활성화시킬 수 있다.
이때, MWLB 신호 생성부(142) 및 FXB 신호 생성부(144)는 서로 동일한 구성으로 형성되지만, 서로 다른 크기의 트랜지스터들로 형성될 수 있다. 그에 의해, 일 예로, FXB 신호(FXB)의 전압 레벨이 MWLB 신호(MWLB)의 전압 레벨보다 더 높은 레벨을 가지도록 생성될 수 있다.
이하, 본 발명에 따른 MWLB 신호 생성부(142) 및 FXB 신호 생성부(144)는 추후에 도시될 도2 및 도3에서 상세히 설명하기로 한다.
본 발명에 따른 반도체 장치(100)의 메모리 셀 제어 블럭은 프리차지 동작 시, MWLB 신호 생성부(142) 및 FXB 신호 생성부(144) 각각의 풀 다운부, 즉 신호 입력부(도2 및 도3의 152, 162)의 벌크 전압이 접지 전압 레벨이 되도록 할 수 있다. 이에 의해, MWLB 신호 생성부(142) 및 FXB 신호 생성부(144)의 문턱 전압(Vth)은 낮아지게 됨으로써, 전류 소모를 줄일 수 있게 된다.
더하여, 반도체 장치(100)의 메모리 셀 제어 블럭은 액티브 동작 시, MWLB 신호 생성부(142) 및 FXB 신호 생성부(144) 각각의 신호 입력부(도2 및 도3의 152, 162)의 벌크 전압이 저전압 레벨이 되도록 할 수 있다. 이에 의해, 각 신호 입력부(도2 및 도3의 152, 162)의 문턱 전압(Vth)은 커지게 됨으로써, 오프 커런트를 줄일 수 있게 된다.
도2는 도1의 메모리 셀 제어 블럭의 MWLB 신호 생성부를 나타내는 상세 회로도이다.
도2에 도시된 바와 같이, 본 발명의 일 실시예에 따른 MWLB 신호 생성부(142)는 내부 전압 공급부(142a) 및 MWLB 신호 제어부(142b)를 포함한다.
내부 전압 공급부(142a)는 내부 전압(VPP)을 MWLB 신호 제어부(142b)쪽으로 제공할 수 있다.
좀 더 구체적으로, 내부 전압 공급부(142a)는 MWLB 신호(MWLB)가 하이 레벨을 가질 경우, 비활성화되어 MWLB 신호 제어부(142b)의 제21 노드(N21)쪽으로 내부 전압(VPP)이 제공되지 않도록 한다.
반면에, 내부 전압 공급부(142b)는 MWLB 신호(MWLB)가 로우 레벨을 가질 경우에는, 활성화되어 MWLB 신호 제어부(142b)의 제21 노드(N21)쪽으로 내부 전압(VPP)을 제공할 수 있다.
MWLB 신호 제어부(142b)는 워드 라인 오프 신호(WLOFF)에 응답하여 MWLB 신호(MWLB)의 레벨을 결정할 수 있다.
MWLB 신호 제어부(142b)는 신호 입력부(152), 벌크 전압 조절부(154) 및 래치부(156)를 포함하여 구성될 수 있다.
신호 입력부(152)는 워드 라인 오프 신호(WLOFF)에 응답하여 화성화될 수 있다. 이때, 신호 입력부(152)는 일 예로, NMOS 트랜지스터(T21)로 형성될 수 있다. 보다 구체적으로, NMOS 트랜지스터(T21)의 게이트는 워드 라인 오프 신호(WLOFF)를 게이트 신호로 입력받고, NMOS 트랜지스터(T21)의 드레인은 제21 노드(N21)와 전기적으로 연결될 수 있다. 그리고, NMOS 트랜지스터(T21)의 소스는 접지 전압단(VSS)과 전기적으로 연결될 수 있으며, NMOS 트랜지스터(T21)의 벌크는 레벨 조절부(154)와 전기적으로 연결될 수 있다.
벌크 전압 조절부(154)는 신호 입력부(152)와 전기적으로 연결되며, 신호 입력부(152)의 벌크 전압을 조절하기기 위한 것으로써, 제1 조절부(154a) 및 제2 조절부(154b)를 포함하여 구성될 수 있다.
제1 조절부(154a)는 프리차지 동작 시, 신호 입력부(152)의 벌크 전압을 보완하기 것으로, NMOS 트랜지스터(T22)로 형성될 수 있다.
보다 구체적으로, NMOS 트랜지스터(T22)의 게이트는 제25 노드(N25)를 통해 워드 라인 오프 신호(WLOFF)를 게이트 신호로서 입력받을 수 있으며, NMOS 트랜지스터(T22)의 드레인은 신호 입력부(152)의 NMOS 트랜지스터(T21)의 벌크와 전기적으로 연결될 수 있다. 더하여, NMOS 트랜지스터(T22)의 소스는 벌크와 전기적으로 연결됨과 동시에, 제30 노드(N30)를 통해 접지 전압단(VSS)과 연결될 수 있다.
제2 조절부(154b)는 액티브 동작 시, 신호 입력부(152)의 벌크 전압을 보완하기 위한 것으로, NMOS 트랜지스터(T23)로 형성될 수 있다.
보다 구체적으로, NMOS 트랜지스터(T23)의 게이트는 제22 노드(N22)와 전기적으로 연결되고, NMOS 트랜지스터(T23)의 드레인은 신호 입력부(152)의 트랜지스터(T21)의 벌크와 연결될 수 있다. 더하여, NMOS 트랜지스터(T23)의 소스는 벌크와 전기적으로 연결됨과 동시에, 저전압 공급단(LV)과 전기적으로 연결될 수 있다.
이때, 본 발명에 따른 저전압 공급단(LV)은 접지 전압(VSS)보다 더 낮은 전압을 공급하는 것으로, 일 예로, 접지 전압(VSS)을 전압 펌프(도시되지 않음)에 입력하여 임의적으로 결정할 수 있다. 이때, 전압 펌프는, 반도체 장치에서 내부 전압을 생성하기 위해 사용되는 일반적인 구성으로써, 상세한 설명은 생략하기로 한다.
래치부(156)는 MWLB 신호(MWLB)를 출력함과 동시에 래치할 수 있다. 이러한, 래치부(156)는 제24 트랜지스터(T24)와 인버터(IV21)가 래치 구조로 연결될 수 있다.
이때, 제24 트랜지스터(T24)는 NMOS 트랜지스터일 수 있다. 제24 트랜지스터(T24)의 게이트는 제24 노드(N24)와 연결되며, 제23 트랜지스터(T23)의 드레인은 제23 노드(N23)와 연결된다. 그리고, 제23 트랜지스터(T23)의 소스는 벌크와 전기적으로 연결됨과 동시에, 제30 노드(N30)에 의해 접지 전압단(VSS)과 전기적으로 연결될 수 있다.
그리고, 인버터(IV21)는 제23 노드(N23) 및 제24 노드(N24) 사이에 연결되며, 제23 노드(N23)의 레벨을 반전시켜 제24 노드(N24)쪽으로 출력시킴으로써 MWLB 신호(MWLB)를 생성할 수 있다.
이하, MWLB 신호 생성부(142)의 동작을 설명하면, 내부 전압 공급부(142a)는 MWLB 신호(MWLB)의 레벨에 따라 내부 전압(VPP)를 MWLB 신호 제어부(142b)의 제21 노드(N21)로 제공할 수 있다.
MWLB 신호 제어부(142b)는 워드 라인 오프 신호(WLOFF)에 응답하여 MWLB 신호(MWLB)의 레벨을 결정할 수 있다.
보다 구체적으로, 신호 입력부(152)는 프리차지 동작을 알리는 하이 레벨의 워드 라인 오프 신호(WLOFF)가 입력되면, 활성화되어 제21 노드(N21)의 전위를 낮출 수 있다. 이에 의해, MWLB 신호(MWLB)는 하이 레벨로 비활성화될 수 있다.
신호 입력부(152)가 활성화가 되면, 누설 조절부(154)의 제1 조절부(154a)도 함께 활성화되어, 신호 입력부(152)의 벌크 전압이 접지 전압 레벨이 되게 함으로써, 게이트와 소스 간의 문턱 전압을 조절할 수 있다.
이때, 누설 조절부(154)의 제2 조절부(154b)는 활성화하지 않게 된다.
래치부(156)는 제21 노드(N21)의 전위에 기초하여 하이 레벨의 MWLB 신호(MWLB)를 생성함과 동시에 래치함으로써, MWLB 신호(MWLB)가 활성화되지 않도록 한다.
반면에, 신호 입력부(152)는 액티브 동작을 알리는 로우 레벨의 워드 라인 오프 신호(WLOFF)가 입력되면 활성화되지 않게 되고, 이때, 제21 노드(N21)의 전위는 내부 전압 공급부(142a)에 의해 결정된다.
신호 입력부(152)가 활성화가 되지 않으면, 누설 조절부(154)의 제1 조절부(154a)도 함께 활성화되지 않게 되고, 제2 조절부(154b)는 활성화된다.
제2 조절부(154b)가 활성화되면, 신호 입력부(152)의 벌크 전압이 접지 전압(VSS)보다 낮은 저전압(LV) 레벨이 될 수 있다. 그에 따라, 신호 입력부의 문턱 전압(Vth)를 높임으로써, 오프 커런트(Off Current)를 감소시킬 수 있다.
래치부(156)는 제21 노드(N21)의 전위에 기초하여 로우 레벨의 MWLB 신호(MWLB)를 생성함과 동시에 래치함으로써, MWLB 신호(MWLB)가 활성화되도록 한다.
이처럼, 본 발명에 따른 MWLB 신호 생성부(142)는 프리차지 시에는 제1 조절부(154a)를 활성화시켜 신호 입력부(152)의 벌크 전압이 접지 전압 레벨이 되도록 할 수 있다. 이에 의해, 신호 입력부(152)는 문턱 전압(Vth)은 낮아지게 되고, 제21 노드(N21)의 전위를 낮출 수 있다.
그리고, 따른 MWLB 신호 생성부(142)는 액티브 시에는 제2 조절부(154b)를 활성화시켜 신호 입력부(152)의 벌크 전압이 저전압 레벨이 되도록 할 수 있다. 이에 의해, 신호 입력부(152)는 문턱 전압(Vth)은 커지게 됨으로써, 오프 커런트를 줄일 수 있게 된다.
도3은 도1의 메모리 셀 제어 블럭의 FXB 신호 생성부를 나타내는 상세 회로도이다.
도3에 도시된 바와 같이, 본 발명의 일 실시예에 따른 FXB 신호 생성부(144)는 내부 전압 공급부(144a) 및 FXB 신호 제어부(144b)를 포함한다.
내부 전압 공급부(144a)는 내부 전압(VPP)을 FXB 신호 제어부(144b)쪽으로 제공할 수 있다.
좀 더 구체적으로, 내부 전압 공급부(144a)는 FXB 신호(FXB)가 하이 레벨을 가질 경우, 비활성화되어 FXB 신호 제어부(144b)의 제31 노드(N31)쪽으로 내부 전압(VPP)이 제공되지 않도록 한다.
반면에, 내부 전압 공급부(144a)는 FXB 신호(FXB)가 로우 레벨을 가질 경우에는, 활성화되어 FXB 신호 제어부(144b)의 제31 노드(N31)쪽으로 내부 전압(VPP)을 제공할 수 있다.
FXB 신호 제어부(144b)는 워드 라인 오프 신호(WLOFF)에 응답하여 FXB 신호(FXB)의 레벨을 결정할 수 있다.
FXB 신호 제어부(144b)는 신호 입력부(162), 벌크 전압 조절부(164) 및 래치부(166)를 포함하여 구성될 수 있다.
신호 입력부(162)는 워드 라인 오프 신호(WLOFF)에 응답하여 화성화될 수 있다. 이때, 신호 입력부(162)는 일 예로, NMOS 트랜지스터(T31)로 형성될 수 있다. 보다 구체적으로, NMOS 트랜지스터(T31)의 게이트는 워드 라인 오프 신호(WLOFF)를 게이트 신호로 입력받고, NMOS 트랜지스터(T31)의 드레인은 제31 노드(N31)와 전기적으로 연결될 수 있다. 그리고, NMOS 트랜지스터(T31)의 소스는 접지 전압단(VSS)과 전기적으로 연결될 수 있으며, NMOS 트랜지스터(T31)의 벌크는 레벨 조절부(164)와 전기적으로 연결될 수 있다.
벌크 전압 조절부(164)는 신호 입력부(162)와 전기적으로 연결되며, 신호 입력부(162)의 벌크 전압을 조절하기 위한 것으로써, 제1 조절부(164a) 및 제2 조절부(164b)를 포함하여 구성될 수 있다.
제1 조절부(164a)는 프리차지 동작 시, 신호 입력부(162)의 벌크 전압을 조절하기 위한 것으로, NMOS 트랜지스터(T32)로 형성될 수 있다.
보다 구체적으로, NMOS 트랜지스터(T32)의 게이트는 제35 노드(N35)를 통해 워드 라인 오프 신호(WLOFF)를 게이트 신호로서 입력받을 수 있으며, NMOS 트랜지스터(T32)의 드레인은 신호 입력부(162)의 NMOS 트랜지스터(T31)의 벌크와 전기적으로 연결될 수 있다. 더하여, NMOS 트랜지스터(T32)의 소스는 벌크와 전기적으로 연결됨과 동시에, 제40 노드(N40)를 통해 접지 전압단(VSS)과 연결될 수 있다.
제2 조절부(164b)는 액티브 동작 시, 신호 입력부(162)의 벌크 전압을 조절하기 위한 것으로, NMOS 트랜지스터(T33)로 형성될 수 있다.
보다 구체적으로, NMOS 트랜지스터(T33)의 게이트는 제32 노드(N32)와 전기적으로 연결되고, NMOS 트랜지스터(T33)의 드레인은 신호 입력부(162)의 트랜지스터(T31)의 벌크와 연결될 수 있다. 더하여, NMOS 트랜지스터(T33)의 소스는 벌크와 전기적으로 연결됨과 동시에, 저전압 공급단(LV)과 전기적으로 연결될 수 있다.
이때, 본 발명에 따른 저전압 공급단(LV)은 접지 전압(VSS)보다 더 낮은 전압을 공급하는 것으로, 일 예로, 접지 전압(VSS)을 전압 펌프(도시되지 않음)에 입력하여 임의적으로 결정할 수 있다. 이때, 전압 펌프는, 반도체 장치에서 내부 전압을 생성하기 위해 사용되는 일반적인 구성으로써, 상세한 설명은 생략하기로 한다.
래치부(166)는 FXB 신호(FXB)를 출력함과 동시에 래치할 수 있다. 이러한, 래치부(166)는 제34 트랜지스터(T34)와 인버터(IV31)가 래치 구조로 연결될 수 있다.
이때, 제34 트랜지스터(T34)는 NMOS 트랜지스터일 수 있다. 제34 트랜지스터(T34)의 게이트는 제34 노드(N34)와 연결되며, 제33 트랜지스터(T33)의 드레인은 제33 노드(N33)와 연결된다. 그리고, 제33 트랜지스터(T33)의 소스는 벌크와 전기적으로 연결됨과 동시에, 제40 노드(N40)에 의해 접지 전압단(VSS)과 전기적으로 연결될 수 있다.
그리고, 인버터(IV31)는 제33 노드(N33) 및 제34 노드(N34) 사이에 연결되며, 제33 노드(N33)의 레벨을 반전시켜 제34 노드(N34)쪽으로 출력시킴으로써 FXB 신호(FXB)를 생성할 수 있다.
이하, FXB 신호 생성부(144)의 동작을 설명하면, 내부 전압 공급부(144a)는 FXB 신호(FXB)의 레벨에 따라 내부 전압(VPP)를 FXB 신호 제어부(144b)의 제31 노드(N31)로 제공할 수 있다.
FXB 신호 제어부(144b)는 워드 라인 오프 신호(WLOFF)에 응답하여 FXB 신호(FXB)의 레벨을 결정할 수 있다.
보다 구체적으로, 신호 입력부(162)는 프리차지 동작을 알리는 하이 레벨의 워드 라인 오프 신호(WLOFF)가 입력되면, 활성화되어 제31 노드(N31)의 전위를 낮출 수 있다. 이에 의해, FXB 신호(FXB)는 하이 레벨로 비활성화될 수 있다.
신호 입력부(162)가 활성화가 되면, 누설 조절부(164)의 제1 조절부(164a)도 함께 활성화되어, 신호 입력부(162)의 벌크 전압이 접지 전압 레벨이 되게 함으로써, 게이트와 소스 간의 문턱 전압을 조절할 수 있다.
이때, 누설 조절부(164)의 제2 조절부(164b)는 활성화하지 않게 된다.
래치부(166)는 제31 노드(N31)의 전위에 기초하여 하이 레벨의 FXB 신호(FXB)를 생성함과 동시에 래치함으로써, FXB 신호(FXB)가 활성화되지 않도록 한다.
반면에, 신호 입력부(162)는 액티브 동작을 알리는 로우 레벨의 워드 라인 오프 신호(WLOFF)가 입력되면 활성화되지 않게 되고, 이때, 제31 노드(N31)의 전위는 내부 전압 공급부(144a)에 의해 결정된다.
신호 입력부(162)가 활성화가 되지 않으면, 누설 조절부(164)의 제1 조절부(164a)도 함께 활성화되지 않게 되고, 제2 조절부(164b)는 활성화된다.
제2 조절부(164b)가 활성화되면, 신호 입력부(162)의 벌크 전압이 접지 전압(VSS)보다 낮은 저전압(LV) 레벨이 될 수 있다. 그에 따라, 신호 입력부(162)의 문턱 전압(Vth)을 높임으로써, 오프 커런트(Off Current)를 감소시킬 수 있다.
래치부(166)는 제31 노드(N31)의 전위에 기초하여 로우 레벨의 FXB 신호(FXB)를 생성함과 동시에 래치함으로써, FXB 신호(FXB)가 활성화되도록 한다.
이처럼, 본 발명에 따른 FXB 신호 생성부(144)는 프리차지 시에는 제1 조절부(164a)를 활성화시켜 신호 입력부(162)의 벌크 전압이 접지 전압 레벨이 되도록 할 수 있다. 이에 의해, 신호 입력부(162)는 문턱 전압(Vth)은 낮아지게 되고, 제31 노드(N31)의 전위를 낮출 수 있다.
그리고, 따른 FXB 신호 생성부(144)는 액티브 시에는 제2 조절부(164b)를 활성화시켜 신호 입력부(162)의 벌크 전압이 저전압 레벨이 되도록 할 수 있다. 이에 의해, 신호 입력부(162)는 문턱 전압(Vth)은 커지게 됨으로써, 오프 커런트를 줄일 수 있게 된다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 반도체 장치
120: 메모리 셀 블록
140: 메모리 셀 제어 블록
142: MWLB 신호 생성부
126: FXB 신호 생성부

Claims (21)

  1. 복수의 워드라인 및 복수의 비트 라인을 포함하는 메모리 셀 블록; 및
    액티브 동작 및 프리차지 동작에 따라 벌크 전압을 접지 전압 또는 저전압 레벨이 되도록 제어하여, 상기 워드 라인을 선택적으로 활성화시키는 제1 및 제2 신호를 생성하는 메모리 셀 제어 블록을 포함하는 반도체 장치.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제1 항에 있어서,
    상기 저전압 레벨은 상기 접지 전압보다 낮은 레벨인 반도체 장치.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제2 항에 있어서,
    상기 메모리 셀 제어 블럭은,
    상기 제1 신호를 생성하는 제1 신호 생성부; 및
    상기 제2 신호를 생성하는 제2 신호 생성부를 포함하는 반도체 장치.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제3 항에 있어서,
    상기 제1 신호 생성부는,
    워드 라인 오프 신호에 응답하여 상기 제1 신호의 레벨을 결정하는 제1 신호 입력부;
    상기 워드 라인 오프 신호의 제1 레벨에 응답하여 상기 제1 신호 입력부의 벌크 전압이 접지 전압 레벨이 되도록 하는 제1 방지부;
    상기 워드 라인 오프 신호의 제2 레벨에 응답하여 상기 제1 신호 입력부의 벌크 전압이 저전압 레벨이 되도록 하는 제2 방지부; 및
    상기 제1 신호 입력부의 결정에 응답하여 상기 제1 신호를 출력 및 래치하는 제1 래치부를 포함하는 반도체 장치.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제4 항에 있어서,
    상기 제2 신호 생성부는,
    워드 라인 오프 신호에 응답하여 상기 제2 신호의 레벨을 결정하는 제2 신호 입력부;
    상기 워드 라인 오프 신호의 제1 레벨에 응답하여 상기 제2 신호 입력부의 벌크 전압이 접지 전압 레벨이 되도록 하는 제3 방지부;
    상기 워드 라인 오프 신호의 제2 레벨에 응답하여 상기 제2 신호 입력부의 벌크 전압이 저전압 레벨이 되도록 하는 제4 방지부; 및
    상기 제2 신호 입력부의 결정에 응답하여 상기 제2 신호를 출력 및 래치하는 제2 래치부를 포함하는 반도체 장치.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제5 항에 있어서,
    상기 워드 라인 오프 신호는 상기 액티브 동작 및 상기 프리차지 동작을 결정하는 신호인 반도체 장치.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제6 항에 있어서,
    상기 액티브 동작 시에는, 상기 워드 라인 오프 신호가 로우 레벨로 입력되어, 오프 커런트를 줄일 수 있도록 상기 제1 및 제2 신호 입력부의 문턱전압을 높이는 반도체 장치.
  8. 복수의 워드라인 및 복수의 비트 라인을 포함하는 메모리 셀 블록; 및
    액티브 동작 및 프리차지 동작에 따라 벌크 전압을 접지 전압 또는 저전압 레벨이 되도록 제어하여 워드 라인 활성화 신호를 생성하는 워드 라인 활성화 신호 생성부를 포함하는 반도체 장치.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제8 항에 있어서,
    상기 워드 라인 활성화 신호 생성부는,
    워드 라인 오프 신호에 응답하여 상기 워드 라인 활성화 신호를 생성하는 상기 워드 라인 활성화 신호 제어부를 포함하는 반도체 장치.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제9 항에 있어서,
    상기 워드 라인 활성화 신호 생성부는,
    상기 워드 라인 오프 신호에 응답하여 활성화되는 신호 입력부;
    상기 액티브 동작 및 상기 프리차지 동작에 따라 벌크 전압으로 접지 전압 또는 저전압 레벨을 인가하는 벌크 레벨 조절부; 및
    상기 신호 입력부의 결정에 응답하여 상기 워드 라인 활성화 신호를 출력 및 래치하는 래치부를 포함하는 를 포함하는 반도체 장치.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제10 항에 있어서,
    상기 벌크 레벨 조절부는,
    상기 워드 라인 오프 신호의 제1 레벨에 응답하여 상기 신호 입력부의 벌크 전압이 접지 전압 레벨이 되도록 하는 제1 방지부;
    상기 워드 라인 오프 신호의 제2 레벨에 응답하여 상기 신호 입력부의 벌크 전압이 저전압 레벨이 되도록 하는 제2 방지부를 포함하는 반도체 장치.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제9 항에 있어서,
    상기 워드 라인 오프 신호는 상기 액티브 동작 및 상기 프리차지 동작을 결정하는 신호인 반도체 장치.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제12 항에 있어서,
    상기 액티브 동작 시에는, 상기 워드 라인 오프 신호가 로우 레벨로 입력되어, 오프 커런트를 줄일 수 있도록 상기 신호 입력부의 문턱전압을 높이는 반도체 장치.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제12 항에 있어서,
    상기 프리차지 동작 시에는, 상기 워드 라인 오프 신호가 하이 레벨로 입력되어, 상기 신호 입력부의 문턱전압을 낮추는 반도체 장치.
  15. 복수의 워드라인 및 복수의 비트 라인을 포함하는 메모리 셀 블록, 및
    액티브 동작 및 프리차지 동작에 따라 벌크 전압을 접지 전압 또는 저전압 레벨이 되도록 제어하여 워드 라인 활성화 신호를 생성하는 워드 라인 구동 신호 생성부를 포함하는 반도체 장치.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제15 항에 있어서,
    상기 워드 라인 구동 신호 생성부는,
    워드 라인 오프 신호에 응답하여 상기 워드 라인 구동 신호를 생성하는 상기 워드 라인 구동 신호 제어부를 포함하는 반도체 장치.
  17. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.
    제15 항에 있어서,
    상기 워드 라인 구동 신호 생성부는,
    상기 워드 라인 오프 신호에 응답하여 활성화되는 신호 입력부;
    상기 액티브 동작 및 상기 프리차지 동작에 따라 벌크 전압으로 접지 전압 또는 저전압 레벨을 인가하는 벌크 레벨 조절부; 및
    상기 신호 입력부의 결정에 응답하여 상기 워드 라인 구동 신호를 출력 및 래치하는 래치부를 포함하는 를 포함하는 반도체 장치.
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    제17 항에 있어서,
    상기 벌크 레벨 조절부는,
    상기 워드 라인 오프 신호의 제1 레벨에 응답하여 상기 신호 입력부의 벌크 전압이 접지 전압 레벨이 되도록 하는 제1 방지부;
    상기 워드 라인 오프 신호의 제2 레벨에 응답하여 상기 신호 입력부의 벌크 전압이 저전압 레벨이 되도록 하는 제2 방지부를 포함하는 반도체 장치.
  19. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.
    제16 항에 있어서,
    상기 워드 라인 오프 신호는 상기 액티브 동작 및 상기 프리차지 동작을 결정하는 신호인 반도체 장치.
  20. 청구항 20은(는) 설정등록료 납부시 포기되었습니다.
    제19 항에 있어서,
    상기 액티브 동작 시에는, 상기 워드 라인 오프 신호가 로우 레벨로 입력되어, 오프 커런트를 줄일 수 있도록 상기 신호 입력부의 문턱전압을 높이는 반도체 장치.
  21. 청구항 21은(는) 설정등록료 납부시 포기되었습니다.
    제19 항에 있어서,
    상기 프리차지 동작 시에는, 상기 워드 라인 오프 신호가 하이 레벨로 입력되어, 상기 신호 입력부의 문턱전압을 낮추는 반도체 장치.
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* Cited by examiner, † Cited by third party
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KR100564418B1 (ko) 1998-12-30 2006-06-08 주식회사 하이닉스반도체 Dram의 음전위 워드라인 전압 공급회로

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100564418B1 (ko) 1998-12-30 2006-06-08 주식회사 하이닉스반도체 Dram의 음전위 워드라인 전압 공급회로
KR100510483B1 (ko) 2001-05-04 2005-08-26 삼성전자주식회사 반도체 메모리장치의 워드라인 드라이버

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