CN108962308B - 半导体集成电路装置及半导体装置 - Google Patents

Abstract

本发明涉及半导体集成电路装置及半导体装置。即使在受驱动电路具有大型负载时，小型降压驱动器电路也可以以高速向受驱动电路供应内部电位。一种半导体集成电路装置，包括：降压驱动器电路，向由低于从外部电源供应的外部电位的内部电位驱动的受驱动电路供应内部电位。降压驱动器电路包括NMOS晶体管和驱动器电路，NMOS晶体管的漏极耦合到外部电源端子，源极耦合到受驱动电路的电压供应点，外部电源端子耦合到外部电源，驱动器电路用于驱动NMOS晶体管的栅极。

Description

半导体集成电路装置及半导体装置

相关申请的交叉引用

2017年5月24日提交的日本专利申请No.2017-103136的公开内容——包括说明书、附图和摘要，以引用方式完全并入本文中。

技术领域

本发明涉及半导体装置，并且具体地，涉及包括降压驱动器电路的半导体集成电路装置，该降压驱动器电路用于向具有大负载的受驱动电路提供被降压的电位。

背景技术

通常，将使用比外部电源低的内部电位的受驱动电路配置为获得从内部降压电源电路供应的电力，该内部降压电源电路基于参考电位来产生恒定电压。在工作时，受驱动电路被供以内部电位，在不工作时，受驱动电路被保持复位到GND电位(参考电位)。通常，将作为开关元件的PMOS晶体管设置在内部降压电源电路与要供以电力的受驱动电路之间。通过控制开关元件的导通/截止来控制对受驱动电路的电力供应。

使用内部电位的受驱动电路例如包括具有大型负载的受驱动电路，诸如读出放大器驱动器电路。根据日本未审专利申请No.2000-57773，为了减少降压电源的电力布线从而降低电路面积需求，为每个阵列提供读出放大器驱动器电路，以驱动大负载读出放大器电源线。读出放大器驱动器电路包括具有开关功能和降压功能的PMOS晶体管，并将通过利用PMOS晶体管降压从外部电源供应的外部电压而产生的降压电位提供给读出放大器电源线。具体而言，通过获得由降压电路(差分放大器电路)控制的PMOS晶体管的栅极电位来产生降压电位。

发明内容

在提供内部降压电源电路来向受驱动电路提供内部电位并且受驱动电路具有大型负载的情况下，带来以下问题。首先，要求大电流供应能力的内部降压电源电路的面积增加。此外，因为必需经由设置在内部降压电源电路与受驱动电路之间的开关元件来提供大驱动电流，所以开关元件需要具有大容量，结果是开关元件变大。当开关元件变大时，驱动元件栅极的负载也增加，从而导致切换速度更低或者驱动功率要求更高。

此外，在开关元件导通时，大电流瞬间流动并且在降压电源(内部电源)中产生瞬态电源噪声。抑制电源噪声需要耦合大的稳定容量，这导致面积(成本)增加。通常，内部降压电源电路还向其他逻辑电路和模拟电路提供内部电源。在如上所述的电路中，当电源噪声通过电源线传播时，电路特性可能变化并且可能出现操作裕量误差。这个问题可通过内部降压电源电路的分解来避免，但随着内部降压电源电路数量的增加，导致面积(成本)增加。

另一方面，在根据日本未审查专利申请No.2000-57773的读出放大器驱动器电路中，让很多PMOS晶体管兼执行开关功能和降压功能。因此，当外部电源电压降低并且降压电路(差分放大器电路)控制PMOS晶体管的栅极电压的的能力降低时，必需让降压电路更大，从而保证所需的驱动能力。这导致面积增加。此外，虽然必需与选定模块的有效操作配合来导通/关断降压电路，但是作为模拟电路的降压电路(差分放大器电路)可能无法足够快地操作。

根据以下说明书和附图，本发明的其他目的和新颖特征将变得显而易见。日本未审查专利申请昭60(1985)-48525描述了一种相关技术，其中通过其漏极耦合到电源单元的MOS-FET向电路供电。根据该专利文献的技术旨在减少电路处于待机状态时的功耗，并且该专利文献不包含关于提供不同于外部电源的内部电源的描述。

根据本发明的实施例，半导体集成电路装置包括降压驱动器电路，该降压驱动器电路向受驱动电路供应内部电位，受驱动电路由低于从外部电源供应的外部电位的内部电位驱动。降压驱动器电路包括NMOS晶体管和驱动器电路，NMOS晶体管的漏极耦合到外部电源端子，源极耦合到受驱动电路的电压供应点，外部电源端子耦合到外部电源，驱动器电路用于驱动NMOS晶体管的栅极。

根据上述实施例，即使在受驱动电路具有大型负载时，小规模降压驱动器电路也可以以高速向受驱动电路供应内部电位。

附图说明

图1示出降压驱动器电路的概念。

图2示出用于导通时间控制的降压驱动器电路的示例。

图3示出图2所示电路的操作波形。

图4示出修改的驱动器电路的示例。

图5示出图4所示电路的操作波形。

图6示出修改的栅极电压(VG)产生电路的示例。

图7示出包括限制器电路的降压驱动器电路的示例。

图8示出图7所示电路的操作波形。

图9示出DRAM电路配置。

图10示出图9所示读出放大器驱动器电路的操作波形。

图11示出适用于低压电源DRAM的读出放大器驱动器电路。

图12示出图11所示读出放大器驱动器电路的操作波形。

图13示出适用于低压电源DRAM的读出放大器驱动器电路。

图14示出图13所示读出放大器驱动器电路的操作波形。

图15示出适用于低压电源DRAM的读出放大器驱动器电路。

图16示出图15所示读出放大器驱动器电路的操作波形。

图17示出适用于低功耗操作的读出放大器驱动器电路。

图18示出DRAM存储器阵列布局。

图19示出修改的降压驱动器电路的示例。

图20示出图19所示电路的操作波形。

具体实施方式

下面基于附图描述本发明的实施例。

第一实施例

图1示出本发明第一实施例的降压驱动器电路的概念。降压驱动器电路10根据供自外部电源的外部电位VDD产生目标内部电位VINT，并将内部电位VINT供应给受驱动电路1。降压驱动器电路10包括NMOS晶体管11，该NMOS晶体管11具有漏极端子、栅极端子和源极端子，漏极端子耦合到外部电源端子——外部电源端子耦合到外部电位VDD，栅极端子耦合到驱动器电路(逻辑电路，例如反相器)，并且源极端子耦合到受驱动电路1的电压供应点。

在本实施例的降压驱动器电路10中，NMOS晶体管11产生内部电位VINT，并且还充当用于受驱动电路1的电压供应开关，从而实际上允许向受驱动电路1供应并非来自内部降压电源电路而是来自外部大容量电源的电力。即使受驱动电路1是大负载电路，这也允许例如在将其他电路上的电源噪声的影响最小化的同时向受驱动电路1供应电力。

此外如下详细所述，例如为了提高向电压供应点供应目标电位VINT的准确性或者为了加快电力供应操作，可以按照如下所述来控制电路。根据对受驱动电路1的电力供应的准确性要求，可以单独应用或者组合应用这种电路控制。

首先，用于控制NMOS晶体管11的导通时间的时序产生电路13经由驱动器电路12控制NMOS晶体管11的导通/截止状态。

第二，栅极电压(VG)产生电路14控制要施加于NMOS晶体管11栅极的栅极电压VG。VG产生电路14供应电压VG，作为驱动器电路12高电位侧上的电源。

第三，耦合到电压供应点的限制器电路15禁止供应给受驱动电路1的电压上升超过目标电压VINT。

时序产生电路13和栅极电压(VG)产生电路14

下面描述通过时序产生电路13对NMOS晶体管11进行导通时间控制的示例。图2示出示例性电路配置。VG产生电路14输出电位VINTN。VG产生电路14被配置为差分放大器，并且参考电压Vref被设置为比内部电位VINT高NMOS晶体管11的阈值(Vth1)，即在当前情况下Vref＝VINT+Vth1。注意，当Vref设置为更高时，降压驱动器电路10中包括的NMOS晶体管11的源极电位也变得更高。当要供应给受驱动电路1的电压高于内部电位VINT时，将参考电压Vref设置为更高。驱动器电路12被配置为反相器且包括使用VG产生电路14的输出电位VINTN作为源的PMOS晶体管。驱动器电路12的输出端耦合到产生所需内部电位VINT的NMOS晶体管11的栅极，同时还用作受驱动电路1的供电开关。NMOS晶体管11的栅极的导通/截止状态通过时序产生电路13来控制。

图3连同用于比较的示例性波形一起示出图2所示电路的操作波形。示例性波形基于下述假定配置：其中要供应给受驱动电路1的内部电位VINT在内部降压电源电路中产生，并且其中将PMOS晶体管用作受驱动电路的供电开关。在图3中，电压供应点20的示例性波形用点划线表示。当PMOS晶体管导通时，电压供应点20的电压上升，从而在一定时间周期内达到内部电位VINT。

在图2所示电路中，当NMOS晶体管11的栅极电压VG为GND(参考电位)时，NMOS晶体管11处于截止状态(不导电)，但是当驱动器电路12的输出上升导致栅极电压VG达到VINTN(参见图3中的虚线)时，NMOS晶体管11进入导通状态(导电)，并且电压供应点20的电压开始上升。驱动器电路具有下述特性：其中当栅极电压VG保持在VINTN，从而导致电压供应点的电压上升并接近目标电位VINT时，NMOS晶体管11的栅极-源极电压接近阈值Vth1，且NMOS晶体管11的导电性能减弱，从而导致电压上升急剧减慢。这使得电源电压趋于饱和，但是如果电压上升没有完全停止，那么电压将继续轻微上升(参见图3中的实线)。

因此，为了提高供应给受驱动电路1的电位的准确性，在图2所示电路中，控制NMOS晶体管11截止的定时。时序产生电路13能够在使受驱动电路12的输出VG达到VINTN并将NMOS晶体管11置于导通状态之后经过时间t1时，通过将受驱动电路12的输出VG降低到GND(参考电位)并将NMOS晶体管11置于截止状态，来调节目标电位VINT。时序产生电路13可以形成有延迟电路，延迟电路将用于激活受驱动电路1的使能信号延迟时间t1。可选地，在接收使能信号之后经过预定数量的时钟时，可以产生禁能信号，然后可以利用该禁能信号和使能信号来控制关闭NMOS晶体管11的定时。无论生产工艺变化、温度变化和外部电压变化如何，VG产生电路14都能够按照期望进行调节以维持最佳的电压产生。在实现这一点时，VINTN的输出得到稳定，并且供应给受驱动电路1的电位的准确性可以提高。

如图3所示的操作波形所示，图2所示的NMOS晶体管11的驱动性能超过用于比较的示例性PMOS晶体管。这是由于以下原因。NMOS晶体管的迁移率高于PMOS晶体管。此外，紧接着用作供电开关的开关晶体管导通之后，在用于比较的示例中，漏极电压Vds＝VINT，而在图2所示的电路配置中，漏极电压Vds＝VDD，与用于比较的示例相比，实现更高的电位差。此外，在用于比较的示例中，栅极电压Vgs＝VINT，而在图2所示的电路配置中，栅极电压Vgs＝VINTN＝VINT+Vth1，也就是说，开关晶体管的导通状态得到增强。因此，图2所示的NMOS晶体管11可以实现更高的驱动性能，从而能够以更高的速度向受驱动电路供电。或者，有可能减小NMOS晶体管11的尺寸或包括驱动器电路12的控制电路的面积。

此外，在受驱动电路1具有大型负载的情况下，直接从外部电源VDD供应用来提供内部电位VINT的电流——相对于开关晶体管的漏极，外部电源VDD更加强劲，从而降低电源线的噪声。此外，在存在多个将使用内部电位VINT的电路的情况下，大型负载的受驱动电路可以使用本实施例的降压驱动器电路，而产生内部电位VINT的内部降压电源电路用来为低负载的受驱动电路供应电压。通过这种方式，高负载受驱动电路和低负载受驱动电路可以使用分离的电流路径，因此噪声传播问题不易发展(参见图6所示配置)。

此外，作为包括差分放大器电路的降压电路的VG产生电路14仅驱动作为逻辑电路的驱动器电路12，因此驱动负载小。因此，可将VG产生电路14实现为小面积、小功率电路。虽然在图2所示的示例中，驱动器电路12具有反相器配置，但是根据要进行的控制，也可以采用具有AND配置、NAND配置或NOR配置的逻辑电路。

图4示出作为驱动器电路的修改示例的驱动器电路12'。驱动器电路12'可以切换控制NMOS晶体管11的栅极电压VG。要控制栅极电压VG的驱动器电路12'包括两个PMOS晶体管32和33。PMOS晶体管32的源极端子耦合到从VG产生电路14供应的降压电位VINTN。PMOS晶体管33的源极端子耦合到外部电源端子，外部电源端子耦合到外部电压VDD。

图5示出图4所示电路的操作波形。首先，将外部电位VDD施加到NMOS晶体管11的栅极电压VG。结果，在NMOS晶体管11处，栅极电压Vgs＝VDD，因此，相对于图2所示的电路，进一步增强开关晶体管的导通状态，并实现更高的驱动性能。注意，仅在初始短时间段t0期间施加外部电压VDD，并且在经过时间t0之后，将驱动器电路12'中包括的PMOS晶体管置于截止状态，因此，导致栅极电压VG随后下降到降压电位VINTN(从t0到t1的时间段)。此外，在经过时间t1之后，将NMOS晶体管11置于截止状态，从而阻止电压供应点20的电位升高超过目标电位VINT。如同以上示例，在将例如外部电位VDD的高电压设置为栅极电位VG的情况下，必需考虑NMOS晶体管11的电压电阻。为了向NMOS晶体管11施加高栅极电压VG，可将具有高电压电阻的MOS晶体管用作NMOS晶体管11。

在图4所示电路配置中，通过暂时增加栅极电压Vgs来增强NMOS晶体管11的驱动性能，使得有可能以更高的速度向受驱动电路1供应电位。或者，可选地，可以减小NMOS晶体管11的尺寸。在图4所示的示例中，暂时向NMOS晶体管11的栅极电压Vgs施加外部电压VDD，但是只要电位是从外部电源供应，就可以施加比电压VDD更高的电压。

图6示出(以修改部分为中心)图4所示电路配置的修改示例。该修改示例包括图6所示的代替VG产生电路14的二极管元件22。该修改示例在独立设置产生内部电位VINT的内部降压电源电路24的情况下有效。内部降压电源电路24将外部电源VDD降压并将内部电位VINT供应给低负载内部电路25。此外，内部降压电源电路24能够进行调节以保持最佳电压产生，不管生产工艺变化、温度变化和外部电压变化如何，从而稳定地供应内部电位VINT。内部电路25例如是逻辑电路或模拟电路。此外，内部降压电源电路24可将内部电位VINT供应给多个内部电路。在将NMOS晶体管11的栅极电压VG充电到高达外部电位VDD(直到时间t0)之后，经由二极管元件22将栅极电压VG放电到具有内部电位VINT的电位点(从t0到t1的时间段)。这样导致等于降压电位VINT与二极管元件22的正方向电压Vf之和的电压出现在二极管元件22的阳极侧。将使得正方向电压Vf近似等于NMOS晶体管11的阈值Vth1。

或者，可通过安装在二极管连接中的MOS晶体管23来代替二极管元件22。MOS晶体管23可以是与NMOS晶体管11相同的元件。因此，使用二极管元件(或二极管连接中的MOS晶体管)使得不必安装降压电路来产生降压电位VINTN。

可选的修改示例也是可能的，其中监测电压供应点20的电压，并反馈调节VG产生电路14的输出电压，从而获得目标降压电位VINT。例如，通过添加电路来反馈调节图2所示VG产生电路14的参考电压Vref，可以实现这种修改。因为反馈控制路径包括模拟确定电路，其将电压供给点20的电压与用作参考的目标电位VINT进行比较，所以快速电路激活是困难的，但是通过利用时间t0作为用于电路激活的初始外部电位VDD进行VG驱动的时间段，修改是可行的。

限制器电路

下面描述下述示例情况：其中使用限制器电路进行控制，以稳定地维持在电压供应点20达到的目标电位VINT，并防止电压供应点20的电压上升。图7所示电路配置包括用作限制器电路15的NMOS晶体管31，其栅极和漏极耦合到电压供应点20并且其源极与恒压电源VDDL二极管耦合。图8示出操作波形。当NMOS晶体管11导通时，供应内部降压电位。恒压电源VDDL的电位被设置为比电位VINT小NMOS晶体管31的阈值Vth2，从而导致在达到目标电位VINT时限制器电路15导通。这样使得可以在不控制NMOS晶体管11的导通时间的情况下准确维持电压供应点20的电位。限制器电路15可以是具有二极管特性的替选元件，例如PMOS晶体管、双极晶体管或PN结。再次可选地，可以利用形成小的漏电流的电路来去除电压供应点20的过量电荷。

在如图6所示的独立地设置产生内部降压电源电路来产生内部电位VINT的修改的另一个示例中，在从内部降压电源电路供应内部电位VINT的电位点(降压电位点)与受驱动电路1之间可以布置开关元件(例如MOS晶体管)。对于这个修改，在图19中示出示例性电路配置并在图20中示出操作波形。首先，驱动器电路35供应外部电位VDD作为NMOS晶体管的栅极电压VG1，并且当电压供应点20的电位上升到电位VINT附近时(在时间t0)，NMOS晶体管的栅极电压VG1下降到参考电位GND，以导通设置在降压电位点VINT与受驱动电路1之间的开关元件36。通过这种方式，可以稳定所施加的电压。在这种情况下，开关元件36由其栅极电压VG2被设置为VDD的NMOS晶体管构成。向降压电位点VINT供应内部降压电源电路24产生的内部降压电位VINT。在受驱动电路1是当进行从不工作状态到工作状态的转变时负载较大而在进入工作状态之后具有小负载的电路的情况下，受驱动电路1进入工作状态之后负载电压变化小并且不需要电位VINT来实现大电流供应。这样使得能够显著减少噪声产生。此外，通过以这种方式抑制噪声产生，在受驱动电路1中噪声产生非常小，并且不会对向其供应内部降压电源电路产生的降压电位的其他内部电路产生不利影响。

在本实施例的配置中，即使NMOS晶体管11的漏极端子耦合到施加了外部电压VDD的外部电源端子，在NMOS晶体管11的漏极端子与外部电源端子之间也可以插入低阻抗元件。低阻抗元件例如可以是处于静态开启状态的PMOS开关元件，或者是要耦合到外部电源端子的ESD元件。例如，PMOS开关元件用于提供测试功能或电源开/关控制功能或实现针对ESD的措施。ESD元件可以是晶体管或二极管的扩散层区域，或者是作为针对ESD的措施而插入的电阻器元件。此外，因为从外部电源端子通向NMOS晶体管的漏极端子的电源金属布线具有阻抗，所以可以视为设置了低阻抗元件。

第二实施例

下面描述将降压驱动器电路应用于DRAM(动态随机存取存储器)的读出放大器驱动器电路的实施例。包括在DRAM中的读出放大器驱动器电路是使用降压电源来驱动大负载电路的典型电路。图9示出DRAM电路配置，图10示出读出放大器驱动器电路的操作波形。该电路配置兼适用于分立的DRAM芯片和每个都包括逻辑电路和DRAM这两者的芯片。

大量存储单元51分别与字线WL和位线BL(BL(T)或BL(N))耦合。每个字线驱动器电路52被供以高电位侧的电源电压VPP和低电位侧的电源电压VKK。每对位线BL(T)和BL(N)与读出放大器电路53耦合。读出放大器电路53具有包括一对PMOS晶体管和NMOS晶体管的锁存器配置。读出放大器电路53的高电位侧的共用源极线SAP和低电位侧的共用源极线SAN由下面将详细描述的读出放大器驱动器电路60来驱动。位线对还与预充电电路54以及列选择开关55耦合，预充电电路54在预充电状态下将位线BL(T)和BL(N)设置为一定电压HVDD，列选择开关55将位线BL(T)和BL(N)中出现的位线电压耦合到数据总线DBUS。列选择开关55由列选择信号YSW控制。

首先，预充电电路54使位线BL(T)和BL(N)的电位相等。随后，选择字线WL，并且取决于存储器51所包括的电容器中的电荷的存在，当在位线对之间出现微小电位差时，读出放大器电路被激活，并且位线BL(T)和BL(N)之间的电位差被放大。

关于电源电压设置，例如，外部电源VDD是1.8V，且读出放大器电路53的电源电位VINT是通过降低外部电源VDD而获得的1.0V。通过将读出放大器电路53的电源电位设置为低电位，将用于加速读出放大器电路操作的过驱动电源电位VOD设置为1.2V。

读出放大器驱动器电路60是大负载电路，用于同时操作作为一组的成百上千个读出放大器电路53。存储器阵列包括大量这样的电路组，并且一部分电路组被激活使用。必需同时激活大量读出放大器电路的读出放大器驱动器电路60具有很大的负载，因此如图9所示来配置。

读出放大器驱动器电路60包括NMOS晶体管61、PMOS晶体管62、NMOS晶体管63、以及驱动器电路，NMOS晶体管61用于驱动读出放大器电路的高电位侧的共用源极线SAP，NMOS晶体管63用于驱动读出放大器电路的低电位侧的共用源极线SAN，驱动器电路用于分别驱动晶体管61至63。NMOS晶体管61由栅极信号SEP1控制，漏极耦合到外部电源端子，源极耦合到高电位侧的共用源极线SAP，外部电源端子与外部电源VDD耦合。NMOS晶体管61在栅极信号SEP1为高电平(VDD)时导通，在栅极信号SEP1为低电平(GND)时截止。PMOS晶体管62由栅极信号SEP2控制，源极耦合到内部电源电位点VINT，漏极耦合到高电位侧的共用源极线SAP。PMOS晶体管62在栅极信号SEP2为低电平(GND)时导通，在栅极信号SEP2为高电平(VINT)时截止。NMOS晶体管63由栅极信号SEN控制，漏极耦合到低电位侧的共用源极线SAN，源极耦合到参考电位(GND)。NMOS晶体管63在栅极信号SEN为高电平(VINT)时导通，在栅极信号SEN为低电平(GND)时截止。内部电源电位VINT通过内部降压电源电路(未示出)使用外部电源VDD产生。字线驱动电位VPP由内部升压电源电路(未示出)使用外部电源VDD产生。

下面参考图10所示的操作波形来描述电路操作。当栅极信号SEP1上升到导致NMOS晶体管61导通的高电平(VDD)时，电流从漏极端子所耦合的外部电源VDD流入。结果，高电位侧的共源极线的电位迅速上升。作为目标电压上升值的过驱动假定电位VOD例如被设置为1.2V。当栅极信号SEP1的高电平(VDD)比过驱动假定电位VOD高NMOS晶体管61的阈值电压时，高电位侧的共用源极线被设置为过驱动假定电位VOD。当达到目标电位时，栅极信号SEP1被设置为低电平(GND)，导致NMOS晶体管61截止，并且栅极信号SEP2被设置为低电平(GND)，进而导致PMOS晶体管62导通，从而将位线BL(T)或BL(N)返回到电位VINT(＝1.0V)。

在图9所示的读出放大器驱动器电路60中，从外部电源VDD供应电流直到高电位侧的共用源极线SAP的电位上升并达到过驱动假定电位VOD。这样使得没有必要准备能够供应大电流的内部降压电源电路。随后从产生内部电源电位VINT的内部降压电源电路向高电位侧的共用源极线SAP供应电流。但是在这个阶段，只有耦合到读出放大器驱动器电路60的读出放大器电路的一小部分工作，只需要补偿该操作引起的电流消耗，并且这不需要任何高电流供应能力。也就是说，虽然不需要要求大电流供应的内部降压电源电路，但是NMOS晶体管61能够供应大驱动电流。这对于加快电路操作和减小电路面积是有效的。

近年来，DRAM电源电压已经降低，并且存在外部电压VDD与现有技术中使用的内部电源电压VINT一样低的情况。由于受到朝向更低逻辑电源电压的趋势的影响，在具有内置DRAM的LSI领域中，这种趋势正在发展。在其他类型的DRAM领域，首先在更快速DRAM领域，开始看到类似的趋势。

下面参照图11和图12描述反映上述趋势的低压电源DRAM的示例。从外部供应DRAM核心基本电源VDD(＝VINT＝1.0V)和用于驱动字线的外部高压电源VEX(＝VPP＝2.5V)。因为存储器电路配置类似于图9所示配置，所以图11仅示出与读出放大器驱动器电路直接相关的部分。

读出放大器驱动器电路70包括NMOS晶体管71、PMOS晶体管72、NMOS晶体管73以及驱动器电路，NMOS晶体管71驱动读出放大器的高电位侧的共用源极线SAP，NMOS晶体管73驱动低电位侧的共用源极线SAN，驱动器电路分别驱动晶体管71至73。NMOS晶体管71由栅极信号SEP1控制，漏极耦合到外部电源VEX，源极耦合到高电位侧的共用源极线SAP。虽然未示出，但是提供了产生降压电位VOD2的内部降压电源电路，并且降压电位VOD2作为电源电压供应给驱动器电路，以驱动NMOS晶体管71。因此，栅极信号SEP1的高电平是从外部电源VEX供应的降压电位VOD2。可选地，可以设置内部升压电源电路，其供应通过升高外部电源VDD而产生的电位VOD2。同样，在第二实施例中，内部电源电路能够按照期望进行调节，以保持最佳电压产生，不管生产工艺变化、温度变化和外部电压变化如何。通过适当地调节电位VOD2，可将位线电压BL(T)或BL(N)调节到目标过驱动假定电位(＝1.2V)附近。例如，可以使降压电位VOD2等于过驱动假定电位VOD与NMOS晶体管71的阈值Vth3之和。此外，PMOS晶体管72由栅极信号SEP2控制，源极耦合到外部电源VDD，漏极耦合到高电位侧的共用源极线SAP。PMOS晶体管72在栅极信号SEP2为低电平(GND)时导通，在栅极信号SEP2为高电平(VDD)时截止。NMOS晶体管73由栅极信号SEN控制，漏极耦合到低电位侧的共用源极线SAN，源极耦合到参考电位(GND)。NMOS晶体管73在栅极信号SEN为高电平(VDD)时导通，在栅极信号SEN为低电平(GND)时截止。

下面参考图12所示的操作波形来描述读出放大器驱动器电路70的操作。当栅极信号SEP1上升到导通NMOS晶体管71的高电平(VOD2)时，电流从外部高压电源VEX通过与其耦合的漏极端子进入，导致高电位侧的共用源极线SAP的电位迅速上升。当共用源极线SAP的电位达到目标值时，栅极信号SEP1返回到导致NMOS晶体管71截止的低电平(GND)。随后，栅极信号SEP2被设置为低(GND)，PMOS晶体管72导通，并且位线BL(T)或BL(N)经由高电位侧的共用源极线SAP返回到外部电位VDD。

将外部高压电源VEX用于漏极电压的读出放大器驱动器电路70的NMOS晶体管71可以实现高速性能。此外，读出放大器驱动器电路70照原样使用外部电位VDD作为读出放大器电路的工作电压，从而不需要用于产生内部电源电位VINT的内部降压电源电路。为了产生内部电位VOD2，包括内部降压电源电路或内部升压电源电路，但是电源电路只需要用于驱动NMOS晶体管71的栅极电压。因此，由于负载小，不需要大电流能力，电源电路或电源线不需要大的面积增加，并且不会导致大的噪声增加。

在图12所示的示例中，当字线驱动电位VPP相对于外部高电压电源电位VEX为高或低时，基于外部高电压电源电位VEX，可以使用内部升压电源电路或内部降压电源电路来产生字线驱动电位VPP。

下面参照图13和图14描述可以施加外部低压电源的读出放大器驱动器电路的另一个示例。图13所示的读出放大器驱动器电路80包括由栅极信号SEP控制的NMOS晶体管81、由栅极信号SEP2控制的PMOS晶体管82、以及接收栅极信号SEP3的附加的PMOS晶体管83作为上拉晶体管。首先，当栅极信号SEP1上升到高电平成为内部电位VOD2时，NMOS晶体管81导通。内部电位VOD2由内部升压电源电路的外部高压电源VEX产生。随后，NMOS晶体管81由栅极信号SEP1截止，并且PMOS晶体管83由栅极信号SEP3导通。PMOS晶体管83的源极电位是内部电位VOD，内部电位VOD由内部降压电源电路的外部高压电源VEX产生。栅极信号SEP3保持PMOS晶体管83导通一段时间，从而维持位线的过驱动状态。之后，PMOS晶体管83由栅极信号SEP3截止，此外，PMOS晶体管82由栅极信号SEP2导通，将位线BL(T)或BL(N)返回到外部电位VDD。

通过增加上拉NMOS晶体管81的栅极电压SEP1，可以使初始阶段的读出放大器操作更快，并且在短时间内达到目标电位之后，通过保持位线处于内部电位VOD(＝1.2V)的过驱动电压持续一段时间，使得向存储器单元写入高电位(目标电位＝VDD)更快。该操作需要三种类型的上拉晶体管。但是，因为在三个上拉晶体管中需要最大电流供应的NMOS晶体管81具有高容量，所以可以使得晶体管更小，并且这样消除了由于增加驱动器晶体管的数量而导致的面积增加。结果，读出放大器驱动器电路整体几乎没有面积增加。因此，确定DRAM周期性能的写入和恢复特性可以更快地进行而几乎不涉及面积增加。

下面参照图15和16描述DRAM读出放大器驱动器电路的另一个示例。在该示例中，驱动使用NMOS晶体管91的驱动器电路93而不是图13所示的PMOS晶体管83的降压电路。驱动器电路93包括PMOS晶体管94、PMOS晶体管95、运算放大器96以及NMOS晶体管97。当PMOS晶体管94通过时序电路(未示出)导通时，电流从外部高压电源VEX流入NMOS晶体管91的栅极端子，导致在读出的初始时段期间，栅极电位SEP1成为外部电位VEX。这导致在高电位侧的共用源极线SAP的电位上升。另一方面，运算放大器(差分放大器电路)96将高电位侧的共用源极线SAP的电位与参考电位VOD持续进行比较。当高电位侧的共用源极线SAP的电位达到参考电位VOD时，PMOS晶体管94和NMOS晶体管97截止，PMOS晶体管95导通。通过反馈到栅极电压SEP1的运算放大器(差分放大器电路)的输出，高电位侧的共用源极线SAP的电位维持在电位VOD。之后，通过导通NMOS晶体管97(使PMOS晶体管94和95截止)，NMOS晶体管91截止，并且PMOS晶体管92由栅极电位SEP2导通。这样将位线BL(T)或BL(N)返回到外部电位VDD。

图15所示电路仅包括两种类型的上拉晶体管并且不需要电流馈入电源来产生图13所示内部电位VOD。作为替代，该电路需要用于产生参考电位VOD的内部电源电路。导通这样的内部电源电路并使得内部电源电路工作花费时间，但是该过程可以在由NMOS晶体管91驱动初始读出操作的时段期间发生，因此可以没有延迟地启动电压供应。

下面参照图17描述用于显著改善DRAM驱动电流的读出放大器驱动器电路。虽然读出放大器驱动器电路100包括用于将高电位侧的共用源极线SAP设置为过驱动电位VOD的NMOS晶体管101以及用于将高电位侧的共用源极线SAP设置为外部电位VDD的PMOS晶体管102，但是在读出放大器激活电路103不必进行过驱动的情况下，NMOS晶体管101不用于上拉操作，仅PMOS晶体管102进行上拉操作。因为读出放大器电路53包括小晶体管，所以容易出现性能变化。通过对慢速读出放大器电路进行过驱动并且对足够快速的读出放大器电路不进行过驱动，可以减少驱动读出放大器电路所消耗的功率。

但是在这种情况下，为了使PMOS晶体管102足够自己驱动读出放大器电路，必需使PMOS晶体管102比在前述实施例中更大。但是使PMOS晶体管102变大不会导致总面积增加。这是因为与使用现有技术的电路配置的情况相比，过驱动所需的内部电源电路可以简化并做得更小。因此，不会导致整体面积增加。可以使用寄存器104的过驱动激活标志ODE设置是否启用过驱动，并且可以在存储器生产过程中或在生产后的测试过程中切换寄存器104中的设置。此外，标志数据ODE可通过程序电路来设置，例如存储器芯片或者独立芯片中设置的保险丝。图18示出DRAM存储器阵列的布局。布置在区域110中的读出放大器驱动器电路与布置在区域112中的许多读出放大器电路耦合。在区域114中，布置耦合到读出放大器电路的存储器单元阵列。当耦合到读出放大器驱动器电路的所有读出放大器电路可以按照规定速度操作时，确定不需要过驱动。通过这种方式，可将电路驱动系统布置为使得仅对于由于读出放大器中的生产工艺变化或内晶体管变化而需要过驱动辅助的芯片或部分芯片内区域选择性地进行过驱动。这样限制了由读出放大器操作引起的电流消耗的增加，从而可以显著降低整个产品的总体电流消耗。

已经描述了将本发明应用于存储器的读出放大器电路的实施例，但是本发明也可以应用于诸如字线驱动器电路、位线预充电电路、列选择电路以及数据总线驱动器的大负载驱动器电路或其他类型的存储器电路。

已经基于实施例具体描述了本发明，但是本发明不限于上述实施例，并且可以在不脱离本发明的范围的情况下以各种方式进行修改。

Claims (12)

1.一种半导体集成电路装置，包括：

外部电源端子，所述外部电源端子耦合到外部电源；

受驱动电路，所述受驱动电路由低于从所述外部电源供应的外部电位的内部电位驱动；

降压驱动器电路，所述降压驱动器电路将所述内部电位供应给所述受驱动电路，

其中，所述降压驱动器电路包括NMOS晶体管和驱动器电路，所述NMOS晶体管的漏极耦合到所述外部电源端子，所述NMOS晶体管的源极耦合到所述受驱动电路的电压供应点，所述驱动器电路包括逻辑电路并且利用耦合到所述NMOS晶体管的栅极的所述逻辑电路的输出来驱动所述NMOS晶体管；以及

时序产生电路，所述时序产生电路通过控制所述驱动器电路来控制所述NMOS晶体管的导电状态，

其中，所述逻辑电路的输出电位比所述内部电位至少高所述NMOS晶体管的阈值电压，以及

其中，所述时序产生电路控制所述驱动器电路，使得当在所述NMOS晶体管被置于导电状态之后经过预定时间段时，所述NMOS晶体管被置于非导电状态。

2.根据权利要求1所述的半导体集成电路装置，

其中，所述驱动器电路还包括PMOS晶体管，所述PMOS晶体管的漏极耦合到所述NMOS晶体管的栅极，所述PMOS晶体管的源极耦合到所述外部电源端子，

其中，所述时序产生电路控制所述驱动器电路，使得：所述驱动器电路的所述PMOS晶体管被置于导电状态，并且所述外部电位被供应给所述NMOS晶体管的栅极；然后，在经过第一预定时间段之后，所述PMOS晶体管被置于非导电状态，并且所述输出电位从所述逻辑电路被供应给所述NMOS晶体管的栅极；并且然后，在经过第二预定时间段之后，所述NMOS晶体管被置于非导电状态。

3.根据权利要求2所述的半导体集成电路装置，还包括内部降压电源电路，用于产生所述内部电位，

其中，通过经由二极管或二极管耦合的晶体管，将从所述外部电源供应给所述NMOS晶体管的栅极的电荷放电到被供应有来自所述内部降压电源电路的所述内部电位的电位点，来供应所述NMOS晶体管的栅极电位。

4.根据权利要求1所述的半导体集成电路装置，还包括耦合到所述受驱动电路的所述电压供应点的限制器电路，所述限制器电路将所述受驱动电路的所述电压供应点的电位限制为所述内部电位。

5.一种半导体装置，包括：

外部电源端子，所述外部电源端子耦合到外部电源；

多个位线对，所述多个位线对与存储器单元耦合；

多个读出放大器电路，所述位线对分别设置有所述多个读出放大器电路；

与所述读出放大器电路耦合的高电位侧的共用源极线和低电位侧的共用源极线；以及

读出放大器驱动器电路，所述读出放大器驱动器电路将电位供应给所述高电位侧的共用源极线，

其中，所述读出放大器驱动器电路包括NMOS晶体管和第一PMOS晶体管，所述NMOS晶体管的漏极耦合到所述外部电源端子，所述NMOS晶体管的源极耦合到所述高电位侧的共用源极线，所述第一PMOS晶体管的源极耦合到第一电位点，所述第一PMOS晶体管的漏极耦合到所述高电位侧的共用源极线，其中所述第一电位点具有低于从所述外部电源端子供应的外部电位的第一电位；以及

其中，所述第一电位是所述读出放大器电路的电源电位。

6.根据权利要求5所述的半导体装置，

其中，在将所述NMOS晶体管置于导电状态，导致所述位线对的一侧的位线达到高于所述第一电位的第二电位之后，所述读出放大器驱动器电路将所述NMOS晶体管置于非导电状态，导致所述第一PMOS晶体管被置于导电状态。

7.根据权利要求5所述的半导体装置，还包括内部电源电路，用于产生低于所述外部电位并且高于所述第一电位的第二电位，

其中，所述读出放大器驱动器电路还包括第二PMOS晶体管，所述第二PMOS晶体管的源极耦合到第二电位点，所述第二PMOS晶体管的漏极耦合到所述高电位侧的共用源极线，其中从所述内部电源电路将所述第二电位供应给所述第二电位点，以及

其中，在将所述NMOS晶体管置于导电状态，导致所述位线对的一侧的位线达到所述第二电位之后，所述读出放大器驱动器电路将所述NMOS晶体管置于非导电状态，并且将所述第二PMOS晶体管置于导电状态，以及然后，在经过预定时间段之后，将所述第二PMOS晶体管置于非导电状态，并且将所述第一PMOS晶体管置于导电状态。

8.根据权利要求5所述的半导体装置，

其中，所述读出放大器驱动器电路包括栅极驱动器电路，用于驱动所述NMOS晶体管的栅极，

其中，所述栅极驱动器电路包括第三PMOS晶体管和第四PMOS晶体管，所述第三PMOS晶体管用于将所述外部电位供应给所述NMOS晶体管的栅极，所述第四PMOS晶体管用于通过反馈所述高电位侧的共用源极线的所述电位，将电位供应给所述NMOS晶体管的栅极，以及

其中，在将所述第三PMOS晶体管置于导电状态，导致所述位线对的一侧的位线达到高于所述第一电位的第二电位之后，所述栅极驱动器电路将所述第三PMOS晶体管置于非导电状态，并且将所述第四PMOS晶体管置于导电状态。

9.根据权利要求8所述的半导体装置，还包括内部电源电路，用于产生所述第二电位，

其中，所述栅极驱动器电路经由所述第四PMOS晶体管的源极-漏极路径，将差分放大器电路的输出电位供应给所述NMOS晶体管的栅极，其中所述高电位侧的共用源极线的所述电位以及从所述内部电源电路供应的所述第二电位被输入到所述差分放大器电路。

10.根据权利要求9所述的半导体装置，

其中，当所述栅极驱动器电路中包括的所述第四PMOS晶体管被置于导电状态之后经过预定时间段时，所述第四PMOS晶体管被置于非导电状态，并且所述第一PMOS晶体管被置于导电状态。

11.根据权利要求5所述的半导体装置，还包括读出放大器激活电路，

其中，当过驱动激活标志处于第一状态时，在所述读出放大器驱动器电路将所述NMOS晶体管置于导电状态，导致所述位线对的一侧的位线到达高于所述第一电位的第二电位之后，所述读出放大器激活电路将所述NMOS晶体置于非导电状态，导致所述第一PMOS晶体管被置于导电状态，并且当所述过驱动激活标志处于第二状态时，所述读出放大器驱动器电路将所述第一PMOS晶体管置于导电状态，而不将所述NMOS晶体管置于导电状态。

12.根据权利要求11所述的半导体装置，

其中，在半导体装置生产过程期间或者在生产后的测试过程中设置所述过驱动激活标志。