KR20030081996A - 반도체 메모리 장치 및 그 구동방법 - Google Patents

반도체 메모리 장치 및 그 구동방법 Download PDF

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Abstract

본 발명은 Vpp 전압이 인가된 워드 라인을 방전시킬 때, 일부 전하를 재사용하여 전력 소비를 줄이는 반도체 메모리 장치 및 그 구동방법을 개시한다. 개시된 본 발명의 반도체 메모리 장치의 구동방법은, 먼저, 워드 라인을 방전시키기 위한 반도체 메모리 장치의 구동방법은 다음과 같다. 제 1 제어 신호에 응답하여, 제 1 전압 레벨을 갖는 상기 워드 라인을 제 1 전원으로 접속한다. 이어서, 제 2 제어 신호에 응답하여 상기 워드 라인을 제 2 전원으로 접속한다.

Description

반도체 메모리 장치 및 그 구동방법{Semiconductor memory device and method for operating the same}
본 발명은 반도체 메모리 장치 및 그 구동방법에 관한 것으로, 보다 구체적으로는 고전압이 인가된 워드 라인을 방전시킬 때, 전하의 일부가 전원(Vcc)으로 전달되도록 하여 전력 소비를 줄이는 반도체 메모리 장치 및 그 구동방법에 관한것이다.
반도체 메모리 소자의 내부 회로는 통상 많은 개수의 모스(MOS:metal oxide semiconductor) 트랜지스터로 구성된다. 그런데, 내부 전원 전압(Vcc)이 모스 트랜지스터를 통과할 경우, 모스 트랜지스터의 문턱 전압만큼 전압 손실이 발생된다. 즉, 내부 전원 전압이 모스 트랜지스터에 인가될 경우, 문턱 전압을 뺀 나머지 전압이 모스 트랜지스터로부터 출력된다. 그렇기 때문에, 모스 트랜지스터의 문턱 전압 손실을 보충할 수 있는 고전압 즉, 승압된 전압(이하, Vpp)으로 워드 라인을 구동시키게 된다.
Vpp 전압은 특히 반도체 메모리 장치에 있어서 메모리 셀에 데이터를 기입하거나 메모리 셀로부터 테이터를 독출하는 워드 라인 구동 회로에 제공되어, 워드 라인을 충분히 활성화시키고 있다.
도 1은 종래의 Vpp 전압이 인가된 워드 라인을 방전시키기 위한 회로를 나타낸다.
도 1을 참조하여, 워드 라인 방전회로는, 제 1 스위치(10), 제 2 스위치(20) 및 워드 라인 캐패시터(30:CWL)를 포함한다. 제 1 스위치(10)는 Vpp 전원과 워드 라인(WL) 사이에 연결되며, Vpp 전압을 워드 라인(WL)에 공급 및 차단하는 역할을 한다. 제 2 스위치(20)는 워드 라인에 인가된 전압을 그라운드(ground:GND)로 방전시키기 위한 스위치이고, 워드 라인 캐패시터(15)는 인에이블(enable)에서 디스에이블(disable)되는 동안 한 주기 동안 워드 라인(WL)에 인가된 Vpp 전압을 저장 및 유지시켜주는 역할을 한다.
여기서, Vpp의 인가에 의하여 발생된 워드 라인(WL)의 전하를 그라운드(GND)로 방전시키고자 할때, 제 1 스위치(10)는 개방시키고, 제 2 스위치(20)는 폐쇄시킨다. 그러면, 제 1 스위치(10)가 개방되었으므로, Vpp 전압이 워드 라인에 더 이상 공급되지 않으며, 워드 라인 캐패시터(15)에 저장되어 있는 전하(Q=CVpp)는 그라운드(GND)로 모두 방전된다.
그러나, 종래의 워드 라인(WL)은 수시로 충,방전이 이루어져야 하므로, Vpp와 같이 고전압이 방전될 때 전력 소모가 큰 단점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 전력 소모를 감소시킬 수 있는 반도체 메모리 장치를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는, 상기한 반도체 메모리 장치의 구동방법을 제공하는 것이다.
도 1은 종래의 Vpp 전압이 인가된 워드 라인을 방전시키기 위한 회로를 나타낸 도면이다.
도 2는 본 발명에 따른 워드 라인 방전회로를 개략적으로 나타낸 회로도이다.
도 3은 도 2의 워드 라인 방전회로를 상세하게 나타낸 회로도이다.
도 4는 도 3의 회로에 사용되는 주요 신호들의 타이밍도이다.
(도면의 주요 부분에 대한 부호의 설명)
110 : 제 1 스위치 120 : 제 2 스위치
130 : 제 3 스위치 140 : 워드 라인 캐패시터
본 발명의 목적과 더불어 그의 다른 목적 및 신규한 특징은, 본 명세서의 기재 및 첨부 도면에 의하여 명료해질 것이다.
본원에서 개시된 발명중, 대표적 특징의 개요를 간단하게 설명하면 다음과 같다.
먼저, 워드 라인 방전시키기 위한 반도체 메모리 장치의 구동방법은 다음과 같다. 제 1 제어 신호에 응답하여, 제 1 전압 레벨을 갖는 상기 워드 라인을 제 1 전원으로 접속한다. 이어서, 제 2 제어 신호에 응답하여 상기 워드 라인을 제 2 전원으로 접속한다. 이때, 상기 제 1 전압 레벨은 상기 제 1 전원보다 높고, 상기 제 2 제어 신호는 상기 제 1 제어 신호의 비활성화에 응답하여 활성화된다. 또한, 제 1 전원은 전원 전압이고, 상기 제 2 전원은 접지 전압일 수 있다.
또한, 본 발명에 따른 반도체 메모리 장치는, 워드 라인과, 상기 워드 라인을 단계적으로 방전시키기 위하여 워드 라인에 접속되는 제어 회로를 포함하며, 상기 제어 회로는, 제 1 제어 신호에 응답하여 워드 라인을 일시적으로 제 1 전원에 접속시킨후, 제 2 제어 신호에 응답하여 상기 워드 라인을 제 2 전원으로 접속한다. 이때, 상기 제어 신호는 상기 제 1 제어 신호가 비활성화된 후, 활성화되는 것이 바람직하다. 또한, 상기 워드 라인을 방전시키기 전의 워드 라인의 전압은 상기 제 1 전원보다 높고, 상기 제 1 전원은 상기 제 2 전원보다 높다. 또한, 상기 제어 회로는, 상기 제 1 제어 신호에 응답하여 상기 워드 라인을 상기 제 1 전원으로 접속하는 제 1 스위칭 회로와, 상기 제 2 제어 신호에 응답하여 상기 워드 라인을 상기 제 2 전원으로 접속하는 제 2 스위칭 회로를 구비한다.
또한, 본 발명의 다른 실시예에 따른 반도체 메모리 장치는, 워드 라인과, 상기 워드 라인을 방전시키는 동안, 제 1 제어 신호에 응답하여 상기 워드 라인을 상기 제 1 전원으로 접속하는 제 1 스위칭 회로, 및 상기 제 1 제어 신호의 비활성화에 응답하여 활성화되는 제 2 제어 신호에 응답하여 상기 워드 라인을 상기 제 2 전원으로 접속하는 제 2 스위칭 회로를 구비할 수 있다.
이때, 상기 제 1 스위칭 회로는 상기 제 1 전원과 상기 워드 라인에 접속되고, 상기 제 1 제어 신호에 응답하여 게이팅되는 MOS 트랜지스터일 수 있고, 상기제 2 스위칭 회로는 상기 제 2 전원과 상기 워드 라인 사이에 접속되고, 상기 제 2 제어 신호에 응답하여 게이팅되는 MOS 트랜지스터일 수 있다.
(실시예)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
첨부한 도면 도 2는 본 발명에 따른 워드 라인 방전회로를 개략적으로 나타낸 회로도이고, 도 3은 도 2의 워드 라인 방전회로를 상세하게 나타낸 회로도이다. 도 4는 도 3의 회로에 사용되는 주요 신호들의 타이밍도이다.
먼저, 도 2를 참조하면, 본 발명의 워드 라인 방전회로는 제 1 스위치(110), 제 2 스위치(120), 제 3 스위치(130) 및 워드 라인 캐패시터(140,CWL)를 포함한다. 제 1 스위치(110)는 워드 라인(WL)과 Vpp 전원에 형성되며, Vpp전원으로부터 워드 라인(WL)에 Vpp 전압을 선택적으로 공급 및 차단시킨다. 제 2 스위치(120)는 워드 라인(WL)과 Vcc 전원 사이에 형성되며, Vpp 전압에 의하여 발생된 워드 라인의 전하를 일정 전하량만큼 선택적으로 Vcc 전원으로 배출시키는 역할을 한다. 제 3 스위치(130)는 워드 라인(WL)과 그라운드(GND) 사이에 형성되며, 워드 라인내의 전하를 그라운드(GND)를 통하여 방전시키는 역할을 한다. 또한, 워드 라인 캐패시터(140)는 워드 라인, 게이트 절연막(도시되지 않음) 및 기판(도시되지 않음)으로 구성되며, 워드 라인(WL)이 인에이블에서 디스에이블되는 한 주기 동안 워드 라인(WL)에 인가된 Vpp 전압을 저장 및 유지시켜주는 역할을 한다.
이를 구체화하면 도 3과 같다. 도 3에 의하면, 본 발명의 워드 라인 방전회로는 제 1 NMOS 트랜지스터(210), PMOS 트랜지스터(220), 제 2 NMOS 트랜지스터(230) 및 워드 라인 캐패시터(CWL)로 구현된다.
제 1 NMOS 트랜지스터(210)의 게이트는 제 1 선택 신호(SEL1)와 연결되고, 드레인은 Vpp 전원에 연결되며, 소오스는 워드 라인(WL)과 연결된다. 이때, 제 1 NMOS 트랜지스터(210)는 도 2의 제 1 스위치(110)에 해당하며, 제 1 선택 신호(SEL1)에 의하여 활성화된다.
PMOS 트랜지스터(220)의 게이트는 콘트롤 신호(Cntrl)와 연결되고, 드레인은 제 1 NMOS 트랜지스터(210)의 소오스(또는 워드 라인)에 연결되며, 소오스는 Vcc 전원에 연결된다. 이때, PMOS 트랜지스터(220)는 도 2의 제 2 스위치(220)에 해당하며, 콘트롤 신호(cntrl)에 의하여 활성화된다.
제 2 NMOS 트랜지스터(230)의 게이트는 제 2 선택 신호(SEL2)와 연결되고, 드레인은 제 1 NMOS 트랜지스터(210)의 소오스(또는 워드 라인)에 연결되고, 소오스는 그라운드(GND)에 연결된다. 제 2 NMOS 트랜지스터(230)는 도 2의 제 3 스위치(220)에 해당하며, 제 2 선택 신호(SEL2)에 의하여 활성화된다.
워드 라인 캐패시터(CWL)는 워드 라인(WL)에 공급되는 전하를 저장하고, 방전시키는 역할을 한다.
상기한 본 발명의 워드 라인 방전회로의 동작을 설명하도록 한다.
먼저, 워드 라인(WL)에 Vpp 전압을 공급하는 경우를 살펴보면, 제 1 선택 신호(SEL1)에는 하이(high) 신호를 인가하고, 제 2 선택 신호(SEL2)에는 로우(low) 신호를 인가하고, 콘트롤 신호(Cntrl)에는 하이 신호를 인가한다(도 3의 충전 구간 참조). 그러면, 제 1 NMOS 트랜지스터(210)는 턴온(turn-on)되고, 제 2 NMOS 트랜지스터(230) 및 PMOS 트랜지스터(220)는 턴오프(turn-off)된다. 즉, 도 2의 제 1 스위치(110)는 폐쇄되고, 제 2 및 제 3 스위치(120,130)는 오픈된다. 이에따라, Vpp 전압은 제 1 모스 트랜지스터(210, 제 1 스위치)를 통과하여 워드 라인 캐패시터(240)에 충전된다.
한편, 워드 라인(WL)에 충전된 전하(Q=CVpp)를 방전시키는 경우를 살펴보면, 제 1 선택 신호(SEL1)에는 로우 신호를 인가하고, 제 2 선택 신호(SEL2)에는 하이 신호를 인가한 상태에서, 콘트롤 신호(Cntrl)에 순간적으로 로우 펄스를 인가한다(도 3의 방전 구간 참조). 그러면, 제 1 NMOS 트랜지스터(210)는 턴오프되어, 더 이상 Vpp 전압이 워드 라인에 공급되지 않게된다. 한편, Vcc 전원과 연결된 PMOS 트랜지스터(220)가 턴온되어, Vcc 전원쪽으로 소정의 전하 즉, Vpp에서 Vcc를 뺀 정도의 전하(Q'=C(Vpp-Vcc))가 Vcc 전원으로 빠져나게된다. 이때, Vcc 전원쪽으로 빠져나간 전하는 Vcc 전원을 필요로 하는 그밖의 다른 회로 부분으로 재활용된다. 그후, 나머지 전하량(Q''=CVcc)은 턴온된 제 2 NMOS 트랜지스터(230)를 통하여 방전된다. 이에따라, 워드 라인은 Vpp 전압 상태에서 급방전 되지 않고, Vcc 만큼 전압이 강하된 상태에서 방전된다. 이에따라, 워드 라인 방전시 발생하는 에너지(E)도 1/2CVpp2에서 1.2/CVcc2만큼 감소되므로, 소비전력도 감소된다. 또한, Vcc 전원에 C(Vpp-Vcc)만큼 흘려보내므로써, 상기 전하량 만큼 전하를 재활용할 수 있다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, Vpp 전압에 의하여 인에이블되는 배선에 Vpp 전원보다 낮은 레벨의 전원을 연결한다. 이에따라, 상기 배선의 디스에이블시, 상기 배선에 충전된 전하를 Vpp 전원보다 낮은 레벨의 전원쪽으로 일차적으로 방전시킨다음, 나머지 잔류하는 전하를 그라운드를 통해 방전시킨다. 이에따라, Vpp 전압을 단계적으로 방전시키므로써, 방전으로 인한 전력 소모를 줄일 수 있고, Vpp 전원보다 낮은 레벨의 전원쪽으로 전하를 일부 내보내므로써, 전하를 재활용할 수 있는 이점이 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.

Claims (14)

  1. 워드 라인 방전시키기 위한 반도체 메모리 장치의 구동방법에 있어서,
    제 1 제어 신호에 응답하여, 제 1 전압 레벨을 갖는 상기 워드 라인을 제 1 전원으로 접속하는 단계; 및
    제 2 제어 신호에 응답하여 상기 워드 라인을 제 2 전원으로 접속하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
  2. 제 1 항에 있어서,
    상기 제 1 전압 레벨은 상기 제 1 전원보다 높은 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
  3. 제 1 항에 있어서,
    상기 제 2 제어 신호는 상기 제 1 제어 신호의 비활성화에 응답하여 활성화되는 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
  4. 제 1 항에 있어서,
    상기 제 1 전원은 전원 전압이고, 상기 제 2 전원은 접지 전압인 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
  5. 워드 라인; 및
    상기 워드 라인을 단계적으로 방전시키기 위하여 워드 라인에 접속되는 제어 회로를 포함하며,
    상기 제어 회로는, 제 1 제어 신호에 응답하여 워드 라인을 일시적으로 제 1 전원에 접속시킨후, 제 2 제어 신호에 응답하여 상기 워드 라인을 제 2 전원으로접속하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 제어 신호는 상기 제 1 제어 신호가 비활성화된 후, 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 5 항에 있어서,
    상기 제 1 전원은 전원 전압이고, 상기 제 2 잔원은 접지 전압인 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 5 항에 있어서,
    상기 워드 라인을 방전시키기 전의 워드 라인의 전압은 상기 제 1 전원보다 높고, 상기 제 1 전원은 상기 제 2 전원보다 높은 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 5 항에 있어서,
    상기 제어 회로는, 상기 제 1 제어 신호에 응답하여 상기 워드 라인을 상기 제 1 전원으로 접속하는 제 1 스위칭 회로; 및
    상기 제 2 제어 신호에 응답하여 상기 워드 라인을 상기 제 2 전원으로 접속하는 제 2 스위칭 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 워드 라인; 및
    상기 워드 라인을 방전시키는 동안, 제 1 제어 신호에 응답하여 상기 워드 라인을 상기 제 1 전원으로 접속하는 제 1 스위칭 회로; 및
    상기 제 1 제어 신호의 비활성화에 응답하여 활성화되는 제 2 제어 신호에 응답하여 상기 워드 라인을 상기 제 2 전원으로 접속하는 제 2 스위칭 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 제 1 전원은 전원 전압이고, 상기 제 2 전원은 접지 전압인 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 10 항에 있어서,
    상기 워드 라인을 방전시키기 전의 상기 워드 라인의 전압은 제 1 전원보다 높고, 상기 제 1 전원은 상기 제 2 전원보다 높은 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 10 항에 있어서,
    상기 제 1 스위칭 회로는 상기 제 1 전원과 상기 워드 라인에 접속되고, 상기 제 1 제어 신호에 응답하여 게이팅되는 MOS 트랜지스터인 것을 특징으로 하는반도체 메모리 장치.
  14. 제 10 항에 있어서,
    상기 제 2 스위칭 회로는 상기 제 2 전원과 상기 워드 라인 사이에 접속되고, 상기 제 2 제어 신호에 응답하여 게이팅되는 MOS 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
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