KR101623080B1 - 백 바이어스 전압의 리플 노이즈를 줄이는 반도체 메모리 장치 및 그 구동 방법 - Google Patents

백 바이어스 전압의 리플 노이즈를 줄이는 반도체 메모리 장치 및 그 구동 방법 Download PDF

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Abstract

본 발명은 백 바이어스 전압의 리플 노이즈를 줄이는 반도체 메모리 장치 및 그 구동 방법에 대하여 개시된다. 반도체 메모리 장치는 워드라인 구동 회로와 지연 로직 회로를 포함한다. 워드라인 구동 회로는, 서브 워드라인 인에이블 신호, 제1 워드라인 구동 신호 및 제2 워드라인 구동 신호에 응답하여 선택된 메모리 셀에 연결되는 서브 워드라인을 제1 전압으로 인에이블시키고, 비선택된 메모리 셀의 서브 워드라인을 제2 전압 및 제3 전압으로 디세이블시킨다. 지연 로직 회로는, 서브 워드라인의 디세이블시, 제1 워드라인 구동 신호의 천이 시점을 기준으로 하여 서브 워드라인 인에이블 신호의 천이 시점을 가변시켜 제3 전압으로 유입되는 서브 워드라인의 차아지 양보다 제2 전압으로 유입되는 서브 워드라인의 차아지 양이 많도록 제어한다.

Description

백 바이어스 전압의 리플 노이즈를 줄이는 반도체 메모리 장치 및 그 구동 방법{Semiconductor memory device for reducing ripple noise of back-bias voltage and method thereof}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 백 바이어스 전압의 리플 노이즈를 줄이는 반도체 메모리 장치 및 그 구동 방법에 관한 것이다.
DRAM과 같은 반도체 메모리 장치는 누설 전류 감소가 주요한 이슈이다. DRAM에서 발생되는 누설 전류는 메모리 셀의 리프레쉬 시간을 감소시키는 요인이 된다. 누설 전류에는 접합 누설 전류(junction leakage current)와 서브-문턱 전류(sub-threshold current)가 있다. 접합 누설 전류는 예컨대, 셀 트랜지스터의 접합 경계의 결함들에 의해 발생되고, 서브-문턱 전류는 셀 트랜지스터를 통하여 흐르는 채널 누설 전류이다.
접합 누설 전류는 채널의 이온 농도를 낮춤으로써 감소시킬 수 있으나, 이것은 서브 문턱 누설 전류를 증가시키는 문제점이 된다. 서브-문턱 전류는 셀 트랜지스터의 문턱 전압을 증가시킴으로써 감소시킬 수 있다. 그러나 이것은 접합 누설 전류를 증가시키는 문제점이 된다.
이러한 문제점들을 해결하기 위하여, 접합 누설 전류와 서브-문턱 전류를 동시에 감소시키기 위한 방법으로 네가티브로 바이어스되는 워드라인 구조를 채용한다. 네가티브 워드라인 구조를 가지는 반도체 메모리 장치는 선택되지 않은 워드라인들에 네가티브 전압을 공급한다.
본 발명이 이루고자하는 기술적 과제는 백 바이어스 전압(VBB)의 리플 노이즈를 줄이는 반도체 메모리 장치를 제공하는 데 있다.
본 발명이 이루고자하는 다른 기술적 과제는 상기 반도체 메모리 장치의 구동 방법을 제공하는 데 있다.
본 발명이 이루고자하는 또다른 기술적 과제는 상기 반도체 메모리 장치를 포함하는 메모리 모듈을 제공하는 데 있다.
본 발명이 이루고자하는 더욱 다른 기술적 과제는 상기 반도체 메모리 장치를 포함하는 시스템을 제공하는 데 있다.
상기 기술적 과제를 해결하기 위하여, 본 발명의 일면에 따른 반도체 메모리 장치는, 서브 워드라인 인에이블 신호, 제1 워드라인 구동 신호 및 제2 워드라인 구동 신호에 응답하여 선택된 메모리 셀에 연결되는 서브 워드라인을 제1 전압으로 인에이블시키고 비선택된 메모리 셀의 서브 워드라인을 제2 전압 및 제3 전압으로 디세이블시키는 워드라인 구동 회로와, 서브 워드라인의 디세이블시 제1 워드라인 구동 신호의 천이 시점을 기준으로 하여 서브 워드라인 인에이블 신호의 천이 시점을 가변시켜 제3 전압으로 유입되는 서브 워드라인의 차아지 양보다 제2 전압으로 유입되는 서브 워드라인의 차아지 양이 많도록 제어하는 지연 로직 회로를 포함한다.
본 발명의 실시예들에 따라, 제1 전압은 승압 전압으로, 제2 전압은 접지 전압으로, 그리고 제3 전압은 접지 전압보다 낮은 네가티브 전압으로 설정될 수 있다.
본 발명의 실시예들에 따라, 지연 로직 회로는 제1 및 제2 테스트 모드 신호에 응답하여 제1 워드라인 구동 신호의 천이 시점보다 서브 워드라인 인에이블 신호의 천이 시점을 뒤쪽으로 지연시킬 수 있다.
본 발명의 실시예들에 따라, 지연 로직 회로는, 제1 테스트 모드 신호를 입력하는 제1 인버터, 제1 인버터의 출력과 제1 워드라인 구동 신호를 입력하는 제1 낸드 게이트, 제1 테스트 모드 신호를 입력하는 제1 지연부, 제1 낸드 게이트의 출력과 제1 지연부의 출력을 입력하는 제2 낸드 게이트, 제2 테스트 모드 신호를 입력하는 제2 인버터, 제2 인버터의 출력과 제2 낸드 게이트의 출력을 입력하는 제3 낸드 게이트, 제2 테스트 모드 신호를 입력하는 제2 지연부, 제3 낸드 게이트의 출력과 제2 지연부의 출력을 입력하는 제4 낸드 게이트, 그리고 제4 낸드 게이트의 출력을 입력하여 서브 워드라인 인에이블 신호를 출력하는 제3 인버터를 포함할 수 있다.
본 발명의 실시예들에 따라, 워드라인 구동 회로는, 제1 워드라인 구동 신호가 그 소스에 연결되고 서브 워드라인 인에이블 신호가 그 게이트에 연결되고 서브 워드라인이 그 드레인에 연결되는 피모스 트랜지스터, 제2 전압이 그 소스에 연결되고 서브 워드라인 인에이블 신호가 그 게이트에 연결되고 서브 워드라인이 그 드레인에 연결되는 제1 엔모스 트랜지스터, 그리고 제2 워드라인 구동 신호가 그 게이트에 연결되고 제2 전압이 그 소스에 연결되고 서브 워드라인이 그 드레인에 연결되는 제2 엔모스 트랜지스터를 포함할 수 있다.
본 발명의 실시예들에 따라, 제1 워드라인 구동 신호는 전원 전압보다 높은 승압 전압과 접지 전압으로 구동되고, 제2 워드라인 구동 신호는 전원 전압과 접지 전압으로 구동되고, 서브 워드라인 인에이블 신호는 승압 전압과 접지 전압으로 구동되게 설정될 수 있다.
상기 기술적 과제를 해결하기 위하여, 본 발명의 다른 면에 따른 반도체 메모리 장치는, 서브 워드라인 인에이블 신호, 제1 워드라인 구동 신호 및 제2 워드라인 구동 신호에 응답하여 선택된 메모리 셀에 연결되는 서브 워드라인을 제1 전압으로 인에이블시키고, 비선택된 메모리 셀의 서브 워드라인을 제2 전압 및 제3 전압으로 디세이블시키는 워드라인 구동 회로와, 서브 워드라인의 디세이블시 서브 워드라인 인에이블 신호의 천이 시점을 기준으로 하여 제1 워드라인 구동 신호의 천이 시점을 가변시켜, 제3 전압으로 유입되는 서브 워드라인의 차아지 양보다 제2 전압으로 유입되는 서브 워드라인의 차아지 양이 많도록 제어하는 지연 로직 회로를 포함한다.
본 발명의 실시예들에 따라, 지연 로직 회로는 제1 및 제2 테스트 모드 신호에 응답하여 서브 워드라인 인에이블 신호의 천이 시점보다 제1 워드라인 구동 신호의 천이 시점을 앞쪽으로 당길 수 있다.
본 발명의 실시예들에 따라, 지연 로직 회로는, 제1 테스트 모드 신호를 입력하는 제1 인버터, 제1 테스트 모드 신호와 반도체 메모리 장치로 입력되는 로우 어드레스 신호를 디코딩한 어드레스 디코딩 신호를 입력하는 제1 낸드 게이트, 제1 인버터의 출력과 어드레스 디코딩 신호를 입력하는 제1 지연부, 제1 낸드 게이트의 출력과 제1 지연부의 출력을 입력하는 제2 낸드 게이트, 제2 테스트 모드 신호를 입력하는 제2 인버터, 제2 테스트 모드 신호와 제2 낸드 게이트의 출력을 입력하는 제3 낸드 게이트, 제2 인버터의 출력과 제2 낸드 게이트의 출력을 입력하는 제2 지연부, 제3 낸드 게이트의 출력과 제2 지연부의 출력을 입력하여 제1 워드라인 구동 신호를 출력하는 제4 낸드 게이트, 그리고 어드레스 디코딩 신호를 입력하여 서브 워드라인 인에이블 신호를 발생하는 지연부를 포함할 수 있다.
상기 기술적 과제를 해결하기 위하여, 본 발명의 또다른 면에 따른 반도체 메모리 장치는, 복수개의 메모리 셀들이 서브 워드라인과 비트라인의 교차점들에 배열되어 있는 다수개의 메모리 셀 어레이들과, 메모리 셀 어레이들 사이에 배치되고 선택된 메모리 셀에 연결되는 서브 워드라인을 제1 전압으로 인에이블시키고 비선택된 메모리 셀의 상기 서브 워드라인을 제2 전압 및 제3 전압으로 디세이블시키는 워드라인 구동 회로가 배열되어 있는 워드라인 구동 블락들을 포함하고, 메모리 셀 어레이의 에지쪽에 배치되는 더미 커패시터와 제3 전압이 연결된다.
상기 다른 기술적 과제를 해결하기 위하여, 본 발명의 일면에 따른 반도체 메모리 장치의 구동 방법은, 선택된 메모리 셀과 연결되는 서브 워드라인을 제1 전압으로 구동하여 메모리 셀을 인에이블시키는 단계와, 비선택된 메모리 셀의 서브 워드라인을 제2 전압 및 제3 전압으로 디세이블시키는 단계를 포함한다. 서브 워드라인을 디세이블시키는 단계는 제1 워드라인 구동 신호를 천이시켜 서브 워드라인의 차아지를 제2 전압으로 디스차아지시키는 단계와, 서브 워드라인 인에이블 신호에 응답하여 서브 워드라인의 차아지를 제3 전압으로 디스차아지시키는 단계를 포함하고, 제1 워드라인 구동 신호의 천이 시점보다 서브 워드라인 인에이블 신호의 천이 시점을 뒤쪽으로 지연시킨다.
상기 다른 기술적 과제를 해결하기 위하여, 본 발명의 다른 면에 따른 반도체 메모리 장치의 구동 방법은, 선택된 메모리 셀과 연결되는 서브 워드라인을 제1 전압으로 구동하여 메모리 셀을 인에이블시키는 단계와, 비선택된 메모리 셀의 서브 워드라인을 제2 전압 및 제3 전압으로 디세이블시키는 단계를 포함한다. 서브 워드라인을 디세이블시키는 단계는, 제1 워드라인 구동 신호를 천이시켜 서브 워드라인의 차아지를 제2 전압으로 디스차아지시키는 단계와, 서브 워드라인 인에이블 신호에 응답하여 서브 워드라인의 차아지를 제3 전압으로 디스차아지시키는 단계를 포함하고, 서브 워드라인 인에이블 신호의 천이 시점보다 제1 워드라인 구동 신호의 천이 시점을 앞쪽으로 당긴다.
상기 또다른 기술적 과제를 해결하기 위하여, 본 발명의 일면에 따른 메모리 모듈은 인쇄 회로 기판과, 인쇄 회로 기판 상에 장착되고 반도체 메모리 장치를 포함하는 적어도 하나 이상의 메모리 칩을 포함한다. 반도체 메모리 장치는, 서브 워드라인 인에이블 신호, 제1 워드라인 구동 신호 및 제2 워드라인 구동 신호에 응답하여 선택된 메모리 셀과 연결되는 서브 워드라인을 승압 전압으로 인에이블시키고 비선택된 메모리 셀의 서브 워드라인을 접지 전압 및 네가티브 전압으로 디세이블시키는 워드라인 구동 회로와, 서브 워드라인의 디세이블시 제1 워드라인 구동 신호의 천이 시점을 기준으로 하여 서브 워드라인 인에이블 신호의 천이 시점을 가변시켜 네가티브 전압으로 유입되는 서브 워드라인의 차아지 양보다 접지 전압으로 유입되는 서브 워드라인의 차아지 양이 많도록 제어하는 지연 로직 회로를 포함한다.
상기 또다른 기술적 과제를 해결하기 위하여, 본 발명의 다른 면에 따른 메모리 모듈은 인쇄 회로 기판과, 인쇄 회로 기판 상에 장착되고 반도체 메모리 장치를 포함하는 적어도 하나 이상의 메모리 칩 포함한다. 반도체 메모리 장치는, 서브 워드라인 인에이블 신호, 제1 워드라인 구동 신호 및 제2 워드라인 구동 신호에 응답하여 선택된 메모리 셀에 연결되는 서브 워드라인을 승압 전압으로 인에이블시키고 비선택된 메모리 셀의 서브 워드라인을 접지 전압 및 네가티브 전압으로 디세이블시키는 워드라인 구동 회로와, 서브 워드라인의 디세이블시 서브 워드라인 인에이블 신호의 천이 시점을 기준으로 하여 제1 워드라인 구동 신호의 천이 시점을 가변시켜 네가티브 전압으로 유입되는 서브 워드라인의 차아지 양보다 접지 전압으로 유입되는 서브 워드라인의 차아지 양이 많도록 제어하는 지연 로직 회로를 포함한다.
상기 또다른 기술적 과제를 해결하기 위하여, 본 발명의 또다른 면에 따른 메모리 모듈은 인쇄 회로 기판과, 인쇄 회로 기판 상에 장착되고 반도체 메모리 장치를 포함하는 적어도 하나 이상의 메모리 칩 포함한다. 반도체 메모리 장치는, 복수개의 메모리 셀들이 서브 워드라인과 비트라인의 교차점들에 배열되어 있는 다수개의 메모리 셀 어레이들과, 메모리 셀 어레이들 사이에 배치되고 선택된 메모리 셀에 연결되는 서브 워드라인을 제1 전압으로 인에이블시키고 비선택된 메모리 셀의 상기 서브 워드라인을 제2 전압 및 제3 전압으로 디세이블시키는 워드라인 구동 회로가 배열되어 있는 워드라인 구동 블락들을 포함하고, 메모리 셀 어레이의 에지쪽에 배치되는 더미 커패시터와 제3 전압이 연결된다.
상기 더욱 다른 기술적 과제를 해결하기 위하여, 본 발명의 일면에 따른 시스템은 반도체 메모리 장치와, 버스를 통하여 반도체 메모리 장치를 제어하는 콘트롤러를 포함한다. 반도체 메모리 장치는, 서브 워드라인 인에이블 신호, 제1 워드라인 구동 신호 및 제2 워드라인 구동 신호에 응답하여 선택된 메모리 셀에 연결되는 서브 워드라인을 승압 전압으로 인에이블시키고, 비선택된 메모리 셀의 서브 워드라인을 접지 전압 및 네가티브 전압으로 디세이블시키는 워드라인 구동 회로와, 서브 워드라인의 디세이블시 제1 워드라인 구동 신호의 천이 시점을 기준으로 하여 서브 워드라인 인에이블 신호의 천이 시점을 가변시켜 네가티브 전압으로 유입되는 서브 워드라인의 차아지 양보다 접지 전압으로 유입되는 서브 워드라인의 차아지 양이 많도록 제어하는 지연 로직 회로를 포함한다.
상기 더욱 다른 기술적 과제를 해결하기 위하여, 본 발명의 다른 면에 따른 시스템은 반도체 메모리 장치와, 버스를 통하여 반도체 장치를 제어하는 콘트롤러를 포함한다. 반도체 메모리 장치는, 서브 워드라인 인에이블 신호, 제1 워드라인 구동 신호 및 제2 워드라인 구동 신호에 응답하여 선택된 메모리 셀에 연결되는 서브 워드라인을 승압 전압으로 인에이블시키고, 비선택된 메모리 셀의 서브 워드라인을 접지 전압 및 네가티브 전압으로 디세이블시키는 워드라인 구동 회로와, 서브 워드라인의 디세이블시 서브 워드라인 인에이블 신호의 천이 시점을 기준으로 하여 제1 워드라인 구동 신호의 천이 시점을 가변시켜 네가티브 전압으로 유입되는 서브 워드라인의 차아지 양보다 접지 전압으로 유입되는 서브 워드라인의 차아지 양이 많도록 제어하는 지연 로직 회로를 포함한다.
상기 더욱 다른 기술적 과제를 해결하기 위하여, 본 발명의 또다른 면에 따른 시스템은 반도체 메모리 장치와, 버스를 통하여 반도체 장치를 제어하는 콘트롤러를 포함한다. 반도체 메모리 장치는, 복수개의 메모리 셀들이 서브 워드라인과 비트라인의 교차점들에 배열되어 있는 다수개의 메모리 셀 어레이들과, 메모리 셀 어레이들 사이에 배치되고 선택된 메모리 셀에 연결되는 서브 워드라인을 제1 전압으로 인에이블시키고 비선택된 메모리 셀의 상기 서브 워드라인을 제2 전압 및 제3 전압으로 디세이블시키는 워드라인 구동 회로가 배열되어 있는 워드라인 구동 블락들을 포함하고, 메모리 셀 어레이의 에지쪽에 배치되는 더미 커패시터와 제3 전압이 연결된다.
상술한 본 발명에 의하면, 서브 워드라인 디세이블시 제1 워드라인 구동 신호의 천이 시점보다 서브 워드라인 인에이블 신호의 천이 시점을 뒤쪽으로 지연시킴에 따라, 백 바이어스 전압으로 유입되는 서브 워드라인의 차아지 양보다 접지 전압으로 유입되는 서브 워드라인의 차아지 양이 많도록 제어되어, 백 바이어스 전압으로 유입되는 차아지가 줄어들어 백 바이어스 전압 레벨의 리플 노이즈 발생이 방지된다.
그리고, 서브 워드라인 디세이블시 서브 워드라인 인에이블 신호의 천이 시점보다 제1 워드라인 구동 신호의 천이 시점을 앞쪽으로 당김에 따라, 백 바이어스 전압으로 유입되는 서브 워드라인의 차아지 양보다 접지 전압으로 유입되는 서브 워드라인의 차아지 양이 많도록 제어되어, 백 바이어스 전압으로 유입되는 차아지가 줄어들어 백 바이어스 전압 레벨의 리플 노이즈 발생이 방지된다.
또한, 백 바이어스 전압을 메모리 셀 어레이 에지쪽에 배치되는 더미 커패시터에 연결시킴으로써, 백 바이어스 전압 레벨의 리플 노이즈 현상을 방지한다.
도 1은 전형적인 DRAM의 메모리 셀을 나타낸다.
도 2는 본 발명의 반도체 메모리 장치를 설명하는 도면이다.
도 3은 도 2의 워드라인 구동 신호 발생 회로(50, 60)을 설명하는 도면이다.
도 4는 도 2의 워드라인 드라이버(SWD)를 설명하는 도면이다.
도 5는 tRAS와 tRP의 타이밍을 설명하는 도면이다.
도 6는 도 4의 워드라인 드라이버(SWD)의 전류 경로들을 설명하는 도면이다.
도 7 내지 도 8은 본 발명의 제1 실시예에 따른 지연 로직 회로를 설명하는 회로 다이어그램과 동작 타이밍 다이어그램을 나타낸다.
도 9 내지 도 10은 본 발명의 제2 실시예에 따른 지연 로직 회로를 설명하는 회로 다이어그램과 동작 타이밍 다이어그램을 나타낸다.
도 11 내지 도 13은 본 발명의 제3 실시예에 따른 백 바이어스 전압(VBB) 리플 노이즈 방지를 위한 백 바이어스 전압(VBB)의 연결 구조를 갖는 반도체 메모리 장치를 설명하는 도면들이다.
도 14는 본 발명의 반도체 메모리 장치를 포함하는 메모리 칩들을 갖는 메모리 모듈을 설명하는 도면이다.
도 15는 본 발명의 반도체 메모리 장치로 구현되는 RAM을 사용하는 프로세서 기반의 시스템을 설명하는 블락 다이어그램이다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 전형적인 DRAM의 메모리 셀을 나타낸다. 도 1을 참조하면, 메모리 셀(MC)는 서브 워드라인(WL)과 비트라인(BL)에 연결되는 셀 트랜지스터(10)와 셀 커패시터(12)로 구성된다. 셀 트랜지스터(10)의 접합 경계의 결함들에 의해 접합 누설 전류(I1)가 발생되고, 셀 트랜지스터(10)를 통하여 흐르는 채널 누설 전류에 의해 서브-문턱 전류(I2)가 발생된다. 접합 누설 전류(I1)와 서브-문턱 전류(I2)를 감소시키기 위하여, 네가티브로 바이어스되는 서브 워드라인(WL) 구조를 채용한다. 선택되지 않은 워드라인들(WL)에 네가티브 전압 즉, 전형적으로 -0.3V 내지 -0.4V 정도의 백 바이어스 전압(VBB)을 공급한다.
도 2는 본 발명의 반도체 메모리 장치를 설명하는 도면이다. 도 2를 참조하면, 반도체 메모리 장치(20)는 메모리 셀 어레이들(ARRAY), 센스 앰프 블락들(SAs), 워드라인 드라이버 블락들(SWDs), 컨정션 영역(CONJUNCTION), 로우 디코더(20), 하위 디코딩 신호 발생 회로(30), 그리고 지연 로직 회로(40)를 포함한다.
각 메모리 셀 어레이(ARRAY)에는 서브 워드라인(WL)과 비트라인(BL/BLB)의 교차점에 도 1의 메모리 셀들(MCs)이 배치된다.
서브 워드라인 드라이버 블락(SWDs)은 서브 워드라인들(WL)을 구동하는 워드라인 드라이버들(SWD)이 배치된다. 워드라인 드라이버(SWD) 각각은 로우 디코더(38)로부터 출력되는 각각의 워드라인 인에이블 신호(WEI)와 제1 및 제2 워드라인 구동 신호들(PXID, PXIB)에 의하여 제어된다.
로우 디코더(20)는 상위 로우 어드레스 신호들(MRADD, 본 실시예에서는 RA2~RA8)에 응답하여 워드라인 인에이블 신호(WEI<i>)를 발생한다. 로우 디코더(38)는 상위 로우 어드레스 신호들(MRADD)을 수신하고 디코딩하여 하나의 워드라인 인에이블 신호(WEI)를 활성화시킨다. 활성화된 각 워드라인 인에이블 신호(WEI)는 승압 전압(VPP) 레벨을 갖는다.
하위 디코딩 신호 발생 회로(30)는 하위 로우 어드레스 신호들(LRADD, 본 실시예에서는 RA0, RA1)을 수신하고 디코딩하여 4개의 하위 디코딩 신호들(PXI<j>, J는 0 내지 3)을 발생한다. 하위 디코딩 신호들(PXI<j>, j는 0 내지 3)는 반도체 메모리 장치에 전반적으로 배치된다. 하위 디코딩 신호들(PXI<j>, j는 0 내지 3)은 컨정션 영역(CONJUNCTION)의 워드라인 구동 신호 발생 회로들(50, 60)을 구동한다.
컨정션 영역(CONJUNCTION)에는 선택된 서브 워드라인(WL)에 승압 전압(VPP)을 공급하고 비선택된 서브 워드라인(WL)에 네가티브 전압(VBB)을 인가하기 위한 워드라인 구동 신호 발생 회로들(50, 60)이 배치된다. 워드라인 구동 신호 발생 회로(50, 60)은 워드라인 드라이버들(SWDs)을 구동하는 상보적인 신호들인 제1 및 제2 워드라인 구동 신호들(PXID<j>/PXIB<j>, j는 0 내지 3)을 발생한다.
메모리 셀(MC)이 억세스될 때, 대응하는 워드라인 인에이블 신호(WEI)와 워드라인 구동 신호들(PXID<j>/PXIB<j>, j는 0 내지 3)이 활성화된다. 대응하는 워드라인 드라이버(SWD)는 대응되는 서브 워드라인(WL)을 승압 전압(VPP)으로 구동한다. 메모리 셀(MC) 억세스 동작이 끝난 후에, 워드라인 드라이버(SWD)는 서브 워드라인들(WLs)을 접지 전압(VSS)을 거쳐 백 바이어스 전압(VBB)으로 프리차아지한다.
도 3은 도 2의 워드라인 구동 신호 발생 회로(50, 60)을 설명하는 도면이다. 도 3을 참조하면, 워드라인 구동 신호 발생 회로(50, 60)는 하위 디코딩 신호(PXI)를 입력하는 직렬 연결된 제1 및 제2 인버터들(301, 302)과 제3 인버터(303)를 포함한다. 제1 및 제2 인버터들(301, 302)은 승압 전압(VPP)과 접지 전압(VSS)으로 구동되고, 제3 인버터(303)은 전원 전압(VCC)과 접지 전압(VSS)으로 구동된다. 제2 인버터(302)의 출력 신호인 제1 워드라인 구동 신호(PXID)는 승압 전압(VPP) 레벨 또는 접지 전압(VSS) 레벨을 갖고, 제3 인버터(303)의 출력인 제2 워드라인 구동 신호(PXIB)는 전원 전압(VCC) 레벨 또는 접지 전압(VSS) 레벨을 갖는다. 승압 전압(VPP)은 전원 전압(VCC)보다 높은 전압 레벨을 갖는다.
하위 디코딩 신호(PXI)가 로직 로우 레벨에서 로직 하이 레벨로 천이하는 경우, 제1 워드라인 구동 신호(PXID)는 승압 전압(VPP) 레벨을 갖고, 제2 워드라인 구동 신호(PXIB)는 접지 전압(VSS) 레벨을 갖는다. 하위 디코딩 신호(PXI)가 로직 하이에서 로직 로우로 천이하면, 제1 워드라인 구동 신호(PXID)는 접지 전압(VSS) 레벨을 갖고, 제2 워드라인 구동 신호(PXIB)는 전원 전압(VCC) 레벨을 갖는다. 제1 및 제2 워드라인 구동 신호들(PXID, PXIB)은 도 2의 워드라인 드라이버(SWD)로 제공된다.
도 4는 도 2의 워드라인 드라이버(SWD)를 설명하는 도면이다. 도 4를 참조하면, 워드라인 드라이버(SWD)는, 제1 워드라인 구동 신호(PXID)가 그 소스에 연결되고 서브 워드라인 인에이블 신호(NWEIB)가 그 게이트에 연결되고 서브 워드라인(WL)이 그 드레인에 연결되는 PMOS 트랜지스터(410), 백 바이어스 전압(VBB)이 그 소스에 연결되고 서브 워드라인 인에이블 신호(NWEIB)가 그 게이트에 연결되고 서브 워드라인(WL)이 그 드레인에 연결되는 제1 NMOS 트랜지스터(430), 그리고 제2 워드라인 구동 신호(PXIB)가 그 게이트에 연결되고 백 바이어스 전압(VBB)이 그 소스에 연결되고 서브 워드라인(WL)이 그 드레인에 연결되는 제2 NMOS 트랜지스터(450)를 포함한다.
서브 워드라인 인에이블 신호(NWEIB)는 승압 전압(VPP) 레벨로 활성화된 워드라인 인에이블 신호(WEI)에 응답하여 접지 전압(VSS) 레벨로 발생되는 신호이다. 접지 전압(VSS) 레벨의 서브 워드라인 인에이블 신호(NWEIB)와 승압 전압(VPP) 레벨의 제1 워드라인 구동 신호(PXID)에 응답하여 서브 워드라인(WL)은 승압 전압(VPP) 레벨을 갖는다. 프리차아지 동작 동안에, 승압 전압(VPP) 레벨의 서브 워드라인 인에이블 신호(NWEIB)와 제2 워드라인 구동 신호(PXIB)에 응답하여 서브 워드라인(WL)은 백 바이어스 전압(VBB) 레벨을 갖는다.
한편, 도 1에서 설명된 메모리 셀(MC)의 누설 전류들(I1, I2)에 의해 메모리 셀(MC)에 저장된 데이터가 소실되는 경우가 발생한다. 이에 따라, DRAM과 같은 반도체 메모리 장치는 주기적으로 메모리 셀(MC)의 데이터를 감지 증폭하고 이를 다시 메모리 셀(MC)에 재저장하는 리프레쉬 동작이 필요하게 된다.
DRAM의 리프레쉬 동작은 로우 액티브 동작과 로우 프리차아지 동작으로 이루어진다. 로우 액티브 동작은, 로우 액티브 신호가 인에이블되면 로우 어드레스에 의해 선택된 서브 워드라인(WL)이 활성화되고, 메모리 셀에 저장된 데이터는 비트라인(BL)으로 전달되어 센스 앰프(SA)의 동작에 의해 감지 증폭되어 다시 메모리 셀(MC)에 재저장되는 동작으로 이루어진다. 로우 프리차아지 동작은, 로우 프리차아지 명령에 의해 선택되었던 서브 워드라인(WL)이 디세이블되고 메모리 셀(MC)에 재저장된 데이터를 일정 시간 유지하는 동작으로 이루어진다. DRAM에서는 로우 액티브 신호가 활성화되어 로우 액티브 동작이 일어나는 구간을 tRAS라고 정의하고, 로우 프리차아지 동작이 일어나는 구간을 tRP라고 정의한다.
tRAS는 최소한의 필요 시간(tRAS(min)) 보다 길어야 한다. 즉, 로우 액티브 명령에 의해 로우 액티브 신호가 활성화되고, 로우 어드레스(MRADD, LRADD)가 입력되어서 리프레쉬된 데이터가 다시 메모리 셀(MC)에 재저장되는 시간이 필요하다. tRAS가 tRAS(min) 보다 짧을 경우에는 센스 앰프에 의해 감지 증폭되는 데이터가 메모리 셀(MC)에 제대로 전달되지 않는다. 이에 따라, 다음 동작시 메모리 셀에 저장된 데이터가 비트라인(BL)으로 전달되더라도 충분한 폭의 비트라인 전압차(△VBL)을 얻지 못하게 되는 경우가 발생된다. 이로 인하여, DRAM의 특성이 저하되거나 메모리 셀(MC)의 데이터를 유지하고 있는 시간이 짧아져 불량이 발생할 수도 있다.
tRP는 로우 프리차아지 신호에 의하여 서브 워드라인(WL)과 센스 앰프의 동작이 디세이블되고 다음 동작을 수행하기 위하여 비트라인(BL)을 프리차아지 시키는 데 소요되는 시간을 의미한다. tRP 또한 최소한의 필요 시간(tRP(min)) 보다 길어야 한다. tRP가 tRP(min) 보다 짧을 경우에는 비트라인(BL)이 완전히 동일한 레벨이 되지 않게 된다. 이와 같이 완전히 동일한 레벨이 아닌 비트라인 쌍(BL, /BL)에 메모리 셀(MC) 데이터가 전달되는 경우에는 부정확한 데이터가 메모리 셀(MC)에 저장되게 되어 DRAM은 오동작하게 된다.
도 5는 tRAS와 tRP의 타이밍을 설명하는 도면이다. 도 5를 참조하면, 로우 어드레스 스트로브 신호(/RAS)가 인에이블된 후 로우 프리차아지 명령이 입력되기 위한 tRAS는 tRAS(min) 보다 길어야 한다. 그리고, 로우 프리차아지 명령이 입력되고 난 후 로우 액티브 명령을 입력시키기 위한 tRP 또한 tRP(min) 보다는 길어야 한다. 그러나, tRAS(min)과 tRP(min)을 만족하는 경우, 언제든지 로우 액티브 명령 또는 로우 프리차아지 명령을 입력할 수 있다. 즉, tRAS와 tRP를 짧게 할 수 있다.
tRP 타이밍 마진을 확보하기 위하여, 도 6에 도시된 바와 같이, 워드라인 드라이버(SWD)의 동작에 있어서, 서브 워드라인(WL)을 디세이블시키는 제1 워드라인 구동 신호(PXID)와 서브 워드라인 인에이블 신호(NWEIB) 사이의 타이밍(ⓒ)을 가능한 짧게 설정한다. 승압 전압(VPP) 레벨의 서브 워드라인(WL)의 차아지는, 제1 워드라인 구동 신호(PXID)의 승압 전압(VPP) 레벨의 로직 하이에서 접지 전압(VSS) 레벨의 로직 로우로의 천이에 따라 PMOS 트랜지스터(410)를 통하는 ⓐ 전류 경로에 의해 접지 전압(VSS)으로 유입되고, 서브 워드라인 인에이블 신호(NWEIB)의 접지 전압(VSS) 레벨의 로직 로우에서 승압 전압(VPP) 레벨의 로직 하이로의 천이 따라 제1 NMOS 트랜지스터(430)를 통하는 ⓑ 전류 경로에 의해 백 바이어스 전압(VBB)으로 유입된다. 백 바이어스 전압(VBB)으로 유입되는 서브 워드라인의 차아지는, ⓑ 전류 경로 이전에, 접지 전압(VSS) 레벨의 로직 로우에서 전원 전압(VCC) 레벨의 로직 하이로 천이하는 제2 워드라인 구동 신호(PXIB)에 응답하는 제2 NMOS 트랜지스터(450)을 통하는 ⓓ 전류 경로에 의해서도 디스차아지되고 있다.
DRAM의 리프레쉬 동작에서 리프레쉬 사이클 감소 모드(Refresh Cycle Reduction mode: 이하 "RCR 모드"라고 칭한다)가 있다. RCR 모드는 인에이블되는 서브 워드라인(WL)의 개수를 2배 또는 4배로 하여 리프레쉬 시간을 줄이는 동작 모드로서, 테스트 시간을 줄이기 위하여 사용된다. RCR 모드에서와 같이, 인에이블되는 워드라인의 개수가 증가하는 경우, 이들을 디세이블시키기 위해 한번에 백 바이어스 전압(VBB)으로 유입되는 차아지가 증가함에 따라 백 바이어스 전압(VBB) 레벨에 리플(ripple) 노이즈가 발생된다. 백 바이어스 전압(VBB)의 노이즈는 도 1의 메모리 셀(MC)의 서브-문턱 전류(I2)를 유발하여 DRAM의 리프레쉬 특성을 나쁘게 하는 문제점을 일으킨다.
백 바이어스 전압(VBB)으로 유입되는 차아지를 줄이기 위하여, ⓐ 전류 경로를 통해 서브 워드라인(WL)의 차아지를 접지 전압(VSS)으로 더 많이 유입되도록 제어하는 지연 로직 회로(40)가 도 2의 반도체 메모리 장치(20)에 채용된다.
도 7 내지 도 10은 지연 로직 회로(40)를 설명하는 회로 다이어그램들과 동작 타이밍 다이어그램들을 나타낸다. 도 7은 본 발명의 제1 실시예에 따른 지연 로직 회로(40)를 나타낸다. 도 7을 참조하면, 지연 로직 회로(40)는 승압 전압(VPP)과 접지 전압(VSS)으로 구동된다. 지연 로직 회로(40)는, 제1 테스트 모드 신호(TMODE1)를 입력하는 제1 인버터(701), 제1 인버터(701)의 출력과 제1 워드라인 구동 신호(PXID)를 입력하는 제1 낸드 게이트(703), 제1 테스트 모드 신호(TMODE1)를 입력하는 제1 지연부(705), 제1 낸드 게이트(703)의 출력과 제1 지연부(705)의 출력을 입력하는 제2 낸드 게이트(709), 제2 테스트 모드 신호(TMODE2)를 입력하는 제2 인버터(711), 제2 인버터(711)의 출력과 제2 낸드 게이트(709)의 출력을 입력하는 제3 낸드 게이트(713), 제2 테스트 모드 신호(TMODE2)를 입력하는 제2 지연부(715), 제3 낸드 게이트(713)의 출력과 제2 지연부(715)의 출력을 입력하는 제4 낸드 게이트(719), 그리고 제4 낸드 게이트(719)의 출력을 입력하여 서브 워드라인 인에이블 신호(NWEIB)를 출력하는 제3 인버터(720)를 포함한다. 제1 지연부(705)는 제1 워드라인 구동 신호(PXID)와 제1 테스트 모드 신호(TMODE1)를 입력하는 낸드 게이트(706)와 짝수개의 인버터들로 구성되는 지연 체인(707)을 포함한다. 제2 지연부(715)는 제2 낸드 게이트(709)의 출력과 제2 테스트 모드 신호(TMODE2)를 입력하는 낸드 게이트(716)와 짝수개의 인버터들로 구성되는 지연 체인(717)을 포함한다.
도 7의 지연 로직 회로(40)의 동작을 도 8의 타이밍 다이어그램과 연계하여 설명하면, 노멀 모드일 때, 제1 및 제2 테스트 모드 신호들(TMODE1, TMODE2)이 로직 로우 레벨로 비활성화되고, 승압 전압(VPP) 레벨의 로직 하이 레벨에서 접지 전압(VSS) 레벨의 로직 로우 레벨로 천이하는 제1 워드라인 구동 신호(PXID)에 응답하여 제1 내지 제4 낸드 게이트들(703, 709, 713, 719)와 제3 인버터(720)를 통과하는 데 걸리는 디폴트 지연 시간(△tDN) 후에 승압 전압(VPP) 레벨의 서브 워드라인 인에이블 신호(NWEIB)를 발생한다.
제1 지연 모드일 때, 제1 테스트 모드 신호(TMODE1)는 로직 하이 레벨로 활성화되고 제2 테스트 모드 신호(TMODE2)는 로직 로우 레벨로 비활성화되며, 로직 로우 레벨로 천이하는 제1 워드라인 구동 신호(PXID)에 응답하여 제1 지연부(705)와 제2 내지 제4 낸드 게이트들(709, 713, 719)와 제3 인버터(720)를 통과하는 데 걸리는 제1 지연 시간(△tDN1) 후에 승압 전압(VPP) 레벨의 서브 워드라인 인에이블 신호(NWEIB)를 발생한다.
제2 지연 모드일 때, 제1 테스트 모드 신호(TMODE1)는 로직 로우 레벨로 비활성화되고 제2 테스트 모드 신호(TMODE2)는 로직 하이 레벨로 활성화되며, 로직 로우 레벨로 천이하는 제1 워드라인 구동 신호(PXID)에 응답하여 제1 및 제2 낸드 게이트(703, 709), 제2 지연부(715), 제4 낸드 게이트들(719), 그리고 제3 인버터(720)를 통과하는 데 걸리는 제2 지연 시간(△tDN2) 후에 승압 전압(VPP) 레벨의 서브 워드라인 인에이블 신호(NWEIB)를 발생한다.
제3 지연 모드일 때, 제1 및 제2 테스트 모드 신호들(TMODE1, TMODE2)는 로직 하이 레벨로 활성화되며, 로직 로우 레벨로 천이하는 제1 워드라인 구동 신호(PXID)에 응답하여 제1 지연부(705), 제2 낸드 게이트(709), 제2 지연부(715), 제4 낸드 게이트들(719), 그리고 제3 인버터(720)를 통과하는 데 걸리는 제3 지연 시간(△tN3) 후에 승압 전압(VPP) 레벨의 서브 워드라인 인에이블 신호(NWEIB)를 발생한다.
서브 워드라인(WL)은, 로직 로우 레벨로 천이하는 제1 워드라인 구동 신호(PXID)를 기준으로 하여 승압 전압(VPP) 레벨로 천이하는 서브 워드라인 인에이블 신호(NWEIB)의 천이 시점을 뒤쪽으로 가변시킴에 따라, 서브 워드라인(WL)의 차아지가 백 바이어스 전압(VBB)으로 디스차아지되면서 그 전압 레벨이 낮아져 백 바이어스 전압(VBB) 레벨이 된다. 즉, 노멀 모드일 때, Q1에 해당하는 차아지가 백 바이어스 전압(VBB)으로 디스차아지되고, 제1 지연 모드일 때 Q2에 해당하는 차아지가 백 바이어스 전압(VBB)으로 디스차아지되고, 제2 지연 모드일 때 Q3에 해당하는 차아지가 백 바이어스 전압(VBB)으로 디스차아지되고, 제3 지연 모드일 때 Q4에 해당하는 차아지가 백 바이어스 전압(VBB)으로 디스차아지된다. 노멀 모드에 비하여 제1, 제2 그리고 제3 지연 모드로 갈수록 백 바이어스 전압(VBB)으로 디스차아지되는 서브 워드라인(WL)의 차아지가 적어짐을 볼 수 있다. 도 6의 워드라인 드라이버(SWD)의 동작에 맞추어 설명하면, 제1, 제2 그리고 제3 지연 모드로 갈수록 ⓐ 전류 경로를 통해 서브 워드라인(WL)의 차아지가 접지 전압(VSS)으로 더 많이 유입되고 ⓑ 전류 경로를 통해 백 바이어스 전압(VBB)으로 유입되는 차아지가 줄어듬을 의미한다. 백 바이어스 전압(VBB)으로 유입되는 차아지가 줄어듬에 따라 백 바이어스 전압(VBB) 레벨의 리플(ripple) 노이즈 발생이 방지된다.
도 9는 본 발명의 제2 실시예에 따른 지연 로직 회로를 설명하는 도면이다. 도 9를 참조하면, 지연 로직 회로(40)는 승압 전압(VPP)과 접지 전압(VSS)으로 구동된다. 지연 로직 회로(40)는, 제1 테스트 모드 신호(TMODE1)를 입력하는 제1 인버터(901), 제1 테스트 모드 신호(TMODE1)와 하위 디코딩 신호(PXI)를 입력하는 제1 낸드 게이트(903), 제1 인버터(901)의 출력과 하위 디코딩 신호(PXI)를 입력하는 제1 지연부(705), 제1 낸드 게이트(903)의 출력과 제1 지연부(905)의 출력을 입력하는 제2 낸드 게이트(909), 제2 테스트 모드 신호(TMODE2)를 입력하는 제2 인버터(911), 제2 테스트 모드 신호(TMODE2)와 제2 낸드 게이트(909)의 출력을 입력하는 제3 낸드 게이트(913), 제2 인버터(911)의 출력과 제2 낸드 게이트(909)의 출력을 입력하는 제2 지연부(915), 제3 낸드 게이트(913)의 출력과 제2 지연부(915)의 출력을 입력하여 제1 워드라인 구동 신호(PXID)를 출력하는 제4 낸드 게이트(919), 그리고 하위 디코딩 신호(PXI)를 입력하고 서브 워드라인 인에이블 신호(NWEIB)를 출력하는 제3 및 제4 지연부들(920, 930)을 포함한다.
제1 지연부(905)는 제1 인버터(901)의 출력과 하위 디코딩 신호(PXI)를 입력하는 낸드 게이트(906)와 낸드 게이트(906)의 출력을 입력하는 인버터 지연 체인(907)을 포함한다. 제2 지연부(915)는 제2 낸드 게이트(909)의 출력과 제2 인버터(911)의 출력을 입력하는 낸드 게이트(916)와 낸드 게이트(916)의 출력을 입력하는 인버터 지연 체인(917)을 포함한다. 제3 지연부(920)는 도 3의 워드라인 구동 신호 발생 회로(50 또는 60)에서 하위 디코딩 신호(PXI)로부터 제1 워드라인 구동 신호(PXID) 발생까지 걸리는 지연 시간을 보상하고, 제4 지연부(930)는 도 7의 지연 로직 회로(40)에서 제1 워드라인 구동 신호(PXID)로부터 서브 워드라인 인에이블 신호(NWEIB) 발생까지의 디폴트 지연 시간을 보상한다.
도 9의 지연 로직 회로(40)의 동작을 도 10의 타이밍 다이어그램과 연계하여 설명하면, 노멀 모드일 때, 제1 및 제2 테스트 모드 신호들(TMODE1, TMODE2)이 로직 로우 레벨로 비활성화되고, 로직 하이 레벨에서 로직 로우 레벨로 천이하는 하위 디코딩 신호(PXI)에 응답하여 제1 지연부(905), 제1 낸드 게이트(909), 제2 지연부(915), 그리고 제4 낸드 게이트(919)를 통과하는 데 걸리는 디폴트 지연 시간(△tDP) 후에 접지 전압(VSS) 레벨의 제1 워드라인 구동 신호(PXID)를 발생한다.
제1 지연 모드일 때, 제1 테스트 모드 신호(TMODE1)는 로직 하이 레벨로 활성화되고 제2 테스트 모드 신호(TMODE2)는 로직 로우 레벨로 비활성화되며, 로직 로우 레벨로 천이하는 하위 디코딩 신호(PXI)에 응답하여 제1 및 제2 낸드 게이트들(903, 909), 제2 지연부(915), 그리고 제4 낸드 게이트(919)를 통과하는 데 걸리는 제1 지연 시간(△tDP1) 후에 접지 전압(VSS) 레벨의 제1 워드라인 구동 신호(PXID)를 발생한다.
제2 지연 모드일 때, 제1 테스트 모드 신호(TMODE1)는 로직 로우 레벨로 비활성화되고 제2 테스트 모드 신호(TMODE2)는 로직 하이 레벨로 활성화되며, 로직 로우 레벨로 천이하는 하위 디코딩 신호(PXI)에 응답하여 제1 지연부(905), 제1 낸드 게이트(909), 그리고 제3 및 제4 낸드 게이트들(913, 919)을 통과하는 데 걸리는 제2 지연 시간(△tDP2) 후에 접지 전압(VSS) 레벨의 제1 워드라인 구동 신호(PXID)를 발생한다.
제3 지연 모드일 때, 제1 및 제2 테스트 모드 신호들(TMODE1, TMODE2)는 로직 하이 레벨로 활성화되며, 로직 로우 레벨로 천이하는 하위 디코딩 신호(PXI)에 응답하여 제1 내지 제4 낸드 게이트들(903, 909, 913, 919)을 통과하는 데 걸리는 제3 지연 시간(△tDP3) 후에 접지 전압(VSS) 레벨의 제1 워드라인 구동 신호(PXID)를 발생한다.
서브 워드라인(WL)은, 승압 전압(VPP) 레벨로 천이하는 서브 워드라인 인에이블 신호(NWEIB)를 기준으로 하여 로직 로우 레벨로 천이하는 제1 워드라인 구동 신호(PXID)의 천이 시점을 앞쪽으로 가변시킴에 따라, 서브 워드라인(WL)의 차아지를 접지 전압(VSS)으로 디스차아지시킨 후, 승압 전압(VPP) 레벨로 천이하는 서브 워드라인 인에이블 신호(NWEIB)에 응답하여 서브 워드라인(WL)의 나머지 차아지를 백 바이어스 전압(VBB)으로 디스차아지시킴에 따라 전압 레벨이 낮아져서 백 바이어스 전압(VBB) 레벨이 된다.
즉, 노멀 모드일 때, Q1에 해당하는 차아지가 백 바이어스 전압(VBB)으로 디스차아지되고, 제1 지연 모드일 때 Q2에 해당하는 차아지가 백 바이어스 전압(VBB)으로 디스차아지되고, 제2 지연 모드일 때 Q3에 해당하는 차아지가 백 바이어스 전압(VBB)으로 디스차아지되고, 제3 지연 모드일 때 Q4에 해당하는 차아지가 백 바이어스 전압(VBB)으로 디스차아지된다. 노멀 모드에 비하여 제1, 제2 그리고 제3 지연 모드로 갈수록 백 바이어스 전압(VBB)으로 디스차아지되는 서브 워드라인(WL)의 차아지가 적어짐을 볼 수 있다. 즉, 제1, 제2 그리고 제3 지연 모드로 갈수록, 도 6에 도시된 ⓐ 전류 경로를 통해 서브 워드라인(WL)의 차아지가 접지 전압(VSS)으로 더 많이 유입되고 ⓑ 전류 경로를 통해 백 바이어스 전압(VBB)으로 유입되는 차아지가 줄어듬을 의미한다. 이에 따라, 백 바이어스 전압(VBB)으로 유입되는 차아지가 줄어들어 백 바이어스 전압(VBB) 레벨의 리플(ripple) 노이즈 발생이 방지된다.
도 11 내지 도 13은 본 발명의 제3 실시예에 따른 백 바이어스 전압(VBB) 리플 노이즈 방지를 위한 백 바이어스 전압(VBB)의 연결 구조를 갖는 반도체 메모리 장치를 설명하는 도면들이다. 도 11을 참조하면, 반도체 메모리 장치(1100)는 백 바이어스 전압(VBB)이 더미 커패시터(1101)의 제1 전극에 연결된다. 더미 커패시터(1101)는, 도 12에 도시된 바와 같이, 메모리 셀 어레이(ARRAY)의 에지쪽에 배치되어 있다. 더미 커패시터(1101)는 메모리 셀 어레이 (ARRAY) 영역과 주변 회로 영역 사이의 단차를 보상하기 위하여 배치된다. 도 11에서, 백 바이어스 전압(VBB)은 더미 커패시터(1101)와 비트라인(BL) 사이에 배치되는 트랜지스터(1102)의 게이트에 연결된다. 이에 따라, 백 바이어스 전압(VBB) 레벨은 상당히 큰 용량, 예컨대 서브 마이크로 패럿(uF) 정도의 더미 커패시터(1101)에 의해 리플 노이즈 현상을 방지할 수 있다.
도 13은 백 바이어스 전압(VBB)의 연결 구조를 구현하는 반도체 제조 공정 후의 반도체 메모리 장치 단면을 설명하는 도면이다. 도 13을 참조하면, 반도체 기판(1301) 위에 트랜지스터(1102)가 형성되는 액티브 영역을 한정하도록 얕은 트랜치 소자 분리 공정(STI)에 의해 소자 분리막(1303)이 형성되어 있고, 액티브 영역 상에 게이트(1305)가 형성되어 있고, 게이트(1305) 양측의 액티브 영역에 소스/드레인(1306, 1307)이 형성되어 있다. 게이트(1305) 사이의 공간을 매립하는 층간 절연막(미도시)의 평탄화 후에, 드레인(1307)과 접촉하는 자기 정렬 콘택 패드(Self Aligned Contact : SAC, 1308)가 형성되어 있다. 소스(1306)와 접촉하는 직접 콘택 패드(1310)와 자기 정렬 패드(1308)와 연결되는 직접 콘택 패드(1310)가 형성되어 있다. 소스(1306)와 접촉하는 직접 콘택 패드(1310)는 게이트(1305)와 접촉하도록 형성되어 있다. 자기 정렬 패드(1308)와 접촉하는 직접 콘택 패드(1310)과 연결되도록 메탈층으로 형성된 비트라인(1312)이 형성되어 있고, 소스(1306)와 접촉하는 직접 콘택 패드(1310)과 매몰 콘택 플러그(1314)가 형성되어 있다. 매몰 콘택 플러그(1314)와 연결되는 더미 커패시터(1101)의 하부 전극(1316)이 형성되어 있고, 하부 전극(1316) 위로 유전체 막(미도시)을 사이에 두고 상부 전극(1318)이 형성되어 있다. 더미 커패시터(1101)는 실린더형 커패시터로 형성되어 있다.
도 14는 본 발명의 반도체 메모리 장치를 포함하는 메모리 칩들을 갖는 메모리 모듈을 설명하는 도면이다. 도 14의 메모리 모듈(1400)은 도 2 또는 도 11의 반도체 메모리 장치들(20, 1100)을 포함하는 메모리 칩들(140-148)을 포함한다. 메모리 모듈(1400)은 인쇄 회로 기판(Printed Circuit Board: PCB, 1401)의 한 면에 배열된 9개의 메모리 칩들(140-148)을 갖는 SIMM (Single in line memory module)이다. SIMM 내 이러한 메모리 칩들의 수는 전형적으로 3 내지 9 정도로 다양하다. 인쇄 회로 기판(1401)은 한쪽 길이 에지를 따라 컴퓨터 마더 보드 상의 메모리 소켓에 꽂히도록 에지 컨넥터(1402)를 갖는다. 도시되지는 않았지만, 와이어링 패턴(wiring pattern)이 인쇄 회로 기판(1401) 상에 형성되어 있으며 에지 컨넥터(1402)를 구성하는 터미널들 또는 리드들이 메모리 칩들(140-148)과 연결된다.
도 15는 본 발명의 반도체 메모리 장치로 구현되는 RAM(1512)을 사용하는 프로세서 기반의 시스템을 설명하는 블락 다이어그램이다. 즉, RAM(1512)은 도 2 또는 도 11과 연관하여 설명된 백 바이어스(VBB) 리플 노이즈를 방지한다. 프로세서 기반의 시스템은 컴퓨터 시스템, 프로세서 제어 시스템 또는 프로세서와 연관된 메모리를 채용하는 다른 시스템일 수 있다. 시스템(1504)은 버스(1511) 상으로 RAM(1512)와 I/O 장치들(1508, 1510)과 통신하는 마이크로 프로세서와 같은 CPU(1505)를 포함한다. 시스템(1504)은 ROM(1514)을 포함하고, 버스(1511) 상으로 CPU(1505)와 통신하는 CD 롬 드라이버(1509) 등의 주변 장치들을 포함한다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
ARRAY : 메모리 셀 어레이들 SAs : 센스 앰프 블락들
SWDs : 워드라인 드라이버 블락들 CONJUNCTION : 컨정션 영역
ARRAY : 메모리 셀 어레이 WL : 서브 워드라인
BL/BLB : 비트라인 WEI : 워드라인 인에이블 신호
NWEIB : 서브 워드라인 인에이블 신호
PXID, PXIB : 제1 및 제2 워드라인 구동 신호들
PXI<j> : 하위 디코딩 신호들
VBB : 네가티브 전압, 백 바이어스 전압 VPP : 승압 전압
VCC : 전원 전압 VSS : 접지 전압
TMODE1 : 제1 테스트 모드 신호 TMODE2 : 제2 테스트 모드 신호
20 : 로우 디코더 30 : 하위 디코딩 신호 발생 회로
40 : 지연 로직 회로 50, 60 : 워드라인 구동 신호 발생 회로들
1101 : 더미 커패시터 1303 : 소자 분리막 1305 : 게이트
1306, 1307 : 소스/드레인 1310 : 직접 콘택 패드
1308 : 자기 정렬 패드 1312 : 비트라인
1314 : 매몰 콘택 플러그 1316 : 하부 전극
1400 : 메모리 모듈 1401 : 인쇄 회로 기판
140-148 : 메모리 칩들 1402 : 에지 컨넥터
1504 : 시스템 1511 : 버스
1512 : RAM 1505 : CPU
1514 : ROM 1509 : CD 롬 드라이버
1508, 1510 : I/O 장치들

Claims (14)

  1. 서브 워드라인 인에이블 신호, 제1 워드라인 구동 신호 및 제2 워드라인 구동 신호에 응답하여, 선택된 메모리 셀에 연결되는 서브 워드라인을 제1 전압으로 인에이블시키고, 비선택된 메모리 셀의 상기 서브 워드라인을 제2 전압 및 제3 전압으로 디세이블시키는 워드라인 구동 회로; 및
    상기 서브 워드라인의 디세이블시, 상기 제1 워드라인 구동 신호의 천이 시점을 기준으로 하여 상기 서브 워드라인 인에이블 신호의 천이 시점을 가변시켜, 상기 제3 전압으로 유입되는 상기 서브 워드라인의 차아지 양보다 상기 제2 전압으로 유입되는 상기 서브 워드라인의 차아지 양이 많도록 제어하는 지연 로직 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 제1 전압은 전원 전압보다 높은 승압 전압으로, 제2 전압은 접지 전압으로, 상기 제3 전압은 상기 접지 전압보다 낮은 네가티브 전압으로 설정되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 지연 로직 회로는
    제1 및 제2 테스트 모드 신호에 응답하여 상기 제1 워드라인 구동 신호의 천이 시점보다 상기 서브 워드라인 인에이블 신호의 천이 시점을 뒤쪽으로 지연시키는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 지연 로직 회로는
    상기 제1 테스트 모드 신호를 입력하는 제1 인버터;
    상기 제1 인버터의 출력과 상기 제1 워드라인 구동 신호를 입력하는 제1 낸드 게이트;
    상기 제1 테스트 모드 신호를 입력하는 제1 지연부;
    상기 제1 낸드 게이트의 출력과 상기 제1 지연부의 출력을 입력하는 제2 낸드 게이트;
    상기 제2 테스트 모드 신호를 입력하는 제2 인버터;
    상기 제2 인버터의 출력과 상기 제2 낸드 게이트의 출력을 입력하는 제3 낸드 게이트;
    상기 제2 테스트 모드 신호를 입력하는 제2 지연부;
    상기 제3 낸드 게이트의 출력과 상기 제2 지연부의 출력을 입력하는 제4 낸드 게이트; 및
    상기 제4 낸드 게이트의 출력을 입력하여 상기 서브 워드라인 인에이블 신호를 출력하는 제3 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 서브 워드라인 인에이블 신호, 제1 워드라인 구동 신호 및 제2 워드라인 구동 신호에 응답하여, 선택된 메모리 셀에 연결되는 서브 워드라인을 제1 전압으로 인에이블시키고, 비선택된 메모리 셀의 상기 서브 워드라인을 제2 전압 및 제3 전압으로 디세이블시키는 워드라인 구동 회로; 및
    상기 서브 워드라인의 디세이블시, 상기 서브 워드라인 인에이블 신호의 천이 시점을 기준으로 하여 상기 제1 워드라인 구동 신호의 천이 시점을 가변시켜, 상기 제3 전압으로 유입되는 상기 서브 워드라인의 차아지 양보다 상기 제2 전압으로 유입되는 상기 서브 워드라인의 차아지 양이 많도록 제어하는 지연 로직 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서,
    상기 제1 전압은 전원 전압보다 높은 승압 전압으로, 제2 전압은 접지 전압으로, 상기 제3 전압은 상기 접지 전압보다 낮은 네가티브 전압으로 설정되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제5항에 있어서, 상기 지연 로직 회로는
    제1 및 제2 테스트 모드 신호에 응답하여 상기 서브 워드라인 인에이블 신호의 천이 시점보다 상기 제1 워드라인 구동 신호의 천이 시점을 앞쪽으로 당기는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 지연 로직 회로는
    상기 제1 테스트 모드 신호를 입력하는 제1 인버터;
    상기 제1 테스트 모드 신호와 상기 반도체 메모리 장치로 입력되는 로우 어드레스 신호를 디코딩한 어드레스 디코딩 신호를 입력하는 제1 낸드 게이트;
    상기 제1 인버터의 출력과 상기 어드레스 디코딩 신호를 입력하는 제1 지연부;
    상기 제1 낸드 게이트의 출력과 상기 제1 지연부의 출력을 입력하는 제2 낸드 게이트;
    상기 제2 테스트 모드 신호를 입력하는 제2 인버터;
    상기 제2 테스트 모드 신호와 상기 제2 낸드 게이트의 출력을 입력하는 제3 낸드 게이트;
    상기 제2 인버터의 출력과 상기 제2 낸드 게이트의 출력을 입력하는 제2 지연부;
    상기 제3 낸드 게이트의 출력과 상기 제2 지연부의 출력을 입력하여 상기 제1 워드라인 구동 신호를 출력하는 제4 낸드 게이트; 및
    상기 어드레스 디코딩 신호를 입력하여 상기 서브 워드라인 인에이블 신호를 발생하는 지연부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 복수개의 메모리 셀들이 서브 워드라인과 비트라인의 교차점들에 배열되어 있는 다수개의 메모리 셀 어레이들; 및
    상기 메모리 셀 어레이들 사이에 배치되고, 선택된 메모리 셀에 연결되는 상기 서브 워드라인을 제1 전압으로 인에이블시키고, 비선택된 메모리 셀의 상기 서브 워드라인을 제2 전압 및 제3 전압으로 디세이블시키는 워드라인 구동 회로가 배열되어 있는 워드라인 구동 블락들을 구비하고,
    상기 메모리 셀 어레이의 에지쪽에 배치되는 더미 커패시터와 상기 제3 전압이 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제9항에 있어서,
    상기 제1 전압은 전원 전압보다 높은 승압 전압으로, 제2 전압은 접지 전압으로, 상기 제3 전압은 상기 접지 전압보다 낮은 네가티브 전압으로 설정되는 것을 특징으로 하는 반도체 메모리 장치.
  11. 선택된 메모리 셀과 연결되는 서브 워드라인을 제1 전압으로 구동하여 상기 메모리 셀을 인에이블시키는 단계; 및
    비선택된 메모리 셀의 상기 서브 워드라인을 제2 전압 및 제3 전압으로 디세이블시키는 단계를 구비하고,
    상기 서브 워드라인을 디세이블시키는 단계는
    제1 워드라인 구동 신호를 천이시켜 상기 서브 워드라인의 차아지를 제2 전압으로 디스차아지시키는 단계; 및
    서브 워드라인 인에이블 신호에 응답하여 상기 서브 워드라인의 차아지를 제3 전압으로 디스차아지시키는 단계를 구비하고,
    상기 제1 워드라인 구동 신호의 천이 시점보다 상기 서브 워드라인 인에이블 신호의 천이 시점을 뒤쪽으로 지연시키는 것을 특징으로 하는 반도체 메모리 장치의 구동 방법.
  12. 제11항에 있어서,
    상기 제1 전압은 전원 전압보다 높은 승압 전압으로, 제2 전압은 접지 전압으로, 상기 제3 전압은 상기 접지 전압보다 낮은 네가티브 전압으로 설정되는 것을 특징으로 하는 반도체 메모리 장치의 구동 방법.
  13. 선택된 메모리 셀과 연결되는 서브 워드라인을 제1 전압으로 구동하여 상기 메모리 셀을 인에이블시키는 단계; 및
    비선택된 메모리 셀의 상기 서브 워드라인을 제2 전압 및 제3 전압으로 디세이블시키는 단계를 구비하고,
    상기 서브 워드라인을 디세이블시키는 단계는
    제1 워드라인 구동 신호를 천이시켜 상기 서브 워드라인의 차아지를 제2 전압으로 디스차아지시키는 단계; 및
    서브 워드라인 인에이블 신호에 응답하여 상기 서브 워드라인의 차아지를 제3 전압으로 디스차아지시키는 단계를 구비하고,
    상기 서브 워드라인 인에이블 신호의 천이 시점보다 상기 제1 워드라인 구동 신호의 천이 시점을 앞쪽으로 당기는 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
  14. 제13항에 있어서,
    상기 제1 전압은 전원 전압보다 높은 승압 전압으로, 제2 전압은 접지 전압으로, 상기 제3 전압은 상기 접지 전압보다 낮은 네가티브 전압으로 설정되는 것을 특징으로 하는 반도체 메모리 장치의 구동 방법.
KR1020100004482A 2010-01-18 2010-01-18 백 바이어스 전압의 리플 노이즈를 줄이는 반도체 메모리 장치 및 그 구동 방법 KR101623080B1 (ko)

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