CN1332520A - 静态时钟脉冲发生器 - Google Patents

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Abstract

一种静态时钟脉冲发生器,它包括数个级1和2,每个级包括一D型触发器3和一选通电路4。该触发器3提供该级的输出信号Q,该输出信号还用作下一级的选通电路4的选通信号。选通电路4的选通输入端G为激活并且一时钟脉冲出现在时钟输入端CK或!CK上时,选通电路4就将一信号提供给触发器3的数据输入端D。一异步复位信号R从下一级提供给触发器3。

Description

静态时钟脉冲发生器
本发明涉及一种静态时钟脉冲发生器。这样的发生器可用于高速低功耗的控制器电路，例如用于包括数字信号处理(DSP)的复杂的超大规模集成(VLSI)设计中。时钟脉冲发生器可很好地用于空间光线调制器和显示器的驱动器电路的寻址，例如象素(pixelated)矩阵型，其中一系列明确的脉冲必须提供给采样高速视频数据的电路。
一种公知类型的时钟脉冲发生器是以移位寄存器为基础形成的。这种移位寄存器包括响应于时钟脉冲以将单个存储的逻辑状态从一个触发器传递给链接中下一个的级链D型触发器，例如正如在Horowitz和Hill剑桥大学出版社1989年第2版的“电子技术”中所公开的一样。对于典型时钟脉冲发生的应用，除了其中一个触发器状态外，其余所有触发器状态都被预置为逻辑低(0)状态，而该剩余的触发器就被预置为逻辑高(1)状态。移位寄存器被锁定在公知的频率处，移位寄存器中循环的(circulating)1状态用于在触发器的输出端产生顺序脉冲。这种公知技术的申请和实施例，公开在例如US 4,542,302和US 4,612,659中。一种对该技术的改进公开在US 4,785,297中。在此情况下，边缘触发型触发器的“主”和“从”输出端用于与复合逻辑门，如AND或NAND门结合，以降低给定输出脉冲数的移位寄存器的计时速度。
附图1表示包括D型锁存器1和2的典型CMOS电路的一部分。这种结构的组成和工作原理是众所周知的，在此就不作详细地描述。依次相连的锁存器如1和2在用CK和1CK表示的两相时钟的相反时钟相位上是显而易见的。每个锁存器的输入端和输出端被一起“与非”而能产生时钟脉冲Nn和Np。
为了提高最大工作频率和降低时钟功耗，已公开了降低时钟线路路容性负载的各种技术。例如，状态控制计时技术已被提出用于时钟脉冲发生电路中。这样的例子公开在US 4,746,915中，其中移位寄存器被分为触发器或锁存器的数个子寄存器，另一个以较低频率工作的移位寄存器被有选择地使用以将时钟信号用于每个子寄存器上。
对于需要单个循环1状态的应用来说，仅仅是那些在它们的输入端包含一1状态或具有一1状态的触发器或锁存器需要计时。如图2所示，对于这样的应用，通过“或操作”每个触发器的输入端和输出端产生的信号能够用于控制开启提供给触发器时钟输入端的时钟信号。这样的结构已公开在US 5,128,974中。然而，这样的结构在每级就需要更多的晶体管。而且，触发器输出端就必须驱动相对较大的负载，这就限制了运行的最大速度。
这里所使用的术语“D型锁存器”是指一种具有时钟输入端、数据输入端和正相的或反相输出端的电路，该电路是以这样的方式工作的：即提供给时钟输入端的时钟信号被激活时，该输出端在输入端(锁存器是“显而易见的”)提供一正相或反相型的信号，而在时钟信号不被激活时，该输出端就被保持或“锁定”在它的当前值上，而不管输入端信号的状态如何。这里所使用的术语“D型触发器”是指一种通常由两个级链的D型锁存器组成的，还可能包括附加电路的边缘触发设备。D型锁存器和D型触发器这里统称为“D型电路”，这样D型电路可以是一D型锁存器或一D型触发器。
根据本发明的第一个方案，提供一种包括一主时钟输入端和N个级的时钟脉冲发生器，每个第i级包括：一D型电路，它具有一用于从第(i＋a)级接收复位信号的复位输入端，这里a大于或等于1，和一数据输入端；一选通电路，它具有一响应于第(i－1)级的D型电路输出信号和主时钟输入端的时钟脉冲而将一脉冲提供给数据输入端的输出端，这里1＜i≤(N－a)。
每个D型电路可以是一D型锁存器。
至少其中的一级中的每一个可具有一能够提供D型电路输出信号和组成发生器输出端的输出端。
每个第i级的D型电路的复位输入端可设置成能够接收第(i＋a)级选通电路输出端的复位信号。
每个第i级的D型电路的复位输入端可设置成能够接收作为复位信号的第(i＋a)级的D型电路的输出端信号。
每级可包括一位于每级的选通电路输出端和D型电路数据输入端之间的延迟电路。每个延迟电路可包括数个级链连接的反相器。
每级可包括一开关装置，它用于有选择地连接D型电路复位输入端以接收第(i－a)级的复位信号，和响应于第(i＋1)级的D型电路输出信号和主时钟输入端的时钟脉冲来使选通电路将脉冲提供给数据输入端，其中，(1＋a)≤i＜N。每个开关装置可包括数个传输门。
每个第i级的D型电路可包括一时钟输入端，它用于接收第(i－1)级的D型电路输出信号。
该开关装置可设置成有选择地连接每个第i级的D型电路时钟输入端，以接收第(i＋1)级的D型电路输出信号。
第一级可包括：一D型电路，它具有一复位输入端，用于接收第(1＋a)级的复位信号，和一数据输入端；一选通电路，它用于响应于起始脉冲和主时钟输入端的时钟脉冲以将一脉冲提供给D型电路数据输入端。
该开关装置可设置成有选择地将第一级的复位信号与第一级的D型电路的复位输入端相连接。
第N级包括：一D型电路，它具有一数据输入端，一输出端和一用于接收D型电路输出的复位信号的复位输入端；和一选通电路，它具有一用于响应于第(N－1)级的D型电路输出信号和主时钟输入端的时钟脉冲的输出端以将一脉冲提供给数据输入端。
主时钟输入端可包括一互补时钟输入端，依次相连的数对级的选通电路可设置成响应于互补输入端的互补时钟脉冲。每个选通电路可包括一第一晶体管，其公共电极与主时钟输入端相连接，其输出电极形成D型电路的一个启动数据输入端，其控制电极响应于上一级的D型电路的输出信号。每个选通电路可包括一第二晶体管，其公共电极与一第一电源线路相连接，其输出电极与第一晶体管的输出电极相连接。第二晶体管的控制电极可设置成接收上一级的D型电路输出信号。
第一晶体管的控制电极可与一偏置电压源相连接，该偏置电压源可设置成由上一级的D型电路输出信号控制。该偏置电压源可包括一第三晶体管，其公共电极与一反相的主时钟输入端相连接，其控制和输出电极与第一晶体管的控制电极相连接。第一晶体管的控制电极可与第四晶体管的输出电极相连接，第四晶体管的公共电极与第一电源线路相连接。第四晶体管的控制电极可设置成接收上一级的D型电路输出信号。
第一晶体管的控制电极可与第五晶体管的输出电极相连接，第五晶体管的公共电极与一第二电源线路相连接，其控制电极设置成能够接收上一级的D型电路输出信号。
每个D型锁存器可包括一第一反相器和一第二反馈反相器。第二反相器可以是一选通反相器，它具有一设置成用上一级的D型锁存器输出信号控制的门输入端。
第一反相器可与一”高”导通或”低”导通管相连接，该导通管的控制端包括复位输入端。
该发生器可形成一CMOS集成电路。
该发生器可由多晶硅晶体管制成。
根据本发明的第二个方案，提供一种包括根据本发明第一个方案的发生器的空间光线调制器。
该调制器可包括一液晶设备。
该液晶设备可以是无源矩阵型的。
该液晶设备可以是有源矩阵型的。该发生器和有源矩阵可由相同类型的薄膜晶体管制成。
根据本发明的第三个方案，提供一种包括根据本发明第二个方案的调制器的显示器。
根据本发明的第四个方案，提供一种包括根据本发明第一个方案的发生器的发光显示器。
该显示器可以是无源或有源矩阵型的。
因此，本发明能够提供一种可高速运行和低功耗的时钟脉冲发生器。这样的发生器能够提供没有瞬时移动电路节点的静态运行，和将低负载加在输入时钟信号上。该发生器可很容易地设置成以双向模式运行，并可由相对少量的晶体管组成。该发生器还可以低电压输入时钟信号运行，能够提供例如从时钟信号到输出信号的电平移动，时钟信号具有2v或更小的值，输出信号能够在电源线路之间进行切换，该电源线路通常能够传输10v至20v的电压。这种性能通过使用多晶硅薄膜晶体管技术而实现。
本发明通过参考附图的举例作更详细地描述，其中：
图1是一种公知类型移位寄存器的两级电路图；
图2是一种公知类型时钟脉冲发生器的电路方框图；
图3是一种构成本发明实施例的静态时钟脉冲发生器的两级的电路图；
图4是级数为如图3所示的时钟脉冲发生器的框图；
图5是在如图3和4所示的时钟脉冲发生器中产生的波形的计时图；
图6是组成本发明一个实施例的静态时钟脉冲发生器的两级电路图；
图7是级数为如图6所示的时钟脉冲发生器的框图；
图8是在如图6和7所示的时钟脉冲发生器中产生的波形的计时图；
图9是组成本发明一个实施例的静态时钟脉冲发生器的两级电路图；
图10是级数为如图9所示的时钟脉冲发生器的框图；
图11是在如图8和9所示的时钟脉冲发生器中产生的波形的计时图；
图12是组成本发明一个实施例的静态时钟脉冲发生器的两级电路图；
图13是级数为如图12所示的时钟脉冲发生器的框图；
图14是在如图12和13所示的时钟脉冲发生器中产生的波形的计时图；
图15是组成本发明一个实施例的静态时钟脉冲发生器的两级电路图；
图16是在如图15所示的时钟脉冲发生器中产生的波形的计时图；
图17是组成本发明一个实施例的双向静态时钟脉冲发生器的一级电路图并说明其双向的工作；
图18是组成本发明一个实施例的静态时钟脉冲发生器的一级电路图；
图19是在如图18所示的时钟脉冲发生器的模拟试验中产生波形的波形图；
图20是组成本发明一个实施例的静态时钟脉冲发生器的一级电路图；
图21是组成本发明一个实施例的静态时钟脉冲发生器的一级电路图；
图22是组成本发明一个实施例的双向静态时钟脉冲发生器的一级电路图；
图23是组成本发明一个实施例的包括液晶空间光线调制器的显示器的大致框图。
全部附图中同样的参考标号表示相同的部件。
图3表示静态时钟脉冲发生器的两级1和2。级1包括一D型锁存器3和一选通电路4。锁存器3具有与下一级相连接的正相和反相的输出端Q和！Q，输出端Q构成该级的输出端和时钟脉冲发生器的输出端。该锁存器具有一接收下一级复位信号的异步复位输入端R。
选通电路4具有经过时钟线路与主时钟输入端相连接的互补时钟输入端CK和！CK，该时钟线路为所有级共用。级1选通电路4的时钟输入端CK与时钟线路CK相连接。反相时钟输入端！CK如图所示通过图3中的虚线路与相应的时钟线路相连接，因为这种连接在某些实施例中可以不需要。
选通电路4具有接收上一级选通信号的互补选通输入端G和！G。在某些实施例中，只有正相或反相的选通信号可以逐级传输。选通输入端G还与锁存器3的时钟输入端CK相连接。选通电路4具有一输出端O，它将复位信号提供给上一级，还与锁存器3的数据输入端D相连接。
级1用正相时钟脉冲CK激活，而级2用反相时钟脉冲！CK激活(为了方便，出现在各种线路路和节点上的信号用与该线路路和节点相同的参考标号表示)。因此，选通电路4的输入端！CK与反相时钟线路相连接，而正相时钟输入CK根据具体实施例的需要可与相应的正相时钟线路相连接或不连接。
图4表示包括N个级链连接的级1，2的部分静态时钟脉冲发生器。级1与级2交替更换。第一级1的互补选通输入端G和！G设置成能够接收互补起始脉冲SP和！SP，而时钟输入端接收两相时钟输入端的互补时钟信号CK和！CK。每个级1，2的复位输入端R与下一级(除了最后一级或第N级)的选通电路输出端O相连接，其复位输入端R与同级的输出端Q相连接。
静态时钟脉冲发生器的工作过程用图5的计时图作说明，图5表示在图4发生器的第一个四级中产生的各种波形。起初，级1和2的所有锁存器3都处于复位状态以便所有输出端Q都为低电平。所有级1和2的选通电路4停止工作，选通电路输出端O都是低电平。
在时间tn前，一起始脉冲SP提供给第一级的选通电路输入端。因此选通电路4就能被启动，选通电路4的输出端O能够跟随时钟信号CK的逻辑状态，可能伴有实际逻辑电平的电平移动。
在时间tn时，选通电路4的输出端跟随时钟信号CK的上升沿升高。因此锁存器3的正相输出端Q也上升，并启动下一级2的选通电路4。
仅在时间tn后，起始脉冲SP开始下降以便第一级的选通电路停止工作。锁存器的时钟输入CK也下降以便锁存器保持其输出端Q为高电平状态，直至复位信号被接收到。
在时间tn＋1时，第二级2的选通电路4的输出端O跟随反相时钟信号！CK的上升沿上升。第二级锁存器3的输出端Q也上升，启动第三级的选通电路4。同时，第二级的选通电路4的输出端O提供一复位信号给第一级的锁存器的复位输入端R，因此，其输出端Q下降。因此，依次相连级的输出端Q的下降和上升沿就会同时发生或同步，如图5所示。
在时间tn＋2时，第三级的选通电路4的输出端O跟随时钟信号CK的上升沿上升。因此第三级的输出端Q也上升，启动第四级的选通电路4。同时，第二级的锁存器3被复位。然后工作过程如上所述继续进行，在每个锁存器3用选通的时钟脉冲输入置位一次和用发生器下一级的反馈信号复位一次。
图6中所示的级1和2不同于图3中所示的级1和2，在于每个上一级的复位信号是由锁存器3的输出端Q而不是选通电路4的输出端O提供的。图7所示包括级1和2的发生器不同于图4所示的发生器，仅仅在于复位信号的级输出端的标记不同。
图8表示产生的波形图。因为每个锁存器3直到下一级的锁存器3被置位后才被复位，所有级输出端Q被保证按如图8所示那样重叠。因此这样的结构适用于要求提供连续重叠信号的时钟脉冲发生器。
图9所示的级1和2不同于图3所示的级1和2，在于每级锁存器的复位信号是从间隔一个的下一级中获得的，即，对于每个第n级来说，复位信号是由第(n＋2)级反馈而来的。此外，每个级1，2设有一通过馈通线路与输出端F相连接的输入端F，它用于将复位信号从下一级传输给上一级。级的相互连接如图10所示。第N级的输出端Q与同级的反馈输入端F和复位输入端R相连接。
如图11所示，连续的输出端Q在时钟信号CK，！CK的整个时钟周期内是激活的或是高电平，以便每隔一个输出端Q的下降沿和上升沿是同时发生的。连续数对输出端信号Q以大致半个时钟周期重叠。
图12所示的级1和2不同于图9所示的级1和2，与图6的结构一样，在于复位信号是从每级锁存器的输出端Q中获得的。发生器的级之间的相互连接如图13所示，与图10中所示的不同，仅仅在于每级复位脉冲反馈输出端的标记不同。如图14所示，因为每个锁存器3直到间隔一个级的锁存器3被置位后才被复位，所以每隔一级的输出Q被保证重叠。
图15所示的级1和2不同于图3所示的级1和2，在于每级包括一延时元件或电路5，该延时元件或电路5连接在选通电路4的输出端O和锁存器3的数据输入端D之间从选通电路4的输出端O正相获得的上一级的复位信号。这些级的相互连接如图4所示。每个延迟电路5例如可包括数个级链连接的反相器。除非锁存器3需要一反相信号，否则应该设有偶数个级链连接的反相器。
如图16所示，由每级延迟电路5提供的延时保证上一级的锁存器3在当前级的锁存器3置位前被复位。这就依次地保证连续级的输出Q不再重叠，正如一些时钟脉冲发生器的应用可能所需的那样。
图17表示一个设置成双向工作即从左到右或从右到左顺序产生脉冲的如图6中所示类型的级1。图17的上部表示从左到右的工作而下部表示从右到左的工作。反相时钟激活的级2可以同样的方式设置。
级1包括第一和第二电子转换开关6和7。开关6和7通过合适的单相或互补控制信号(为了清晰起见未在图17中显示)控制。
如图17的上部所示，该发生器的组成是从左到右的工作，开关6将选通电路的选通输入端G和锁存器3的时钟输入端CK与接收上一级输出信号Q的端子GR相连接。开关7将锁存器3的复位输入端R与端子RG相连接，以接收下一级锁存器的输出Q作为复位信号。因此，该级就能如上所述进行工作。
该发生器的组成是从右到左的工作时，开关6和7的连接如图17的下部所示。选通电路4的选通输入端G和锁存器3的时钟输入端CK与端子RG相连接，并接收下一级锁存器的输出Q。锁存器3的复位输入端R与端子GR相连接，以接收上一级锁存器3的输出Q作为复位信号。因此该级输出端Q的脉冲能够连续地从右到左产生。对于这种模式的工作，第一级和第N级的终端连接可以互换以便第N级能够接收起始脉冲和第一级能够自身复位。
开关6和7可以两个晶体管或单个晶体管类型的传输门来具体化。下面将描述一种具有互补控制输入的一个两个晶体管的结构。
图18详细地表示了由CMOS场效应管，例如是一种多晶硅薄膜晶体管形式所具体化的级1的实例。另一个级2也可以同样的方式被具体化，除了与互补时钟线路CK和！CK连接的互换。这种结构能够用输入时钟电压进行工作，该输入时钟电压大致低于电源电压，因为选通电路4对较高的输入时钟信号电平提供一种电平移动功能。在此结构中，选通电路输出端！Q和锁存器复位输入端！R是“激活低电平”。
选通电路4包括N型的晶体管M1，M3和M7，P型晶体管M2和M4。晶体管M1和M3的源极分别地与反相和正相时钟输入端！CK和CK相连接。晶体管M1的漏极提供给选通电路4的输出端！Q，并与晶体管M2的漏极相连接，晶体管M2的源极与第一电源线路Vdd相连接，其栅极与反相的选通输入端！G相连接。晶体管M3的栅极和漏极互相连接，还连接于晶体管M4和M7的漏极上。晶体管M4的源极和栅极分别地与第一电源线路Vdd和反相选通输入端！G相连接。晶体管M7的源极和栅极分别地与第二电源线路Vss和反相输入端！G相连接。
D型锁存器3包括一N型晶体管M5，P型晶体管M6和M13，一用来串联的单个栅极晶体管M8，M10和M12的三栅N型晶体管和一用来串联两个单个栅极晶体管M9和M11的双栅P型晶体管。晶体管M5和M6形成一反相器，该反相器的输入端与选通电路4的输出端！O相连接，其输出端组成级1的正相输出端Q。晶体管M8—M12形成一选通反馈反相器，其输入端和输出端分别地与反相器M5，M6的输出端和输入端相连接。
晶体管M11的栅极与正相选通输入端G相连接，而晶体管M10的栅极与反相的输入端！G相连接。因此，选通信号为激活时，选通的反相器就停止工作，而在选通输入端为不激活时，选通的反相器就能够启动工作，并锁定锁存器的输出。
晶体管M13包括一”高”导通(pull-up)管，其源极和漏极分别地与第一电源线路Vdd和选通电路4的输出端！O相连接。晶体管M13和M12的栅极与锁存器3的激活低复位输入端！R相连接。
图18所示的级1的工作过程如下所述。选通输入端不激活以便互补选通信号G和！G分别是低电平和高电平时，晶体管M2和M4就被截止，”低”导通(pull-down)晶体管M7保证晶体管M1和M3截止。因此选通电路4的输出端！O呈高阻状态，不受时钟信号CK和！CK的影响。因此输出端！O通过选通的反相器的输出保持在逻辑高电平，它能够锁定锁存器3的状态。
选通信号激活以便信号G和！G分别是高电平和低电平时，二极连接的晶体管M3用作偏置电压源，其负载由晶体管M4提供。该偏置电压提供给晶体管M1的栅极，它起一个公共选通放大器的作用，由晶体管M2提供一负载，在选通电路输出端！O提供一时钟信号！CK型的电平移动型式。时钟信号CK是低电平，反相时钟信号！CK是高电平时，晶体管M1的栅极一源极电压就比较低，晶体管M2保持输出端！O接近于电源线路Vdd上的正电压。相反，时钟信号CK和！CK分别是高电平和低电平时，由晶体管M3和M4产生并提供给晶体管M1栅极的偏置电压就比较高。晶体管M1的栅极一源极电压就充分地升高以容许晶体管M1使输出端！O接近于电源线路Vss上的地电位。为此，晶体管M1的驱动能力基本上要大于晶体管M2的驱动能力。
具有异步复位的D型锁存器3与图1所示常用的计时D型锁存器相似，但它具有组成部分选通电路4的第一级计时反相器以便选通电路的输出端！O与锁存器3的互补输出端！Q有相同的节点。晶体管M3通过使节点！Q上升为高电平以提供异步复位，这样输出端Q就变为低电平，晶体管M2防止发生复位时产生的任何晶体管冲突。
如上所述，选通输入端G是低电平时，锁存器3的锁定机构被激活以便输出端Q和！Q在其当前的逻辑值下保持锁定。因此，由于选通电路4没有激活，锁存器就确定了选通电路输出端！O上的电压。然而，”高”导通管M13仍能够复位锁存器。
相反，选通输入端G是高电平时，锁存器3的锁定机构就停止工作，选通电路4就被激活。因此，选通电路4就确定了输出端！O的逻辑状态，并因此确定了锁存器3输出端Q的逻辑级。
图19所示的电压波形来自于包括图18所示类型级的、具有15v电源电压的时钟脉冲发生器的瞬时分析模拟图。晶体管以典型低温多晶硅薄膜晶体管的特性，即矩形设备具有2v的阀电压和1.25μA/V2的互导被模拟。时钟输入是2v电压值和5MHz的互补信号。
图19下部的波形图表示时钟和起始脉冲，而上部波形图表示时钟脉冲发生器连续级的输出信号。因此，在起始脉冲之后，时钟脉冲发生器产生令人满意的输出脉冲，其幅值大致与电源电压相等。这可利用从2v时钟脉冲到15v输出脉冲的电平移动来实现。
图20表示一不同于图18所示的时钟脉冲发生器级1，它的不同在于反馈反相器是非选通型，即“晶体管”M10，M11和M12被省略了。为了使这种结构得以正确地工作，晶体管M8和M9与晶体管M1和M13相比必须具有较低的驱动能力。然而，这就提供了比较简单的电路结构，正相选通电路G就能被省略。同样地，如果不需要提供级输出，正相输出端Q也可以省略。
图21表示省略了图20的级的晶体管M2的比较简单的电路结构。在正常工作过程中，选通电路4的输出端！O通过晶体管M9保持高电平。然而，选通电路4被激活时，晶体管M9用作晶体管M1的负载并保持输出端！O的高电平，直至正相时钟脉冲CK的上升沿。然后晶体管M1使输出端！O降为低电平，晶体管M13使输出端！O大致滞后半个时钟周期后上升。
图22表示具有开关结构的图18所示级的双向实施例，该开关结构由包括晶体管M14—M22的传输门电路设置而成。传输门电路的控制输入端与互补左/右控制线路LR和！LR相连接，这样，在需要进行左到右的工作时，控制信号LR和！LR就会分别为高电平和低电平，而在需要进行右到左的工作时，控制信号LR和！LR就会分别为低电平和高电平。为了避免对双向操作分别转换正相选通信号G，反相器11从被反相的选通信号！G产生正相选通信号G。
图23表示包括一N行×M列象素显示矩阵40的显示器，例如是一种包括液晶显示器的空间光线调制器形式。该显示器还包括一具有时钟脉冲发生电路42和一组数据线路驱动器43的地址信号发生器41。该时钟脉冲发生电路42包括图3至22所示和前面所述的任一类型的发生器。一扫描信号发生器44将扫描信号提供给象素的行，它包括一时钟脉冲发生电路45和一组线路驱动器46。该时钟脉冲发生电路45包括图3至22所示和前面所述的任一类型的发生器。该时钟脉冲发生电路以电路42的象素数据率和电路45的线路数据率来产生时钟脉冲。

Claims (37)

1.一种包括一主时钟输入端和N个级的静态时钟脉冲发生器，每个第i级包括：一D型电路，它具有一用于接收第(i＋a)级复位信号的复位输入端，这里a大于或等于1，和一数据输入端；一选通电路，它具有一响应于第(i－1)级的D型电路输出信号和主时钟输入端的时钟脉冲而将一脉冲提供给数据输入端的输出端，这里1＜i≤(N－a)。
2.如权利要求1所述的发生器，其特征在于：每个D型电路可以是一D型锁存器。
3.如权利要求1所述的发生器，其特征在于：至少每个其中的一级可具有一能够提供D型电路输出信号和组成发生器输出端的输出端。
4.如权利要求1所述的发生器，其特征在于：每个第i级的D型电路的复位输入端可设置成能够接收第(i＋a)级选通电路输出端的复位信号。
5.如权利要求1所述的发生器，其特征在于：每个第i级的D型电路的复位输入端可设置成能够接收作为复位信号的第(i＋a)级的D型电路的输出端信号。
6.如权利要求1所述的发生器，其特征在于：每级可包括一位于每级选通电路输出端和D型电路数据输入端之间的延迟电路。
7.如权利要求6所述的发生器，其特征在于：每个延迟电路可包括数个级链连接的反相器。
8.如权利要求1所述的发生器，其特征在于：每级可包括一开关装置，它用于有选择地连接D型电路复位输入端以接收第(i－a)级的复位信号，和使选通电路响应于第(i＋1)级的D型电路输出信号和主时钟输入端的时钟脉冲以将脉冲提供给数据输入端，其中，(1＋a)≤i＜N。
9.如权利要求8所述的发生器，其特征在于：每个开关装置可包括数个传输门电路。
10.如权利要求1所述的发生器，其特征在于：每个第i级的D型电路可包括一时钟输入端，它用于接收第(i－1)级的D型电路的输出信号。
11.如权利要求8所述的发生器，其特征在于：该开关装置可设置成有选择地连接每个第i级的D型电路时钟输入端以接收第(i＋1)级的D型电路的输出信号。
12.如权利要求1所述的发生器，其特征在于：第一级可包括：一D型电路，它具有一复位输入端，用于接收第(1＋a)级的复位信号，和一数据输入端；一选通电路，它用于响应于起始脉冲和主时钟输入端的时钟脉冲以将一脉冲提供给D型电路数据输入端。
13.如权利要求8所述的发生器，其特征在于：该开关装置可设置成有选择地将第一级的复位信号与第一级的D型电路的复位输入端相连接。
14.如权利要求1所述的发生器，其特征在于：第N级包括：一D型电路，它具有一数据输入端，一输出端和一用于接收D型电路输出复位信号的复位输入端；一选通电路，它具有一响应于第(N－1)级的D型电路输出信号和主时钟输入的时钟脉冲以将一脉冲提供给数据输入端的输出端。
15.如权利要求1所述的发生器，其特征在于：主时钟输入端可包括一互补时钟输入端，依次相连的数对级的选通电路可设置成响应于互补输入端的互补时钟脉冲。
16.如权利要求1所述的发生器，其特征在于：每个选通电路可包括一第一晶体管，其公共电极与主时钟输入端相连接，其输出电极形成D型电路的一个启动数据输入端，其控制电极对应于上一级的D型电路的输出信号。
17.如权利要求16所述的发生器，其特征在于：每个选通电路可包括一第二晶体管，其公共电极与一第一电源线路相连接，其输出电极与第一晶体管的输出电极相连接。
18.如权利要求17所述的发生器，其特征在于：第二晶体管的控制电极可设置成接收上一级的D型电路输出信号。
19.如权利要求16所述的发生器，其特征在于：第一晶体管的控制电极可与一偏置电压源相连接，该偏置电压源可设置成由上一级的D型电路输出信号控制。
20.如权利要求19所述的发生器，其特征在于：该偏置电压源可包括一第三晶体管，其公共电极与一反相的主时钟输入端相连接，其控制和输出电极与第一晶体管的控制电极相连接。
21.如权利要求20所述的发生器，其特征在于：第一晶体管的控制电极可与一第四晶体管的输出电极相连接，该第四晶体管的公共电极与第一电源线路相连接。
22.如权利要求21所述的发生器，其特征在于：第四晶体管的控制电极可设置成接收上一级D型电路的输出信号。
23.如权利要求16所述的发生器，其特征在于：第一晶体管的控制电极可与第五晶体管的输出电极相连接，第五晶体管的公共电极与一第二电源线路相连接，其控制电极设置成能够接收上一级D型电路的输出信号。
24.如权利要求2所述的发生器，其特征在于：每个D型锁存器可包括一第一反相器和一第二反馈反相器。
25.如权利要求24所述的发生器，其特征在于：第二反相器可以是一选通反相器，它具有一设置成用上一级D型锁存器输出信号控制的门输入端。
26.如权利要求24所述的发生器，其特征在于：第一反相器可与一控制端包括复位输入端的”高”导通或”低”导通管相连接。
27.如权利要求1所述的发生器，其特征在于：该发生器可形成一CMOS集成电路。
28.如权利要求1所述的发生器，其特征在于：该发生器可由多晶硅薄膜晶体管制成。
29.一种空间光线调制器，它包括如权利要求1所述的发生器。
30.如权利要求29所述的调制器，其特征在于：它可包括一液晶设备。
31.如权利要求30所述的调制器，其特征在于：该液晶设备可以是无源矩阵型的。
32.如权利要求30所述的调制器，其特征在于：该液晶设备可以是有源矩阵型的。
33.如权利要求32所述的调制器，其特征在于：该发生器和有源矩阵可由相同类型的薄膜晶体管制成。
34.一种显示器，它包括如权利要求29所述的调制器。
35.一种发光显示器，它包括如权利要求1所述的发生器。
36.如权利要求35所述的无源矩阵型的显示器。
37.如权利要求35所述的有源矩阵型的显示器。
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