CN1870430A - 占空比校正器 - Google Patents

Abstract

一种包括第一电路和第二电路的占空比校正器。第一电路被配置用来接收时钟信号和反相时钟信号，并且用来得到指示在时钟信号和反相时钟信号的转变之间的时间差的延迟信号。第二电路被配置用来接收时钟信号和反相时钟信号以及延迟信号，并且基于延迟信号来延迟时钟信号以提供具有基本上50％的占空比的输出时钟信号。

Description

占空比校正器

背景技术

许多数字电路接收时钟信号来运行。一种类型接收时钟信号来运行的电路是存储电路，例如动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)或双数据率动态随机存取存储器(DDR-SDRAM)。在以高频运行的存储电路中，重要的是具有一个有大约50％占空比的时钟信号。这向存储电路提供在用于将数据传输到存储电路中以及从存储电路中输出数据的高电平阶段和低电平阶段上近似等量的时间，比如锁存上升沿数据以及将下降沿数据锁存出存储电路。

通常，时钟信号由诸如晶体振荡器之类的振荡器以及时钟电路来提供。振荡器和时钟电路可以提供不具有50％占空比的时钟信号。例如，时钟信号可以具有45％的占空比，其中高电平阶段是一个时钟周期的45％，以及低电平阶段是时钟周期的剩余的55％。占空比校正器接收时钟信号并校正或改变时钟信号的占空比，以向时钟信号提供由基本上二分之一的时钟周期隔开的转变(transition)。

典型地，模拟占空比校正器使用许多时钟周期来完成占空比校正。而且，在模拟占空比校正器中，保持累积的电荷一个延长的时间长度是困难的。另外，即使在节电模式中，时钟信号也被提供给模拟占空比校正器来更新累积的电荷。这样，即使在节电模式中，模拟占空比校正器也保持可操作，并且时钟缓冲器保持激活，这不断地消耗功率。

由于这些和其它的原因，所以本发明是需要的。

发明内容

本发明的一个方面提供一种包括第一电路和第二电路的占空比校正器。第一电路被配置用来接收时钟信号和反相时钟信号，并且用来得到延迟信号，该延迟信号指示在时钟信号和反相时钟信号的转变之间的时间差。第二电路被配置用来接收时钟信号和反相时钟信号以及延迟信号，并且用来基于延迟信号来延迟时钟信号以提供一个具有基本上50％占空比的输出时钟信号。

附图说明

图1是说明根据本发明的电子系统的一个实施例的框图。

图2是说明根据本发明的占空比校正器的一个实施例的图。

图3是说明时钟信号延迟电路的一个实施例的图。

图4是说明混合器(mixer)电路的一个实施例的图。

图5是说明图2的占空比校正器的工作的时序图。

具体实施方式

在下面的详细描述中参考了可以构成其一部分的附图，并且在附图中，通过说明的方式示出在其中可以实施本发明的特定实施例。关于这点，方向性术语(比如“顶部”、“底部”、“前面”、“后边”、“前部的”、“尾部的”等)是参考所描述的图的方向来使用的。因为本发明的实施例的组件能被定位在许多不同的方向，所以方向性术语是用于说明的目的，并且决不是限制。可以理解在不偏离本发明的范围的情况下，可以使用其它实施例，并且可以进行结构或逻辑的改变。因此，下面的详细描述不是在限制的意义上采用的，并且本发明的范围由所附权利要求书来限定。

图1是说明根据本发明的电子系统20的一个实施例的框图。电子系统20包括主机22和存储电路24。主机22通过存储器通信路径26被电连接到存储电路24。主机22可以是任何合适的电子主机，比如一个包括微处理器或微控制器的计算机系统。存储电路24可以是任何合适的存储器，比如一个使用时钟信号来操作的存储器。在一个实施例中，存储电路24包括随机存取存储器，比如动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)或双数据率同步动态随机存取存储器(DDR-SDRAM)。

存储电路24包括一个占空比校正器28，它接收位于30的时钟信号CLK和位于32的反相时钟信号bCLK。位于30的时钟信号CLK是位于32的反相时钟信号的反相。在一个实施例中，占空比校正器28通过存储器通信路径26接收位于30的时钟信号CLK和/或位于32的反相时钟信号bCLK。在其它实施例中，占空比校正器28从任何合适的设备中接收位于30的时钟信号CLK和/或位于32的反相时钟信号bCLK，比如位于存储电路24内部或外部的专用时钟电路。

占空比校正器28提供位于34的输出时钟信号CLKOUT以及位于36的输出时钟信号bCLKOUT。位于34的CLKOUT是一个具有50％占空比的时钟信号，以及位于36的bCLKOUT是一个具有50％占空比的时钟信号。位于34的CLKOUT是位于36的bCLKOUT的反相。占空比校正器28接收位于30的时钟信号CLK以及位于32的反相时钟信号bCLK，其可以不具有50％占空比，并且提供位于34的输出时钟信号CLKOUT和位于36的输出时钟信号bCLKOUT，它们具有基本上50％的占空比。存储电路24接收位于34的输出时钟信号CLKOUT和位于36的输出时钟信号bCLKOUT，以向存储电路24输入数据和/或将数据从存储电路24中输出。

图2是说明根据本发明的占空比校正器28的一个实施例的图。占空比校正器28包括混合电路50和边沿对齐(edge alignment)电路52。混合电路50接收位于54的时钟信号CLK和位于56的反相时钟信号bCLK。边沿对齐电路52接收位于54的时钟信号CLK和位于56的反相时钟信号bCLK，并且在通信路径58上提供延迟信号DLY。混合电路50通过通信路径58接收延迟信号DLY，并且提供位于60的输出时钟信号CLKOUT和位于62的输出时钟信号bCLKOUT。位于60的输出时钟信号CLKOUT具有基本上50％的占空比，以及位于62的输出时钟信号bCLKOUT具有基本上50％的占空比。而且，位于60的输出时钟信号CLKOUT是位于62的输出时钟信号bCKLOUT的反相。

混合电路50包括时钟信号延迟电路64、第一混合器电路66、第二混合器电路68以及时钟信号恢复电路70。时钟信号延迟电路64通过通信路径72被电连接到第二混合器电路68。第一混合器电路66通过通信路径74被电连接到时钟信号恢复电路70，以及第二混合器电路68通过通信路径76被电连接到时钟信号恢复电路70。

边沿对齐电路52包含反相时钟信号延迟电路78、相位检波器(PD)80以及有限状态机(FSM)82。反相时钟信号延迟电路78通过通信路径84被电连接到PD 80。PD 80通过通信路径86被电连接到FSM 82，以及FSM 82通过通信路径58被电连接到时钟信号延迟电路64和反相时钟信号延迟电路78。

反相时钟信号延迟电路78接收位于56的反相时钟信号bCLK和经由通信路径58的延迟信号DLY，并且在通信路径84上提供延迟的反相时钟信号bDCLK。反相时钟信号延迟电路78基于延迟信号DLY来延迟位于56的反相时钟信号bCLK以提供延迟的反相时钟信号bDCLK。在一个实施例中，反相时钟信号延迟电路78包括与精细(fine)延迟电路串联的粗延迟电路。在一个实施例中，反相时钟信号延迟电路78包括输出选择型延迟电路，其包括任何合适数量的可选择延迟，比如16个或更多个延迟选择。

PD 80接收位于54的时钟信号CLK和在通信路径84上的延迟反相时钟信号bDCLK，并且在通信路径86上提供一个相位信号。该相位信号指示在位于54的时钟信号CLK的上升沿和延迟反相时钟信号bDCLK的上升沿之间的时间延迟或时间差。在其它实施例中，PD 80指示在任何合适的边沿之间的延迟，比如位于54的时钟信号CLK的下降沿和延迟反相时钟信号bDCLK的下降沿。

FSM 82接收在通信路径86上的相位信号，并且在通信路径58上提供延迟信号DLY。延迟信号DLY通过反相时钟信号延迟电路78来为位于56的反相时钟信号bCLK选择时间延迟，以在通信路径84上提供延迟的反相时钟信号bDCLK。FSM 82提供延迟反相时钟信号bDCLK的延迟信号DLY，以将反相时钟信号bDCLK的上升沿与位于54的时钟信号CLK的上升沿对齐。在其它实施例中，FSM 82提供延迟信号来将位于54的时钟信号CLK和延迟的反相时钟信号bDCLK的任何合适的边沿对齐。

时钟信号延迟电路64接收位于54的时钟信号CLK和经由通信路径58的延迟信号DLY，并且在通信路径72上提供延迟的时钟信号DCLK。时钟信号延迟电路64基于延迟信号DLY来延迟位于54的时钟信号CLK，以在通信路径72上提供延迟的时钟信号DCLK。在一个实施例中，时钟信号延迟电路64包括与精细延迟电路串联的粗延迟电路。在一个实施例中，时钟信号延迟电路64包括输出选择型延迟，该延迟包括任何合适数量的可选择延迟，比如16个或更多个延迟选择。在一个实施例中，位于54的时钟信号CLK通过时钟信号延迟电路64被延迟与位于56的反相时钟信号bCLK通过反相时钟信号延迟电路78所延迟的相同量的时间。

第一混合器电路66包括早期输入E、晚期输入L以及输出O。第一混合器电路66的早期输入E和晚期输入L接收位于54的时钟信号CLK。第一混合器电路66在通信路径74上提供位于输出O的第一脉冲。第一脉冲的每个脉冲都跟随位于54的时钟信号的上升沿。第一脉冲是周期性脉冲，以使第一脉冲的一个脉冲的开始距第一脉冲的下一个脉冲的开始一个时钟周期。

第二混合器电路68包括早期输入E、晚期输入L以及输出O。第二混合器电路68的早期输入E在通信路径72上接收延迟时钟信号DCLK。第二混合器电路68的晚期输入L接收位于56的反相时钟信号bCLK。第二混合器电路68混合接收的延迟时钟信号DCLK和位于56的反相时钟信号bCLK，以在通信路径76上提供位于输出O的第二脉冲。第二脉冲的每个脉冲都跟随延迟时钟信号DCLK的上升沿和位于56的反相时钟信号bCLK的上升沿。第二脉冲是周期性脉冲，以使第二脉冲的一个脉冲的开始距第二脉冲的下一个脉冲的开始一个时钟周期。而且，第二脉冲的每个脉冲的开始距第一脉冲的一个脉冲的开始半个时钟周期。

时钟信号恢复电路70在通信路径74上接收第一脉冲并在通信路径76上接收第二脉冲。时钟信号恢复电路70接收第一脉冲，并提供位于60的输出时钟信号CLKOUT的一个边沿和位于62的反相输出时钟信号bCDLKOUT的反相边沿，以响应与第一脉冲的每个脉冲的开始。时钟信号恢复电路70接收第二脉冲，并提供位于60的输出时钟信号CLKOUT的另一个边沿和位于62的反相输出时钟信号bCLKOUT的另一个边沿，以响应于第二脉冲的每个脉冲的开始。因为第二脉冲的一个脉冲的开始距第一脉冲的一个脉冲的开始半个时钟周期，所以位于60的输出时钟信号CLKOUT具有50％的占空比，并且位于62的反相输出时钟信号bCLKOUT具有50％的占空比。

在操作中，反相时钟信号延迟电路78接收位于56的反相时钟信号bCLK以及延迟信号DLY，并且在通信路径84上提供延迟的反相时钟信号bDCLK。PD 80接收位于54的时钟信号CLK以及延迟的反相时钟信号bDCLK，并且在通信路径86上提供相位信号。FSM 82接收在通信路径86上的相位信号，并且在通信路径58上提供反馈给反相时钟信号延迟电路78的延迟信号DLY。

反相时钟信号延迟电路78接收位于56的反相时钟信号bCLK和新的延迟信号DLY，并且提供调整过的延迟反相时钟信号bDCLK。PD 80接收位于54的时钟信号CLK和调整过的反相时钟信号bDCLK，并且在通信路径86上提供相位信号。FSM 82接收在通信路径86上的相位信号，并且在通信路径58上提供另一个反馈给反相时钟信号延迟电路78的延迟信号DLY。改变延迟信号的过程一直持续到位于54的时钟信号CLK的上升沿与延迟反相时钟信号bDCLK的上升沿对齐。所得的延迟信号通过通信路径58被提供给时钟信号延迟电路64。

时钟信号延迟电路64接收位于54的时钟信号CLK以及延迟信号DLY，并且在通信路径72上提供延迟时钟信号DCLK。位于54的时钟信号CLK被延迟一个与下述延迟相同的量以提供延迟的时钟信号DCLK，即位于56的反相时钟信号bCLK被延迟以提供延迟的反相时钟信号bDCLK。第一混合器电路66的早期输入E和晚期输入L接收位于54的时钟信号CLK，并且第一混合器电路66在通信路径74上提供位于输出O的第一脉冲。第二混合器电路68的早期输入E在通信路径72上接收时钟信号DCLK，并且第二混合器电路68的晚期输入L接收位于56的反相时钟信号bCLK。第二混合器电路68在通信路径76上提供位于输出O的第二脉冲。第二脉冲的每个脉冲的开始距第一脉冲的一个脉冲的开始半个时钟周期。时钟信号恢复电路70接收第一脉冲和第二脉冲，并且提供位于60的输出时钟信号CLKOUT和位于62的反相输出时钟信号bCLKOUT。位于60的输出时钟信号CLKOUT具有50％的占空比，并且位于62的反相输出时钟信号bCLKOUT具有50％的占空比。

图3是说明时钟信号延迟电路64的一个实施例的图。时钟信号延迟电路64包括延迟部分(section)100a-100n和输出电路102。延迟部分100a包括第一反相器104a、第二反相器106a和与非门108a。延迟部分100b包括第一反相器104b、第二反相器106b和与非门108b。延迟部分100c-100m中的每一个都类似于延迟部分100a。延迟部分100n包括一个反相器104n和一个与非门108n。在一个实施例中，n等于16，并且时钟信号延迟电路64包括16个延迟部分100a-100n以提供16个不同延迟值中的一个。在一个实施例中，反相时钟信号延迟电路78(图2所示)类似于时钟信号延迟电路64。

第一反相器104a的输出在110a处被电连接到第二反相器106a的输入和与非门108a的一个输入。与非门108a的输出在112a处被电连接到输出电路102的一个输入。第二反相器106a的输出在114a处被电连接到第一反相器104b的输入。第一反相器104b的输出在110b处被电连接到第二反相器106b的输入和与非门108b的一个输入。与非门108b的输出在112b处被电连接到输出电路102的另一个输入。第二反相器106b的输出在114b处被电连接到下一个延迟部分100c。其它的延迟部分100c-100m的每一个都类似地串联连接并被连接到输出电路102。延迟部分100m的输出在114m处被电连接到反相器104n的输入。反相器104n的输出在110n处被电连接到与非门108n的其中一个输入。与非门108n的输出在112n处被电连接到输出电路102的另一个输入。

输出电路102可以是提供一个输入以作为位于72的延迟时钟信号的任何合适的输出电路。在一个实施例中，输出电路102是一个与门。在一个实施例中，输出电路是一个从FSM 82上接收选择输入的多路复用器。在一个实施例中，输出电路102可以是将一个输入转换到输出电路102的输出以作为位于72的延迟时钟信号的任何合适的输出电路。

时钟信号延迟电路64通过通信路径58从FSM 82(图2所示)接收在延迟信号DLY中的输出启动信号OUTEN1-OUTENn。FSM 82提供在输出启动信号OUTEN1-OUTENn中的一个高逻辑电平信号，并且其它的输出启动信号OUTEN1-OUTENn都处于低逻辑电平。低逻辑电平在与非门108a-108n上提供高逻辑电平输出。一个高逻辑电平信号选择与非门108a-108n中的一个来提供一个延迟信号给输出电路102，该输出电路102提供位于72的延迟时钟信号。

在操作中，第一反相器104a接收位于54的时钟信号CLK，并且向第二反相器106a和与非门108a提供一个反相时钟信号。如果输出启动信号OUTEN1处于高逻辑电平，则与非门108a的输出向输出电路102提供一个延迟时钟信号。所有其它的与非门108b-108n接收低逻辑电平输出启动信号OUTEN2-OUTENn，并且向输出电路102提供高逻辑电平信号。输出电路102从与非门108a接收延迟的时钟信号，并且提供位于72的延迟时钟信号DCLK，该延迟时钟信号是由一个延迟部分和输出电路102延迟的时钟信号CLK，所述一个延迟部分即一个反相器和一个与非门。如果输出启动OUTEN1处于低逻辑电平，那么与非门108a的输出就保持在高逻辑电平。

第二反相器106a的输出向第一反相器104b提供一个延迟时钟信号，该第一反相器向第二反相器106b和与非门108b提供一个延迟反相时钟信号。如果输出启动信号OUTEN2处于高逻辑电平，则与非门108b的输出向输出电路102提供一个延迟时钟信号。所有其它的与非门108a和108c-108n接收低逻辑电平输出启动信号OUTEN1和OUTEN3-OUTENn，并且向输出电路102提供高逻辑电平信号。输出电路102从与非门108b接收延迟时钟信号，并且提供位于72的延迟时钟信号DCLK，该延迟时钟信号是由两个延迟部分和输出电路102延迟的时钟信号CLK，所述两个延迟部分即三个反相器和一个与非门。如果输出启动OUTEN2处于低逻辑电平，那么与非门108b的输出就保持在高逻辑电平。

第二反相器106b的输出提供一个延迟时钟信号给功能类似于延迟部分100a和延迟部分100b的下一个延迟部分100c。而且，延迟部分100d-100m的每一个的功能都类似于延迟部分100a和延迟部分100b。在延迟部分100n中，第一反相器104n向与非门108n提供一个延迟反相时钟信号。如果输出启动信号OUTENn处于高逻辑电平，那么与非门108n的输出就向输出电路102提供一个延迟时钟信号。所有其它的与非门108a-108m都接收低逻辑电平输出启动信号OUTEN1-OUTENm，并且向输出电路102提供高逻辑电平信号。输出电路102从与非门108n中接收延迟时钟信号，并且提供位于72的延迟时钟信号DCLK，该延迟信号是由n个延迟部分和输出电路102延迟的时钟信号CLK，所述n个延迟部分即(2*n)-1个反相器和一个与非门。FSM 82提供延迟信号DLY给时钟信号延迟电路64以通过输出启动信号OUTEN1-OUTENn来选择其中一个延迟。一个高逻辑电平输出启动信号OUTEN1-OUTENn选择与非门108a-108n中的一个，该与非门提供一个延迟时钟信号给输出电路102，该输出电路提供位于72的延迟时钟信号DCLK。在一个实施例中，反相时钟信号延迟电路78类似于时钟信号延迟电路64，并且接收相同的延迟信号DLY来选择相同的信号延迟时间。

图4是说明第二混合器电路68的一个实施例的图。第二混合器电路68包括一个早期p沟道金属氧化物半导体(PMOS)晶体管150、一个晚期PMOS晶体管152、一个早期n沟道金属氧化物半导体(NMOS)晶体管154、一个晚期NMOS晶体管156、一个电容器158和一个反相器160。在一个实施例中，第一混合器电路66(图2所示)类似于第二混合器电路68。

早期PMOS晶体管150的漏极-源极通路的一侧被电连接到位于162的电源VCC。早期PMOS晶体管150的漏极-源极通路的另一侧在164处被电连接到晚期PMOS晶体管152的漏极-源极通路的一侧。晚期PMOS晶体管152的漏极-源极通路的另一侧在166处被电连接到早期NMOS晶体管154的漏极-源极通路的一侧、晚期NMOS晶体管156的漏极-源极通路的一侧、电容器158以及反相器160的输入。早期NMOS晶体管154的漏极-源极通路的另一侧、晚期NMOS晶体管156的漏极-源极通路的另一侧和电容器158都被电连接到位于168的一个基准，比如地。

早期PMOS晶体管150的栅极与早期NMOS晶体管154的栅极都在通信路径72上接收延迟的时钟信号DCLK。晚期PMOS晶体管152的栅极与晚期NMOS晶体管156的栅极接收位于56的反相时钟信号bCLK。反相器160在通信路径76上提供位于输出O的第二脉冲。

在操作中，如果延迟的时钟信号DCLK处于一个低电压电平，则早期PMOS晶体管150就被开启，并且早期NMOS晶体管154被关闭。如果反相时钟信号bCLK处于一个低电压电平，则晚期PMOS晶体管152就被开启，并且晚期NMOS晶体管156被关闭。随着早期PMOS晶体管150和晚期PMOS晶体管152的开启以及早期NMOS晶体管154和晚期NMOS晶体管156的关闭，电容器158充电到电源VCC的高电压电平。反相器160的输出O处于低逻辑电平。

如果延迟的时钟信号DCLK从低电压电平转变到高电压电平，则早期PMOS晶体管150关闭来终止电容器158的充电，并且早期NMOS晶体管154开启以开始对电容器158进行放电。电容器158以放电率S从电源VCC的高电压电平向低电压电平进行放电。在电容器158上的电压保持在反相器160的输入阈值电压以上，并且反相器158的输出O保持在低电压电平。

如果反相时钟信号bCLK从低电压电平转变到高电压电平，则晚期PMOS晶体管152关闭，并且晚期NMOS晶体管156开启以对电容器158进行放电。随着早期NMOS晶体管154和晚期NMOS晶体管156的开启，电容器158以放电率S的二倍进行放电。当在电容器158上的电压转变到在反相器160的输入阈值电压以下时，反相器160的输出O就转变到高逻辑电平，这是来自第二混合器电路68的第二脉冲的开始。

电容器158持续放电直到延迟时钟信号DCLK转变到低电压电平，并且反相时钟信号bCLK转变到低电压电平。当延迟时钟信号DCLK转变到低电压电平时，早期PMOS晶体管150开启，并且早期NMOS晶体管154关闭以终止通过早期NMOS晶体管154对电容器158的放电。当反相时钟信号bCLK转变到低电压电平时，晚期PMOS晶体管152开启，并且晚期NMOS晶体管156关闭以终止通过晚期NMOS晶体管156对电容器158的放电。随着早期PMOS晶体管150和晚期PMOS晶体管152的开启以及早期NMOS晶体管154和晚期NMOS晶体管156的关闭，电容器158充电到电源VCC的高电压电平。当在电容器158上的电压充电到反相器160的输入阈值电压以上时，反相器160的输出O就转变到低逻辑电平，这是第二脉冲的结束。第二混合器电路68在延迟时钟信号DCLK和反相时钟信号bCLK的每个周期期间提供一个第二脉冲。第二脉冲的每个脉冲距第二脉冲的下一个脉冲一个时钟周期。

图5是说明图2的占空比校正器28的操作的时序图。占空比校正器28包括图4的第二混合器电路68和类似于图4的第二混合器电路68的第一混合器电路66。占空比校正器28接收位于200的时钟信号CLK和位于202的反相时钟信号bCLK。位于200的时钟信号CLK具有大于50％的占空比，以及位于202的反相时钟信号bCLK是位于200的时钟信号CLK的反相。占空比校正器28提供位于204的输出时钟信号CLKOUT和位于206的反相输出时钟信号bCLKOUT。位于204的输出时钟信号CLKOUT具有基本上50％的占空比，以及位于206的反相输出时钟信号bCLKOUT具有基本上50％的占空比。

位于200的时钟信号CLK由提供位于208的延迟时钟信号DCLK的时钟信号延迟电路64(图2示出)来接收。位于202的反相时钟信号CLK由提供位于210的延迟反相时钟信号bDCLK的反相时钟信号延迟电路78(图2示出)来接收。PD 80接收位于210的延迟反相时钟信号bDCLK和位于200的时钟信号CLK，并且向FSM 82提供相位信号。该相位信号指示位于200的时钟信号CLK的上升沿与位于210的延迟反相时钟信号bDCLK的上升沿之间的时间延迟或时间差。FSM 82提供一个延迟信号DLY给反相时钟信号延迟电路78和时钟信号延迟电路64。延迟信号DLY被改变，直到位于210的延迟反相时钟信号bDCLK在212的上升沿与位于200的时钟信号CLK在214的上升沿对齐为止。

所得的延迟信号DLY将位于210的延迟反相时钟信号bDCLK的随后的上升沿和位于200的时钟信号CLK的随后的上升沿对齐。例如，位于210的延迟反相时钟信号bDCLK在216的上升沿被与位于200的时钟信号CLK在218的上升沿对齐。位于202的反相时钟信号bCLK被延迟了从位于202的反相时钟信号bCLK在220的上升沿到位于210的延迟反相时钟信号bCKLK在216的上升沿的延迟时间D，以对齐位于216的上升沿与位于218的上升沿。而且，位于200的时钟信号CLK被延迟了延迟时间D以提供位于208的延迟时钟信号DCLK。

位于208的延迟时钟信号DCLK和位于202的反相时钟信号bCLK由第二混合器电路68来接收。随着位于208的延迟时钟信号DCLK处于在222处的高电压电平以及位于202的反相时钟信号bCLK处于在224处的高电压电平，位于226的第二混合器电容器电压在228通过在第二混合器电路68中的早期和晚期NMOS晶体管进行放电。当位于226的第二混合器电容器电压放电到反相器在230的输入阈值电压VTH以下时，位于232的第二混合器输出就在234处从低逻辑电平转变到高逻辑电平。

在时间0处，位于208的延迟时钟信号DCLK在236处转变到低电压电平，并且位于202的反相时钟信号bCLK在238处转变到低电压电平。随着位于208的延迟时钟信号DCLK处于低电压电平以及位于202的反相时钟信号bCLK处于低电压电平，位于226的第二混合器电容器电压在240充电到位于242的VCC的高电压电平。当位于226的第二混合器电容器电压充电到位于243的输入阈值电压以上时，位于232的第二混合器输出在245处从高逻辑电平转变到低逻辑电平。

在时间TL，位于208的延迟时钟信号DCLK在244处转变到高电压电平，其关闭在第二混合器电路68中的早期PMOS晶体管，并且开启早期NMOS晶体管以开始对第二混合器电容器进行放电。位于226的第二混合器电容器电压在246以放电率S进行放电。在时间TH，位于202的反相时钟信号bCLK在220处转变到高电压电平，其关闭在第二混合器电路68中的晚期PMOS晶体管，并且开启晚期NMOS晶体管。在248处，位于226的第二混合器电容器电压以2S的放电率进行放电。当位于226的第二混合器电容器电压放电到位于250的输入阈值电压VTH以下时，位于232的第二混合器输出在252处的时间TPS2从低逻辑电平转变到高逻辑电平。

在时间TCLK，位于208的延迟时钟信号DCLK在254处转变到低电压电平，并且位于202的反相时钟信号bCLK在256处转变到低电压电平。随着位于208的延迟时钟信号DCLK处于低电压电平以及位于202的反相时钟信号bCLK处于低电压电平，位于226的第二混合器电容器电压在258充电到位于260的VCC的高电压电平。当位于226的第二混合器电容器电压充电到位于262的阈值电压以上时，位于232的第二混合器输出在264处从高逻辑电平转变到低逻辑电平。这个过程对位于208的延迟时钟信号DCLK和位于202的反相时钟信号bCLK的每个周期进行重复。

位于200的时钟信号CLK在第一混合器电路66的早期输入E和晚期输入L处被接收。随着位于200的时钟信号CLK在266处于低电压电平，位于268的第一混合器电容器电压在270充电到位于272的VCC的高电压电平。随着位于268的第一混合器电容器电压充电到输入阈值电压VTH以上，位于274的第一混合器输出位于276的低逻辑电平。

在时间0，位于200的时钟信号CLK在214处从低电压电平转变到高电压电平，其关闭在第一混合器电路66中的早期和晚期PMOS晶体管，并且开启早期和晚期NMOS晶体管以对第一混合器电容器进行放电。位于268的第一混合器电容器电压在278以放电率2S进行放电。在位于280的时间TPS1，位于268的第一混合器电容器电压放电到反相器的输入阈值电压VTH以下，并且位于274的第一混合器输出在282处从低逻辑电平转变到高逻辑电平。

在时间TH，位于200的时钟信号CLK在284处转变到低电压电平，并且位于268的第一混合器电容器电压在286处充电到位于288的VCC的高电压电平。当位于268的第一混合器电容器电压充电到位于290的阈值电压以上时，位于274的第一混合器输出在292处从高逻辑电平转变到低逻辑电平。

在时间TCLK，位于200的时钟信号CLK在218处转变到高电压电平，其关闭在第一混合器电路66中的早期和晚期PMOS晶体管，并且开启早期和晚期NMOS晶体管以对位于268的第一混合器电容器电压在294以放电率2S进行放电。这个过程对位于200的时钟信号CLK的每个周期进行重复。

第二混合器输出232和第一混合器输出274由提供位于204的输出时钟信号CLKOUT和位于206的反相输出时钟信号bCLKOUT的时钟信号恢复电路70来接收。响应于在第二混合器输出232中在234处从低到高的转变，位于204的输出时钟信号CLKOUT在296处从高逻辑电平转变到低逻辑电平，并且位于206的反相输出时钟信号bCLKOUT在298处从低逻辑电平转变到高逻辑电平。响应于在第一混合器输出274中在282处从低到高的转变，位于204的输出时钟信号CLKOUT在300处从低逻辑电平转变到高逻辑电平，并且位于206的反相输出时钟信号bCLKOUT在302处从高逻辑电平转变到低逻辑电平。响应于在第二混合器输出232中在252处从低到高的转变，位于204的输出时钟信号CLKOUT在304处从高逻辑电平转变到低逻辑电平，并且位于206的反相输出时钟信号bCLKOUT在306处从低逻辑电平转变到高逻辑电平。

在第二混合器输出232中在234处从低到高的转变比在第一混合器输出274中在282处从低到高的转变早半个时钟周期，在第一混合器输出274中在282处从低到高的转变比在第二混合器输出232中在252处从低到高的转变早半个时钟周期。随着在第二混合器输出232和第一混合器输出274中每个从低到高的转变之间相隔半个时钟周期，位于204的输出时钟信号CLKOUT具有基本上50％的占空比，以及位于206的反相输出时钟信号bCLKOUT具有基本上50％的占空比。

时间TPS2和时间TPS1之间的时间是半个时钟周期。时间TPS1是从在时间0处当前的时钟的周期开始到在第一混合器输出274中位于282的从低到高的转变的时间，所述转变是在第一混合器输出274中的脉冲的开始。时间TPS1对位于200的时钟信号CLK的每个时钟周期是相同的。在时间0和时间TPS1之间的时间期间，第一混合器电容器电压268以如在等式I中所述的电压值D1进行放电。

等式I

D1＝2*S*TPS1

其中(2*S)是放电率，以及TPS1是放电时间。

在时间0和时间TPS1之间放电的电压在等式II中进行描述。

等式II

VCC-VTH＝D1

其中第一混合器电容器被充电到VCC的高电压电平，以及被放电到在时间TPS1时的反相器的输入阈值电压VTH。

在等式II中代入电压值D1产生等式III。

等式III

VCC-VTH＝2*S*TPS1

求解等式III中的TPS1产生等式IV。

等式IV

(VCC-VTH)/(2*S)＝TPS1

时间TPS1是高电压电平VCC、输入阈值电压VTH和放电率S的函数。这些值中的每个对于第一混合器电路66都是一个常量。结果，位于274的第一混合器输出中的一个脉冲出现在离位于274的第一混合器输出中的下一个脉冲一个时钟周期的位置。

在第一混合器输出274中位于282的从低到高的转变和在第二混合器输出232中位于252的从低到高的转变之间的时间是半个时钟周期。在时间TL和时间TH之间的时间期间，在第二混合器68中的第二混合器电容器以如在等式V中所述的电压值D2进行放电。

等式V

D2＝S*(TH-TL)

其中S是放电率，并且是在等式I中的放电率2*S的1/2，以及(TH-TL)是放电时间。

在时间TH和时间TPS2之间的时间期间，在第二混合器68中的第二混合器电容器以如在等式VI中所述的电压值D3进行放电。

等式VI

D3＝2*S*(TPS2-TH)

其中(2*S)是放电率，并且与等式I中的(2*S)的放电率是相同的，以及(TPS2-TH)是放电时间。

在时间TL和时间TPS2之间充电的电压是等式VII。

等式VII

VCC-VTH＝D2+D3

其中在第二混合器电路68中的第二混合器电容器被充电到VCC的高电压电平，以及在时间TPS2被放电到在第二混合器电路68中反相器的输入阈值电压VTH，并且第二混合器电路68中反相器的阈值电压VTH与第一混合器电路66中的阈值电压VTH是相同的。

在等式VII中代入电压值D2和D3并进行简化产生了等式VIII。

等式VIII

VCC-VTH＝(2*S*TPS2)-(S*TH)-(S*TL)

求解等式VIII中的TPS2产生等式IX。

等式IX

$(\mathrm{VCC}-\mathrm{VTH})/(2*S)+\frac{(\mathrm{TH}+\mathrm{TL})}{2}=\mathrm{TPS}2$

从等式IX中的TPS2减去等式IV中的TPS1产生了等式X。

等式X

TPS2-TPS1＝(TH+TL)/2＝TCLK/2

其中时钟周期TH的高电平阶段加上时钟周期TL的低电平阶段等于时钟周期TCLK，并且TCLK/2是半个时钟周期。

这样，第一混合器输出274中位于282的TPS1的从低到高的转变和第二混合器输出232中位于252的TPS2的从低到高的转变之间的时间是半个时钟周期。而且，在位于274的第一混合器输出和位于232的第二混合器输出的相邻脉冲之间的时间是半个时钟周期。随着位于274的第一混合器输出和位于232的第二混合器输出中的每个从低到高的转变之间相隔半个时钟周期，通过提供位于204的具有基本上50％的占空比的输出时钟信号CLKOUT和位于206的具有基本上50％的占空比的反相输出时钟信号bCLKOUT，占空比校正器28校正了位于200的输入时钟信号CLK和位于202的反相时钟信号bCLK的占空比。

虽然在此已经说明和描述了特定实施例，但是本领域普通技术人员将认识到，在不偏离本发明的范围的情况下，可以用种种替换和/等效实施方式来代替所示出和描述的特定实施例。本申请打算覆盖在此讨论的特定实施例的任何修改或变化。因此，打算本发明仅仅由权利要求书及其等效物来限定。

Claims (31)

1、一种占空比校正器，包括：

第一电路，其被配置用来接收时钟信号和反相时钟信号，并且用来获得指示在时钟信号和反相时钟信号的转变之间的时间差的延迟信号；以及

第二电路，其被配置用来接收时钟信号、反相时钟信号和延迟信号，并且用来基于延迟信号来延迟时钟信号，以提供具有基本上50％的占空比的输出时钟信号。

2、如权利要求1所述的占空比校正器，其中第二电路包括：

第一混合器，其被配置用来接收反相时钟信号和延迟时钟信号，并且用来混合反相时钟信号和延迟时钟信号以提供第一脉冲；以及

第二混合器，其被配置用来接收时钟信号以提供第二脉冲。

3、如权利要求1所述的占空比校正器，其中第二电路被配置用来基于延迟时钟信号和反相时钟信号来提供第一脉冲以及基于时钟信号来提供第二脉冲，其中第一脉冲的开始和第二脉冲的开始之间的时间是基本上半个时钟周期。

4、如权利要求1所述的占空比校正器，其中第一电路包括：

延迟电路，其被配置用来接收反相时钟信号和延迟时钟信号，并且用来基于延迟信号来延迟反相时钟信号以对齐时钟信号和延迟反相时钟信号的转变。

5、如权利要求4所述的占空比校正器，其中第一电路包括：

相位检波器，其被配置用来接收延迟反相时钟信号和时钟信号，并且用来提供指示在时钟信号和延迟反相时钟信号的转变之间的时间差的相位信号；以及

有限状态机，其被配置用来接收相位信号，并且基于相位信号来提供延迟信号。

6、如权利要求1所述的占空比校正器，其中第二电路包括：

延迟电路，其被配置用来接收时钟信号和延迟信号，并且用来基于延迟信号来延迟时钟信号。

7、一种占空比校正器，包括：

第一延迟电路，其被配置用来接收反相时钟信号，并且提供被延迟一个延迟值的延迟反相时钟信号；

第二延迟电路，其被配置用来接收时钟信号，并且提供被延迟所述延迟值的延迟时钟信号；

第一混合器，其被配置用来接收时钟信号，并且提供以一个周期性速率的第一周期性脉冲；以及

第二混合器，其被配置用来接收延迟时钟信号和反相时钟信号，并且提供以所述周期性速率的第二周期性脉冲，其中第一周期性脉冲和第二周期性脉冲被隔开半个周期。

8、如权利要求7所述的占空比校正器，包括：

恢复电路，其被配置用来接收第一周期性脉冲和第二周期性脉冲，并且基于第一周期性脉冲和第二周期性脉冲来提供具有基本上50％的占空比的输出时钟信号。

9、如权利要求7所述的占空比校正器，包括：

相位检波器，其被配置用来接收时钟信号和延迟的反相时钟信号，并且提供指示在时钟信号的上升沿与反相时钟信号的上升沿之间的差别的相位信号。

10、如权利要求9所述的占空比校正器，包括：

有限状态机，其被配置用来接收相位信号，并且基于相位信号来提供延迟信号。

11、一种存储电路，包括：

存储器；

第一电路，其被配置用来接收时钟信号和反相时钟信号，并且用来获得指示在象时钟信号和反相时钟信号的转变之间的差别的延迟信号；

第二电路，其被配置用来接收时钟信号、反相时钟信号和延迟信号，并且用来基于延迟信号来延迟时钟信号，以及基于延迟时钟信号和反相时钟信号来提供第一脉冲和基于时钟信号来提供第二脉冲，其中第一脉冲和第二脉冲之间的时间是基本上半个时钟周期。

12、如权利要求11所述的存储电路，包括：

恢复电路，其被配置用来接收第一脉冲和第二脉冲，以提供具有基本上50％的占空比的输出时钟信号来从存储器传输数据。

13、如权利要求11所述的存储电路，其中第二电路包括：

第一混合器，其被配置用来接收反相时钟信号和延迟时钟信号，并且用来混合反相时钟信号和延迟时钟信号以提供第一脉冲；以及

第二混合器，其被配置用来接收时钟信号以提供第二脉冲。

14、一种占空比校正器，包括：

用于接收时钟信号的装置；

用于接收反相时钟信号的装置；

用于获得指示在时钟信号和反相时钟信号的转变之间的时间差的延迟信号的装置；

用于基于延迟信号来延迟时钟信号的装置；

用于基于延迟时钟信号来提供具有基本上50％的占空比的输出时钟信号的装置；

15、如权利要求14所述的占空比校正器，其中用于提供输出时钟信号的装置包括：

用于基于时钟信号来提供第一脉冲的装置；以及

用于混合反相时钟信号和延迟时钟信号以提供距第一脉冲基本上半个时钟周期的第二脉冲的装置。

16、如权利要求15所述的占空比校正器，其中用于提供输出时钟信号的装置包括：

用于基于第一脉冲和第二脉冲来恢复输出时钟信号的装置。

17、如权利要求14所述的占空比校正器，其中用于获得延迟信号的装置包括：

用于接收延迟信号的装置；

用于基于延迟信号来延迟反相时钟信号的装置；

用于检测在延迟反相时钟信号和时钟信号之间的相位差的装置；以及

用于基于检测的相位差来提供延迟信号的装置。

18、一种用于校正占空比的方法，包括：

接收时钟信号；

接收反相时钟信号；

获得指示在时钟信号和反相时钟信号的转变之间的时间差的延迟信号；

基于延迟信号来延迟时钟信号；

基于延迟时钟信号来提供具有基本上50％的占空比的输出时钟信号。

19、如权利要求18所述的方法，其中提供输出时钟信号包括：

基于时钟信号来产生第一脉冲；以及

基于延迟时钟信号和反相时钟信号来产生第二脉冲，其中第二脉冲的每个脉冲距第一脉冲的至少一个脉冲基本上半个时钟周期。

20、如权利要求19所述的方法，其中产生第二脉冲包括：

混合反相时钟信号和延迟时钟信号以提供第二脉冲。

21、如权利要求19所述的方法，其中提供输出时钟信号包括：

基于第一脉冲和第二脉冲来恢复输出时钟信号。

22、如权利要求18所述的方法，包括：

接收延迟信号；以及

基于延迟信号来延迟反相时钟信号。

23、如权利要求22所述的方法，其中获得延迟信号包括：

检测在延迟反相时钟信号和时钟信号之间的相位差；以及

基于检测的相位差来提供延迟信号。

24、一种用于校正占空比的方法，包括：

接收反相时钟信号；

延迟反相时钟信号一个延迟值；

接收时钟信号；

延迟时钟信号所述延迟值；

基于时钟信号来获得以一个周期性速率的第一周期性脉冲；

在混合器处接收延迟时钟信号和反相时钟信号；以及

在混合器中混合延迟时钟信号和反相时钟信号以获得以所述周期率的第二周期性脉冲，其中第一周期性脉冲和第二周期性脉冲被隔开半个周期。

25、如权利要求24所述的方法，包括：

接收第一周期性脉冲；

接收第二周期性脉冲；以及

基于第一周期性脉冲和第二周期性脉冲来恢复具有基本上50％的占空比的输出时钟信号。

26、如权利要求24所述的方法，包括：

在相位检波器处接收时钟信号和延迟反相时钟信号；以及

获得指示在时钟信号的上升沿与反相时钟信号的上升沿之间的时间差的相位信号。

27、如权利要求26所述的方法，包括：

在有限状态机处接收相位信号；以及

基于相位信号来获得延迟信号。

28、一种对于存储电路获得具有50％的占空比的时钟信号的方法，包括：

在第一电路处接收时钟信号和反相时钟信号；

在第一电路中获得指示在象时钟信号和反相时钟信号的转变之间的差别的延迟信号；

在第二电路处接收时钟信号和反相时钟信号以及延迟信号；

在第二电路中基于延迟信号来延迟时钟信号；

基于延迟时钟信号和反相时钟信号来获得第一脉冲；以及

基于时钟信号来获得第二脉冲，其中第一脉冲和第二脉冲之间的时间是基本上半个时钟周期。

29、如权利要求28所述的方法，包括：

在时钟恢复器处接收第一脉冲和第二脉冲；以及

提供具有基本上50％的占空比的输出时钟信号以从存储电路传输数据。

30、如权利要求28所述的方法，其中获得第一脉冲包括：

在混合器处接收反相时钟信号和延迟时钟信号；以及

混合反相时钟信号和延迟时钟信号以提供第一脉冲。

31、如权利要求28所述的方法，其中获得第二脉冲包括：

在混合器处接收时钟信号；以及

混合时钟信号以提供第二脉冲。

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